KR101437412B1 - Ａ／ｄ 변환기 및 해당 ａ／ｄ 변환기를 사용한 반도체장치 및 센서 장치 - Google Patents

Abstract

본 발명은 단순한 회로 구성을 유지하면서, 다이나믹 레인지를 확대한 적분형 A/D 변환기를 제공한다.

적분기의 기준 전위를 가변으로 한다. 구체적으로는 입력 전위에 비례하는 기준 전위를 적분기에 공급한다. 입력 전위에 따라서 적분기의 동작점을 바꾸기 때문에, 다이나믹 레인지의 확대가 가능해진다. 또, 방전시에 적분기에 입력하는 참조 전위를 가변으로 한다. 구체적으로는 기준 전위와의 차가 일정하게 유지된 참조 전위를 적분기에 입력한다. 이것에 의해, 방전에 요하는 시간과 입력 전위는 비례 관계가 되고, 적분형 ADC의 특징인 단순한 회로 구성을 유지할 수 있다.

변환기, 반도체, 입력 단자, 출력 단자, 회로, 센서

Description

Ａ／Ｄ 변환기 및 해당 Ａ／Ｄ 변환기를 사용한 반도체 장치 및 센서 장치{A/D converter, semiconductor device using A/D converter, and sensor device}

본 발명은 적분형의 A/D 변환기(아날로그 디지털 변환기)에 관한 것이다. 또, 해당 변환기를 갖는 반도체 장치 및 전자 기기에 관한 것이다.

자연계에 존재하는 소리, 빛, 열, 힘, 전장 및 자장 등의 물리량은 아날로그의 파라미터로서 나타낼 수 있다. 한편, 계측, 제어 또는 통신 등의 분야에서, 정보처리의 디지털화가 진행되고 있다. 민생기기로 설명하면 디지털 카메라 등이 좋은 예이다. 본래 아날로그량으로서 취급되는 물리량을 디지털로서 취급하는 경우에, 아날로그-디지털 간의 인터페이스를 담당하는 디바이스가 A/D 변환기(Analog to Digital Converter. 이하, ADC라고 함)이다. 즉, ADC는 아날로그 데이터를 디지털 데이터로 변환한다. 자연계에 존재하는 상기한 각종 물리량을 정보로서 처리하기 위해서는 대부분의 경우에 ADC를 필요로 한다. 그 때문에, ADC의 응용분야는 다방면에 걸쳐, 그 중요성은 극히 높다고 할 수 있다.

ADC에는 여러가지 방식이 존재하고, 대표적인 것으로서는 축차 비교형, 병렬 비교형(flash형이라고도 함), ΔΣ형(ΣΔ형이라고도 함) 및 적분형 등이 있다.

적분형 ADC는 다른 방식과 비교하면 변환 속도는 느리지만, 회로 구성이 단순하기 때문에, 저가로 제작하는 것이 가능하고, 잡음의 영향을 받기 어렵다. 그 때문에, 노이즈가 많은 환경, 또는 높은 갱신 레이트를 필요로 하지 않는 애플리케이션 등에 사용되고 있다.

적분형 ADC의 일종으로, 자주 사용되고 있는 듀얼 슬로프형 ADC의 동작원리를 도 2 및 도 3을 참조하여 설명한다. 도 2는 듀얼 슬로프형 ADC를 구성하는 회로의 주요부를 도시한다. 듀얼 슬로프형 ADC는 오퍼레이션 앰프(151), 저항(152) 및 용량(153)을 갖는 적분기(154)와 적분기(154)의 출력 전위 V_out을 초기화하는 제 1 스위치(156)와 입력 전위 V_in을 적분기(154)에 입력하기 위한 충전용 스위치로서 기능하는 제 2 스위치(158)와 참조 전위 V_ref를 적분기에 입력하기 위한 방전용 스위치로서 기능하는 제 3 스위치(160)를 갖는다.

또, 여기에서 설명하는 「전위」는 접지된 전기적 노드의 전기적인 위치 에너지를 0으로 하였을 때의, 상대적인 위치 에너지를 의미하는 것으로, 이하에서도 마찬가지로 취급하는 것으로 한다. 단, 회로 전체의 기준이 되는 전기적 노드에서의 전위를 명확히 정할 수 있으면 충분하고, 반드시 접지 전위를 0으로 할 필요는 없고, 이하에 설명하는 발명의 취지도 이것에 한정되는 것은 아니다.

도 2에 도시하는, 종래의 듀얼 슬로프형 ADC의 동작에 관해서 이하에 설명한다. 우선, 제 1 스위치(156)를 온으로 하는 것으로 용량(153)의 2단자간을 단락시 키고, 적분기(15-4)의 출력 전위 V_out을 기준 전위 V_offset가 되도록 초기화한다. 다음에, 제 1 스위치(156)를 오프로 한 후 제 2 스위치(158)를 온으로 하는 것으로, 입력 신호를 적분기(154)에 일정기간 축적하여 충전을 한다. 마지막으로, 제 2 스위치(158)를 오프로 한 후에 제 3 스위치(160)를 온으로 하여 적분기(154)의 출력 전위 V_out의 초기화시의 레벨 즉 기준 전위 V_offset로 되돌아갈 때까지 방전한다. 방전에 요하는 기간(방전 기간)을 카운트하는 것으로, A/D 변환이 달성된다.

방전 기간의 카운트는 구체적으로는 제 3 스위치(160)를 온으로 한 시점부터 카운트업 동작을 개시하고, 출력 전위 V_out이 기준 전위 V_offset과 같아진 시점에서 카운트업 동작을 종료한다. 카운트업 동작을 실현하기 위해서는 공지의 일반적인 카운터 회로를 사용하면 좋다. 카운트업을 O부터 시작하는 것으로, 카운트업 종료시에 카운터 회로가 유지하는 디지털 데이터에 클록 주기를 곱한 값이 방전 기간이 된다. 즉, 카운터 회로를 제어하기 위해서, 리셋 신호와 일정 주기의 클록 신호를 사용한다. 또한, 출력 전위 V_out이 기준 전위 V_offset와 같아진 시점을 검출하기 위해서는 여기에는 도시하지 않는 일반적인 컴퍼레이터 회로를 사용하면 좋다. 즉, 컴퍼레이터 회로의 2개의 입력 단자 중, 한쪽의 입력 단자에는 출력 전위 V_out을, 다른쪽에는 기준 전위 V_offset를 입력한다. 이외에, 제 1부터 제 3 스위치의 제어는 일반적인 논리 게이트를 조합한 공지의 회로를 사용하여 실현하면 좋다.

도 3은 적분기(154)의 출력 전위 V_out의 시간 변화를 도시한다. x축에 시간 을, y축에 적분기(154)의 출력 전위 V_out을 도시한다. 여기에서는 입력 전압 V_in1(입력 전위 V_in과 기준 전위 V_offset 사이의 차)과 V_in1의 2배의 크기의 입력 전압 V_in2(입력 전위 V_in과 기준 전위 V_offset 사이의 차)를 입력한 경우를 도시한다. 충전 기간 T₁의 개시시에서의 적분기(154)의 출력 전위 V_out는 입력 전압 V_in1 또는 입력 전압 V_in2의 값에 한하지 않고 기준 전위 V_offset과 동일하다. 충전 기간 T₁에서는 적분기(154)의 출력 전위 V_out이 입력 전압 V_in1 또는 입력 전압 V_in2의 크기에 따라서 일차함수적으로 변화한다. 그 때문에, 충전 기간 T₁의 종료시에서의 적분기(154)의 출력 전압 V_out1(출력 전위 V_out과 기준 전위 V_offset 사이의 차) 또는 출력 전압 V_out2(출력 전위 V_out과 기준 전위 V_offset 사이의 차)는 입력 전압 V_in1 또는 입력 전압 V_in2에 따라서 일차함수적으로 변화한 크기가 된다. 다음에, 입력 전압 V_in1 또는 입력 전압 V_in2과 역극성의 참조 전압을 적분기(154)에 입력하는 것으로, 충전시와는 역극성의 경사로 적분기(154)의 출력 전위 V_out을 변화시킨다. 이 때, 참조 전압은 일정하기 때문에, 충전시의 입력 전압 V_in1 또는 입력 전압 V_in2에 관계없이 출력 전위 V_out의 시간 변화의 경사는 일정해진다. 결과적으로, 적분기(154)의 출력 전위 V_out이 초기화시의 레벨로 되돌아갈 때까지 요하는 기간 T₂₁ 또는 기간 T₂₂는 입력 전 압 V_in1 또는 입력 전압 V_in2의 크기에 따라서 일차함수적으로 변화한다.

또, 도 2의 예에서는 입력 전압 V_in1에 대하여, 출력 전압 V_out1과 방전 기간 T₂₁이 대응하고, 입력 전압 V_in2에 대하여, 출력 전압 V_out2와 방전 기간 T₂₂가 대응한다.

여기에서, 충전 기간 T₁, 방전 기간 T₂, 입력 전위 V_in, 참조 전위 V_ref, 기준 전위 V_offset를 사용하면, 일반적으로, 이하의 식 (1)이 성립한다.

또, V_offset=O, V_in>O, V_ref<0으로서 동작시키는 것이 일반적이지만, (V_in-V_offset)와 (V_ref-V_offset)가 반대의 극성, 요컨대, (V_in-V_offset)>O 또한 (V_ref-V_offset)<0, 또는 (V_in-V_offset)<0 또한 (V_ref-V_offset)>O)이면, 이것에 한정되는 것은 아니다.

그런데, 적분형 ADC가 정상으로 동작하기 위해서는 내부의 적분기(154)가 정확히 동작할 필요가 있다. 구체적으로는 적분기(154)의 출력 전위 V_out이 동작 중에 포화되지 않는 것이, 적분형 ADC가 정상으로 동작하는 조건이 된다. 즉, 적분형 ADC가 정상으로 동작하기 위한 조건은 이하의 식 (2)로 나타낼 수 있다.

여기에서, R은 적분기(154)가 갖는 저항(152)의 값, C는 적분기(154)가 갖는 용량(153)의 값, V_limit은 적분기(154)가 정확히 동작할 수 있는 한계의 출력 전위이고, 좌변은 충전 기간 T₁ 중에서의 적분기(154)의 출력 전위 V_out의 변화분을 나타내고, 우변은 적분기(154)의 출력 전위 V_out이 취할 수 있는 변화의 폭을 나타낸다. V_in>V_offset일 때는 V_limit<V_offset이고, 이 때, V_limit는 적분기(154)가 정확히 동작할 수 있는 범위 내에서의 하한의 출력 전위를 나타낸다. 이하, V_in>V_offset의 경우에 관해서 설명하지만, V_in<V_offset의 경우에도 동일하다.

식 (2)를 V_in에 관해서 풀면, 이하의 식 (3)과 같이 된다.

식 (3)은 입력 전위 V_in이 취할 수 있는 값의 범위(이하, 다이나믹 레인지라고 함)가 적분기의 동작을 결정하는, 각종의 파라미터에 의해서 제한되는 것을 나타낸다. 그 때문에, 다이나믹 레인지의 확대를 도모하는 여러가지 방법이 지금까지 제안되었다(예를 들면, 특허문헌 1 및 특허문헌 2).

[특허문헌 1] 특허 제3100457호

[특허문헌 2] 특허 제2550889호

다이나믹 레인지의 확대를 도모하기 위한 하나의 수단으로서, 적분기의 시정수(R×C)를 입력에 따라서 바꾸는 수법이 있다. 그렇지만 이 방법에서는 하드웨어량(형성되는 회로의 면적)이 증대한다. 또한, 멀티슬로핑이라고 불리는 기술이 알려져 있다. 멀티슬로핑은 입력 전위나 참조 전위와는 다른 전원을 준비하고, 적분기에 전송하는 전하량을 보상하는 것으로, 적분기의 물리적인 한계보다도 큰 실효전압 진폭을 얻는 기술이다. 그렇지만 멀티슬로핑을 사용하면, 새로운 참조전원이나 스위치 등이 필요해져, 적분기를 제어하는 주변회로가 복잡해진다고 하는 문제가 있었다.

또한, 그 밖의 수법으로서, 충전 기간 T₁을 작게 하는 것이 생각되지만, ADC의 성능 지표인 분해능에 영향을 주기 때문에 한계가 있다.

이외에도, 방전 기간 T₂를 카운트하기 위한 클록 주기를 짧게 하는 것으로, 충전 기간 T₁을 작게 하면서도 분해능을 유지하는 것이 이론상 가능하다. 그러나, 클록 주기는 주변회로의 응답속도에 의해 제한된다. 또한, 클록 주기를 짧게 하면 소비 전력이 증대하여, 저소비 전력화가 곤란해진다.

본 발명은 이상의 문제점을 감안하여 단순한 회로 구성을 유지하면서, 다이나믹 레인지를 확대한 적분형 ADC를 제공한다. 구체적으로는 상기한 문제점이, 기준 전위를 일정하게 하고 있는 것에 기인하고 있는 것으로 착안하고 있다. 적분형 ADC에서는 충전 동작과 방전 동작을 거쳐서 적분기의 출력 전위가 초기화시의 레벨로 되돌아간다. 그러나, 이 때의 초기화 전위인 기준 전위 V_offset를 고정하고 있기(V_offset가 일정함) 때문에, 다이나믹 레인지의 확대가 곤란하다.

본 발명의 아날로그 디지털 변환기는 기준 전위 V_offset를 가변으로 한다. 구체적으로는 이하의 식 (4)에서 나타내지는 기준 전위 V_offset를 사용하여, 입력 전위 V_in에 따른 기준 전위 V_offset를 적분기에 공급한다.

단, k는 0<k<1의 정수이다. 또, 이하의 식 (5)에서 나타내는 참조 전위 V_ref를 사용한다.

단, V_const는 정수이다. 이 때, 식 (1)은 이하의 식 (6)으로 표시되고, 출력 기간 T₂와 입력 전위 V_in은 비례 관계가 된다.

또, 본 명세서 중에서, 트랜지스터의 일종인 MOSFET(Metal Oxide Silicon Field Effect Transistor)와 TFT(Thin Film Transistor)는 특별히 구별하지 않고 있다. 그 때문에, 트랜지스터라고 기재하여도, TFT에 치환하는 것을 방해하지 않는다. 마찬가지로, TFT라고 기재하여도, 트랜지스터에 치환하는 것을 방해하지 않는 것으로 한다.

또, 본 명세서 중에서, 반도체 장치는 트랜지스터를 갖는 장치 전반을 말한다. 표시 장치 등도 포함하는 것으로 한다.

본 발명을 사용하는 것으로, 적분형 ADC에서, 단순한 회로 구성을 유지하면서도, 종래 방식보다도 다이나믹 레인지를 확대할 수 있다. 그 때문에, 적분형 ADC의 동작을 결정하는 각종의 파라미터를 더욱 자유롭게 설정할 수 있다. 그 결과 다이나믹 레인지를 유지하는 경우는 분해능을 향상시키는 것이 가능해진다. 또는 방전 기간을 카운트하기 위한 클록 주기를 길게 하는 것으로, 소비 전력을 저감하는 것이 가능해진다.

또, 종래 방식에서는 출력 기간 T₂는 입력 전위 V_in의 일차함수이지만, 본 발명에 의하면, 기준 전위 V_offset의 값에 관계없이 출력 기간 T₂는 입력 전위 V_in에 비례하기 때문에, 입출력 관계에서의 오프셋 전압을 고려할 필요가 없어진다. 이 때문에, 출력 기간 T₂가 불규칙하지 않고, 얻어지는 디지털 데이터의 정확성이 향상된다.

이하, 본 발명의 실시형태에 관해서 도면을 참조하면서 설명한다. 단, 본 발명은 많은 다른 형태로 실시하는 것이 가능하고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 여러가지로 변경할 수 있는 것은 당업자이면 용이하게 이해된다. 따라서 본 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.

(실시형태 1)

본 실시형태에서는 본 발명의 아날로그 디지털 변환기(ADC)의 구성의 일례에 관해서, 도 1을 참조하여 설명한다.

도 1은 본 발명에 관계되는 ADC의 1구성예를 도시하는 회로도이다. 도 1에 도시하는 ADC는 오퍼레이션 앰프(101), 저항(102) 및 용량(103)을 갖는 적분기(104)와 적분기(104)의 출력 전위 V_out을 초기화하는 제 1 스위치(106)와 입력 전위 V_in을 적분기(104)에 입력하는 충전용 스위치로서 기능하는 제 2 스위치(108)와 참조 전위 V_ref를 적분기(104)에 입력하는 방전용 스위치로서 기능하는 제 3 스위치(110)와 입력 전위 V_in으로부터 기준 전위 V_offset를 생성하는 승산 회로(112)와 기준 전위 V_offset로부터 참조 전위 V_ref를 생성하는 감산 회로(113)를 갖는다. 입력 전위 V_in용 단자와 참조 전위 V_ref용 단자는 각각 제 2 스위치(108) 및 제 3 스위치(110)를 통해서 저항(102)의 한쪽의 단자에 접속된다. 저항(102)의 다른쪽의 단자는 오퍼레이션 앰프(101)의 반전 입력 단자(-)에 접속된다. 용량(103)은 오퍼레이션 앰프(101)의 반전 입력 단자(-)와 출력 단자의 사이에 접속된다.

또, 오퍼레이션 앰프(101)의 출력 전위 V_out을 초기화하기 위해서, 용량(103)의 2단자간에는 제 1 스위치(106)가 접속된다. 입력 전위 V_in은 제 2 스위치(108)를 통해서 적분기(104)에 입력되는 동시에 승산 회로(112)에도 입력되고, 승산 회로(112)로부터는 기준 전위 V_offset가 출력된다. 단, 기준 전위 V_offset와 입력 전위 V_in의 사이에는 이하의 식 (4)의 관계가 성립한다.

기준 전위 V_offset는 오퍼레이션 앰프(101)의 비반전 입력 단자(+)에 입력되는 동시에 감산 회로(113)에도 입력되고, 감산 회로(113)로부터는 참조 전위 V_ref가 출력된다. 단, 기준 전위 V_offset와 참조 전위 V_ref의 사이에는 이하의 식 (5)의 관계가 있다.

도 1에 도시하는 본 발명의 적분형 ADC에서는 도 2에 도시하는 종래의 적분형 ADC와 비교하여, 승산 회로(112) 및 감산 회로(113)를 갖는 점이 크게 다르다. 도 2에 도시하는 적분형 ADC에서는 기준 전위 V_offset와 참조 전위 V_ref는 고정되어 있지만(일정치임), 도 1에 도시하는 ADC에서는 기준 전위 V_offset와 참조 전위 V_ref는 입력 전위 V_in에 따라서 변화한다. 그 밖의 점에 관해서는 종래의 적분형 ADC와 같은 동작을 한다. 따라서, 이하의 식 (6)에 나타내는 바와 같은 입출력의 관계를 얻을 수 있다.

승산 회로(112)의 회로 구성의 일례를 도 4에 도시한다. 승산 회로(112)에서는 저항(171)과 저항(172)을 직렬로 접속하고, 그 직렬저항에 대하여 입력 전위 V_in을 입력하고, 저항(171)이 저항(172)과 접속되어 있는 개소로부터 기준 전위 V_offset를 추출한다. 이 때, 저항(171)과 저항(172)의 각각의 저항치에 근거하는 분압비를 조정하는 것으로, 식 (4)의 비례정수 k를 설정한다. 이 예에서는 비례정수 k는 다음 식으로 표시된다.

단, R₁과 R₂는 각각 저항(171) 및 저항(172)의 저항치를 나타낸다.

감산 회로(113)의 회로 구성의 일례를 도 5에 도시한다. 단, 여기에서는 입력 전위 V_in, 기준 전위 V_offset 및 참조 전위 V_ref의 사이에, V_in>V_offset>V_ref의 관계가 성립하는 경우에 관해서 설명한다. 도 5a는 소프트 팔로워를 사용한 예를 도시한다. 도 5a에 도시하는 회로는 증폭 트랜지스터로서 기능하는 제 1 트랜지스터(201(N형))와 정전류원 부하로서 작용하는 제 2 트랜지스터(202(N형))를 갖는다. 제 1 트랜지스터(201)의 드레인 전극은 전원 전위 V_DD에 접속되고, 제 2 트랜지스 터(202)의 소스 전극은 접지 전위에 접속되고, 제 1 트랜지스터(201)의 소스 전극과 제 2 트랜지스터(202)의 드레인 전극이 참조 전위 V_ref에 접속되고, 출력 단자(205A)에 접속된다. 제 2 트랜지스터(202)가 갖는 게이트 전극(203)에 정전위 V_bias를 입력한 상태로, 제 1 트랜지스터(201)의 게이트 전극(204A)에 기준 전위 V_offset를 입력하면, 출력 단자(205A)의 전위는 기준 전위 V_offset와 정전위 V_bias에 따른 전위가 나타난다. 예를 들면, 제 1 트랜지스터(201) 및 제 2 트랜지스터(202)의 전기적 특성(직류 특성)이 같으면, V_ref=V_offset-V_bias의 관계가 있다. 이렇게 하여, 식 (5)의 관계가 성립한다. 단, 이 예에서는 V_const=V_bias이다. 또, 상기한 회로가 정상으로 동작하기 위해서는 제 1 트랜지스터(201) 및 제 2 트랜지스터(202)를, 모두 포화영역에서 동작시킬 필요가 있다. 제 1 트랜지스터(201) 및 제 2 트랜지스터(202)가 인핸스먼트형이면, V_DD>V_offset>V_ref>V_bias를 만족시키면 충분하다.

도 5b에는 전압 팔로워를 사용한 예를 도시한다. 도 5b에 도시하는 회로는 전압 팔로워(206)와 다이오드 접속된 제 1 트랜지스터(207(P형))와 전압 팔로워(206)의 입력 전위를 초기화하기 위해서 리셋을 하는, 제 2 트랜지스터(208(N형))를 갖는다. 기준 전위 V_offset는 제 1 트랜지스터(207)의 소스 전극(204B)에 접속되고, 드레인 전극 및 게이트 전극은 전압 팔로워(206)의 입력 단자에 접속된다. 또, 전압 팔로워(206)의 입력 단자는 제 2 트랜지스터(208)의 드레인 전극에 접속된다. 우선, 제 2 트랜지스터(208)의 게이트 전극(209)에 입력하는 전위를 적절히 제어하는 것으로, 전압 팔로워(206)의 입력 전위를 초기화한다. 제 2 트랜지스터(208)를 온하면, 제 1 트랜지스터(207)와 제 2 트랜지스터(208)의 소스 전극과 드레인 전극의 사이에 전류가 흐른다. 그 후, 제 2 트랜지스터(208)를 오프로 한다. 제 2 트랜지스터(208)가 오프가 된 후도, 제 1 트랜지스터(207)에는 채널이 오프할 때까지 전류가 계속 흐른다. 결과적으로, 전압 팔로워(206)의 입력 전위는 (V_offset-｜V_th｜)가 된다. 여기에서 V_th는 제 1 트랜지스터(207)의 임계치 전압을 나타내고, V_th<0으로 한다. 즉 제 1 트랜지스터(207)에는 인핸스먼트형을 사용하는 것으로 한다. 얼마간의 지연으로 전압 팔로워(206)의 출력 단자(205B)에 나타나는 전위 V_{ref는 (}V_offset-｜Vth｜)에 도달한다. 이렇게 하여, 식 (5)가 실현된다. 단 이 예에서는 V_const=｜Vth｜이다.

본 발명을 사용하는 것으로, 적분형 ADC에서, 단순한 회로 구성을 유지하면서도, 종래 방식보다도 다이나믹 레인지를 확대할 수 있다. 그 때문에, 적분형 ADC의 동작을 결정하는 각종의 파라미터를 더욱 자유롭게 설정할 수 있다. 그 결과 다이나믹 레인지를 유지하는 경우는 분해능을 향상시키는 것이 가능해진다. 또는 방전 기간을 카운트하기 위한 클록 주기를 길게 하는 것으로, 소비 전력을 저감하는 것이 가능해진다.

또, 종래 방식에서는 출력 기간 T₂는 입력 전위 V_in의 일차함수이지만, 본 발명에 의하면, 기준 전위 V_offset의 값에 관계없이 출력 기간 T₂는 입력 전위 V_in에 비 례한다. 그 때문에, 오프셋 전압을 고려할 필요가 없어져, 출력 기간 T가 불규칙하지 않고, 얻어지는 디지털 데이터의 정확성이 향상된다.

(실시형태 2)

본 실시형태에서는 실시형태 1에서 설명한 ADC를 갖는 무선통신 가능한 반도체 장치의 구성에 관해서 설명한다. 도 6은 무선통신 가능한 반도체 장치의 블록도를 도시한다. 도 6에 도시하는 무선통신 가능한 반도체 장치는 리더/라이터(314)와의 무선 신호에 의해서, 데이터를 송수신한다.

도 6에 도시하는 반도체 장치(300)는 신호 송수신부(301), 신호 강도 검출부(302), 신호 연산부(303)로 크게 나누어진다. 신호 송수신부(301)는 안테나(304), 정류 회로(305), 복조 회로(306) 및 변조 회로(307)를 갖는다. 신호 강도 검출부(302)는 정류 회로(308), 전원 회로(309) 및 ADC(310)를 갖는다.

안테나(304)는 리더/라이터로부터 발신되는 전자파를 수신하여, 교류의 유도 전압을 발생시킨다. 이 유도 전압은 반도체 장치(300)의 전원 전력이 되는 것 외에, 리더/라이터로부터 송신되는 데이터를 포함하고 있다.

또, 반도체 장치(300)에 사용할 수 있는 안테나(304)의 형상에 관해서는 특별히 한정되지 않는다. 그 때문에, 반도체 장치(300)가 송수신하는 신호의 전송 방식은 전자결합방식, 전자유도방식 또는 전파 방식 등을 사용할 수 있다. 전송 방식은 실시자가 사용 용도를 고려하여 적절하게 선택하면 좋고, 전송 방식에 따라 최적의 길이와 형상을 갖는 안테나를 형성하면 좋다. 본 발명에서는 신호의 전송 방식으로서, 통신주파수 13.56MHz의 전자유도방식을 사용하는 것이 바람직하다.

전송 방식으로서 전자결합방식 또는 전자유도방식 (예를 들면, 13.56MHz대)를 적용하는 경우에는 전계밀도의 변화에 의한 전자유도를 이용하기 위해서, 안테나로서 기능하는 도전막을 고리형(예를 들면, 루프 안테나) 또는 나선형(예를 들면, 스파이럴 안테나)으로 형성한다.

전송 방식으로서 전파 방식의 일종인 마이크로파 방식 (예를 들면, UHF대(860MHz 내지 960MHz대) 또는 2.45GHz대 등)을 적용하는 경우에는 신호의 전송에 사용하는 전파의 파장을 고려하여 안테나로서 기능하는 도전막의 길이나 형상을 적절하게 결정하면 좋다. 안테나로서 기능하는 도전막을 예를 들면, 선형(예를 들면, 다이폴 안테나), 평탄한 형상(예를 들면, 패치 안테나) 등에 형성할 수 있다. 또한, 안테나로서 기능하는 도전막의 형상은 선형에 한정되지 않고, 전자파의 파장을 고려하여 곡선형이나 사행형상 또는 이들을 조합한 형상으로 형성하여도 좋다.

여기에서, 안테나(304)의 형상의 예를 도 7에 도시한다. 신호 처리 회로가 형성된 칩(320)의 주위에 일면의 안테나(321)를 배치한 구조로 하여도 좋다(도 7a를 참조). 또는 신호 처리 회로가 형성된 칩(322)의 주위에, 가는 안테나(323)를 칩(322)의 주위를 돌도록 배치하여도 좋다(도 7b를 참조). 또는 도 7c에 도시하는 바와 같이, 신호 처리 회로가 형성된 칩(324)에 대하여, 고주파수의 전자파를 수신하기 위한 안테나(325)와 같은 형상의 안테나를 배치하여도 좋다. 또는 도 7d에 도시하는 바와 같이, 신호 처리 회로가 형성된 칩(326)에 대하여 180도 무지향성(어떤 방향으로부터나 마찬가지로 수신 가능)의 안테나(327)와 같은 형상의 안테나를 배치하여도 좋다. 또는 도 7e에 도시하는 바와 같이, 신호 처리 회로가 형성된 칩(328)에 대하여, 막대형으로 길게 늘린 안테나(329)와 같은 형상의 안테나를 배치하여도 좋다. 안테나(304)로서는 이들의 형상의 안테나를 조합하여 사용하여도 좋다.

또한, 도 7에 있어서, 신호 처리 회로가 형성된 칩(320) 등과 안테나(321) 등의 접속 방법에 관해서는 특별히 한정되지 않고, 칩과 안테나간에서 신호를 송수신할 수 있는 구성이면 좋다. 도 7a를 예로 들면, 안테나(321)와 신호 처리 회로가 형성된 칩(320)을 와이어 본딩 접속이나 범프 접속에 의해 접속하거나, 또는 칩의 일부를 전극으로 하여 안테나(321)에 접착하여도 좋다. 이 방식에서는 이방성 도전성 필름(Anisotropic Conductive Film. 이하, ACF라고 함)을 사용하여, 칩(320)을 안테나(321)에 접착할 수 있다. 전기적으로 접속되어 신호의 송수신할 수 있는 구성이면 좋다. 또한, 안테나의 길이는 수신하는 신호의 주파수에 의해서 적정한 길이가 다르다. 예를 들면 주파수가 2.45GHz인 경우에는 안테나의 길이는 약 60mm(1/2파장) 또는 약 30mm(1/4파장)로 하면 좋다.

정류 회로(305)는 안테나(304)에서 수신한 신호를, 반파정류하여 평활화한다.

복조 회로(306)는 정류 회로(305)에 의해 변환된 교류의 전기 신호를 복조하고, 복조한 신호를 신호 연산부(303)에 송신한다.

변조 회로(307)는 신호 연산부(303)로부터의 신호에 근거하여, 안테나(304)에 부하 변조를 전한다.

신호 송수신부(301)에서는 안테나(304)에서 수신한 신호가 정류 회로(305)에 입력된다. 정류 회로(305)로부터의 출력 신호는 복조 회로(306)에 입력된다. 복조 회로(306)로부터의 출력 신호는 신호 연산부(303)에 입력되고, 반도체 장치(300)에 고유의 정보가 변조 회로(307)에 출력된다. 그리고, 변조 회로(307)로부터의 출력 신호는 안테나(304)를 통해서, 외부의 리더/라이터에 출력된다.

신호 강도 검출부(302)는 정류 회로(308)와 전원 회로(309)와 ADC(310)를 갖는다. 신호 강도 검출부(302)는 반도체 장치(300)가 수신한 신호의 강도를 검출한다.

신호 연산부(303)는 CPU(311)와 RAM(312)과 ROM(313)을 갖는다. 신호 연산부(303)는 반도체 장치(300)가 수신한 신호의 강도로부터, 리더/라이터와 반도체 장치(300)의 거리의 산출 등을 행한다. 또한, 신호 송수신부(301)는 반도체 장치(300)가 수신한 신호를 신호 연산부(303)에 입력하고, 반도체 장치(300)의 개체 식별에 관한 정보를 신호 연산부(303)가 갖는 기억회로(RAM(312), ROM(313) 등)으로부터 판독하여 리더/라이터에 송신하는 기능 및 신호 연산부(303)로 산출된 리더/라이터와 반도체 장치(300)의 사이의 거리의 정보를 리더/라이터에 송신하는 기능을 갖는다.

신호 강도 검출부(302)에서는 신호 송수신부(301)의 안테나(304)에서 수신된 신호가 정류 회로(308)에 입력된다. 정류 회로(308)로부터의 출력 신호는 전원 회로(309)에 입력된다. 전원 회로(309)로부터의 출력은 ADC(310)에 입력된다. 전원 회로(309)로부터의 출력은 반도체 장치(300)가 갖는 각 회로에 전력으로서 공급되어도 좋다. ADC(310)에서는 전원 회로(309)로부터 출력된 아날로그치의 신호를 디 지털치의 신호로 변환하여, 신호 연산부(303)에 출력한다.

신호 연산부(303)는 CPU(311)(Central Processing Unit)와 RAM(312)(Random Access Memory)와 ROM(313)(Read Only Memory)을 갖는다. 신호 연산부(303)는 논리회로 등의 CPU(311)와 워크 영역(연산시에 필요한 정보를 일시적으로 기억하는 영역)으로서 사용되는 RAM(312)과 CPU(311)에서 사용되는 프로그램 등을 격납하는 ROM(313)을 갖는다. RAM(312)에는 휘발성 메모리(대표적으로는 SRAM)가 사용되고, ROM(313)에는 불휘발성 메모리(대표적으로는 EEPROM)가 사용된다.

신호 연산부(303)에서는 신호 강도 검출부(302)에서의 ADC(310)로부터 출력된 디지털치의 신호를 바탕으로 하여, 리더/라이터와 반도체 장치간의 거리를 산출한다. 신호 연산부(303)에서의 리더/라이터와 반도체 장치간의 거리의 산출은 하드웨어적으로 처리하여도 좋고, 하드웨어와 소프트웨어를 병용하여 처리를 하여도 좋다. 그러나, 바람직하게는 소프트웨어적으로 처리한다. 소프트웨어적으로 처리하는 방식에서는 CPU(311), RAM(312) 및 ROM(313)에 의해 연산 회로를 구성하고, 거리 산출 프로그램을 CPU(311)에서 실행한다. 소프트웨어적으로 처리를 하는 것으로, 거리의 산출 방법을 수정할 때에, 프로그램의 수정을 하는 것으로 대응할 수 있고, 또 반도체 장치(300) 내에서의 하드웨어의 전유면적도 작게 할 수 있다. 또, 산출된 거리의 데이터에 관해서는 신호 송수신부(301)에서의 변조 회로(307) 및 안테나(304)를 통해서 리더/라이터에 출력된다.

반도체 장치를 이상과 같은 구성으로 하는 것으로, 리더/라이터와 반도체 장치(300)의 거리를 산출할 수 있다.

ADC(310)에, 실시형태 1에서 설명한 본 발명의 ADC를 사용하는 것으로, 동작을 결정하는 각종의 파라미터를 더욱 자유롭게 설정할 수 있다. 그 결과 다이나믹 레인지를 유지하는 경우는 분해능을 향상시키는 것이 가능해진다. 또는 방전 기간을 카운트하기 위한 클록 주기를 길게 하는 것으로, 소비 전력을 저감하는 것이 가능해진다. 또, 오프셋 전압을 고려할 필요가 없어져, 출력 기간 T₂가 불규칙하지 않고, 얻어진 디지털 데이터의 정확성이 향상된다. 또, 소비 전력을 저감할 수 있는 것은 무선통신 가능한 반도체 장치에서는 큰 우위점이다.

(실시형태 3)

본 실시형태는 실시형태 1에서 설명한 ADC를 갖는 센서 장치의 구성에 관해서 설명한다. 또, 본 명세서 중에서는 센서 장치도 이른바 반도체 장치의 일종으로서 취급한다. 도 8은 무선통신 가능한 반도체 장치의 블록도이다. 무선통신 가능한 반도체 장치는 무선 신호에 의해서, 리더/라이터의 데이터를 송수신한다.

도 8은 본 실시형태에 관계되는 센서 장치의 구성을 도시하는 블록도이다. 센서 장치(340)는 신호 연산부(349)와 센서부(353)와 무선통신부(352)를 갖는다.

신호 연산부(349)는 CPU(346)(Central Processing Unit)와 RAM(347)(Random Access Memory)와 ROM(348)(Read Only Memory)을 갖는다. 요컨대, 신호 연산부(349)는 논리회로 등의 CPU(346)와 워크 영역(연산시에 필요한 정보를 일시적으로 기억하는 영역)으로서 사용되는 RAM(347)과 CPU(346)에서 사용되는 프로그램 등을 격납하는 ROM(348)을 갖는다. RAM(347)에는 휘발성 메모리(대표적으로는 SRAM) 가 사용되고, ROM(348)에는 불휘발성 메모리(대표적으로는 EEPROM)가 사용된다.

무선통신부(352)는 안테나(341)와 정류 회로(344A)와 정류 회로(344B)와 전원 회로(345)와 복조 회로(342)와 변조 회로(343)를 갖는다. 안테나(341)는 도 6에 도시하는 안테나(304)와 같은 것을 사용하면 좋고, 접속에 관해서도 동일하다. 정류 회로(344A) 및 정류 회로(344B)는 도 6에 도시하는 정류 회로(308)와 같은 것을 사용하면 좋다. 복조 회로(342)는 도 6에 도시하는 복조 회로(306)와 같은 것을 사용하면 좋다. 변조 회로(343)는 도 6에 도시하는 변조 회로(307)와 같은 것을 사용하면 좋다.

본 실시형태의 센서 장치(340)에 있어서, 전원 회로(345)로부터의 출력은 센서 장치(340)가 갖는 각 회로에 전력으로서 공급된다. 또, 무선통신부(352)는 특히 필요가 없는 경우에는 형성하지 않아도 좋다.

센서부(353)는 센서(351) 및 센서 구동회로(350)를 갖는다.

도 9a는 주위의 밝기, 또는 광조사의 유무를 검지하는 센서의 일례를 도시하고 있다. 센서(369)는 포토 다이오드 또는 포토 트랜지스터 등으로 형성되어 있다. 센서 구동회로(368)는 센서 구동부(360), 검출부(361) 및 ADC(362)를 갖는다.

도 9b는 검출부(361)를 설명하는 회로도이다. 리셋용 트랜지스터(363)를 도통 상태로 하면 센서(369)에는 역바이어스 전압이 인가된다. 여기에서, 센서(369)의 마이너스측 단자의 전위가 전원 전압의 전위까지 충전되는 동작을 「리셋」이라고 부른다. 그 후, 리셋용 트랜지스터(363)를 비도통 상태로 한다. 이때, 센서(369)의 기전력에 의해, 시간이 경과함에 따라서 전위상태가 변화한다. 즉, 전 원 전압의 전위까지 충전되어 있던 센서(369)의 마이너스 측 단자의 전위가 광전 변환에 의해서 발생한 전하에 의해서 서서히 저하된다. 어떤 일정시간을 경과한 후, 바이어스용 트랜지스터(365)를 도통 상태로 하면, 증폭용 트랜지스터(364)를 통해 출력측에 신호가 출력된다. 이 경우, 증폭용 트랜지스터(364)와 바이어스용 트랜지스터(365)는 소위 소스 팔로워 회로로서 동작한다. 또, 플러스 측 단자는 접지 전위에 전기적으로 접속되어 있다.

도 9b에는 소스 팔로워 회로를 n 채널형 트랜지스터로 형성한 예를 도시하고 있지만, p 채널형 트랜지스터로도 형성할 수 있다. 증폭측 전원선(366)에는 전원 전압 V_DD가 가해지고 있다. 바이어스측 전원선(367)은 기준 전위로 되어 있다. 증폭용 트랜지스터(364)의 드레인 전극은 증폭측 전원선(366)에 접속되고, 소스 전극은 바이어스용 트랜지스터(365)의 드레인 전극에 접속되어 있다.

바이어스용 트랜지스터(365)의 소스 전극은 바이어스측 전원선(367)에 접속되어 있다. 바이어스용 트랜지스터(365)의 게이트 전극에는 바이어스 전압 V_b가 인가되고, 이 트랜지스터에는 바이어스 전류 I_b가 흐른다. 바이어스용 트랜지스터(365)는 기본적으로는 정전류원으로서 동작한다. 증폭용 트랜지스터(364)의 게이트 전극에는 입력 전위 V_in이 가해지고, 소스 전극이 출력 단자에 접속되어 있다. 증폭용 트랜지스터(364)와 바이어스용 트랜지스터(365)의 사이즈를 같이 하는 것으로, 이 소스 팔로워 회로의 입출력 관계는 V_out=V_in-V_b가 된다. 이 출력 전압 V_out는 ADC(362)에 의해 디지털 신호로 변환된다. 디지털 신호는 CPU(346)에 출력된다.

상기한 센서 및 센서 구동회로는 ADC(362)를 사용하는 것으로 실현할 수 있다. ADC(362)에는 실시형태 1에서 설명한 본 발명의 ADC를 사용할 수 있다. ADC(362)로서 본 발명의 ADC를 사용하는 것으로, 동작을 결정하는 각종의 파라미터를 더욱 자유롭게 설정할 수 있다. 그 결과 다이나믹 레인지를 유지하는 경우는 분해능을 향상시키는 것이 가능해진다. 또는 방전 기간을 카운트하기 위한 클록 주기를 길게 하는 것으로, 소비 전력을 저감하는 것이 가능해진다. 또, 오프셋 전압을 고려할 필요가 없어져, 출력 기간 T₂가 불규칙하지 않고, 얻어지는 디지털 데이터의 정확성이 향상된다.

(실시형태 4)

본 실시형태에서는 본 발명의 적분형 ADC에 의해, 전원을 모니터링하는 구성의 무선통신 가능한 반도체 장치(IC 태그, RF 태그 등이라고 불림)에 관해서 설명한다. 무선통신 가능한 반도체 장치는 소자 형성층과 안테나층을 조합한 소형의 반도체 장치이다. 응용분야로서, 예를 들면 유통업계에서의 상품관리 등을 들 수 있다. 일반적으로, 무선통신 가능한 반도체 장치는 축전부를 내장하는 액티브형과 외부의 에너지원을 이용하여 동작하는 패시브형으로 크게 나누어진다. 액티브형이어도 축전부의 용량에는 한계가 있기 때문에, 한정된 전원으로 동작시킬 필요가 있다. 그와 같은 환경 하에서는 전원을 ADC로 모니터링하는 것은 유용하다.

도 10은 본 실시형태의 무선통신 가능한 반도체 장치(381)를 도시하는 블록 도이다. 반도체 장치(381)는 안테나(382)와 ADC(385)와 신호 처리부(386)와 전원부(388)를 갖는다. 전원부(388)는 축전부(383) 및 전원 회로(384)를 갖는다.

안테나(382)에는 실시형태 2의 안테나(304)와 같은 것을 사용할 수 있다.

정류 회로(387A) 및 정류 회로(387B)는 안테나(382)에서 수신한 신호를 반파정류하여 평활화한다.

ADC(385)에는 실시형태 1에서 설명한 것을 사용할 수 있다.

전원부(388)는 반도체 장치(381)가 갖는 각 회로에 전원 전력을 공급한다.

신호 처리부(386)는 변조 회로, 복조 회로, CPU, ROM 및 RAM 등을 갖는다.

안테나(382)에서 수신된 신호는 정류 회로(387A)를 통해서 전원부(388)에 송신되어 전력으로서 공급된다. 축전부(383)에 공급된 전력은 유지 전력으로서 축전된다. 축전부(383)는 전력을 유지하는 기능을 갖고, 배터리 등이 상당한다.

또, 배터리란 충전하는 것으로 연속 사용 시간을 회복할 수 있는 전지를 설명한다. 배터리로서는 시트형으로 형성된 전지를 사용하는 것이 바람직하고, 예를 들면 리튬전지, 바람직하게는 겔형 전해질을 사용하는 리튬중합체전지 또는 리튬이온전지 등을 사용하는 것으로, 소형화가 가능하다. 물론, 충전 가능한 전지이면 이들에 한정되는 것이 아니라, 니켈수소전지 또는 니카드전지 등의 충방전 가능한 전지이어도 좋고, 또한 대용량의 콘덴서 등을 사용하여도 좋다.

유지 전력은 전원 회로(384)를 통해서 전원 전압으로서 ADC(385)와 신호 처리부(386)에 공급된다. ADC(385)는 전원 전압을 모니터링하는 기능을 갖고, 실시형태 1에서 설명한 것을 적용할 수 있다. ADC(385)로부터는 전원 전압의 모니터링 결과(전원 정보)가 신호 처리부(386)에 보내진다. 신호 처리부(386)는 전원 정보를 바탕으로 자기의 동작을 동적으로 제어하는 것 외에, 전원 회로(384)에 정보를 피드백하는 것으로 스스로 공급되는 전원 전압을 제어한다. 이렇게 하여, 반도체 장치(381)의 동작 상황에 따른 적응 제어를 한다.

한편, 수신된 신호는 안테나(382)를 통해서 신호 처리부(386)에 보내져 복조된다(복조 신호를 생성함). 다음에, 신호 처리부(386)에 있어서, 복조 신호에 따른 응답 신호가 생성되어 변조된다(변조 신호를 생성함). 변조 신호는 안테나(382)를 통해서 외부에 송신된다(송신 신호를 발함). 이렇게 하여, 반도체 장치(381)는 무선통신 디바이스로서의 기능을 실현한다.

송신되는 신호가 표현하는 정보는 반도체 장치(381)의 용도에 따라서 정해야 하는 것이다. 예를 들면, 상술한 전원 정보를 함유하고 있어도 좋다. 또, 축전부(383)가 유지하는 전력을 에너지원으로서, 수신 신호에 의하지 않고 스스로 송신 신호를 발하면, 자발적으로 변화를 통지할 수 있는 센서로서 기능하는 것이 가능해진다.

이상의 구성을 취하는 것으로, 적응 제어 가능한 반도체 장치의 제공이 가능해진다. 이러한 반도체 장치에 본 발명의 적분형 ADC를 적용하는 것은 회로 규모나 소비 전력의 점에서 유리하다.

또, 본 실시형태에서는 본 발명의 적분형 ADC를 사용한 무선통신 가능한 반도체 장치에 관해서 설명하였지만, 외부 전원 없이 동작시키는 휴대기기 일반에도 본 발명의 적분형 ADC를 응용하는 것이 가능하다.

본 실시형태는 실시형태 1 내지 3과 자유롭게 조합할 수 있다.

(실시형태 5)

본 실시형태에서는 실시형태 1에서 설명한 ADC 및 이것을 갖는 반도체 장치의 제작 방법의 일례에 관해서, 도면을 참조하여 설명한다. 본 실시형태에서는 반도체 장치에서의 안테나, 배터리, 신호 처리 회로를 동일 기판상에 박막 트랜지스터를 사용하여 형성하는 구성에 관해서 설명한다. 또, 동일한 기판상에 안테나, 배터리, 신호 처리 회로를 형성하는 것으로, 소형화를 도모할 수 있다. 또한, 배터리로서는 박막의 2차 전지를 사용한 예에 관해서 설명한다.

우선, 기판(401)의 1 표면에 절연막(402)을 통해서 박리층(403)을 형성하고, 계속하여 기초막으로서 기능하는 절연막(404)과 비정질 반도체막(405)(예를 들면, 비정질 실리콘을 포함하는 막)을 적층하여 형성한다(도 12a를 참조). 또, 절연막(402), 박리층(403), 절연막(404) 및 비정질 반도체막(405)은 연속하여 형성할 수 있다. 또, 박리층(403)은 박리할 필요가 없는 경우에는 형성하지 않아도 좋다.

기판(401)은 유리 기판, 석영 기판, 금속 기판(예를 들면 세라믹 기판 또는 스테인레스기판 등) 및 Si 기판 등의 반도체 기판 등으로부터 선택되는 것이다. 이외에도, 플라스틱기판인 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에텔설폰(PES), 아크릴 등의 기판을 사용하여도 좋다. 또, 본 공정에서는 박리층(403)은 절연막(402)을 통해서 기판(401)의 전면에 형성하고 있지만, 필요에 따라서, 기판(401)의 전면에 박리층을 형성한 후에, 포토리소그래피법에 의해 패턴을 형성하여도 좋다.

절연막(402) 및 절연막(404)은 CVD법 또는 스퍼터링법 등을 사용하여, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘(SiO_xN_y)(x>y>0) 또는 질화 산화 실리콘(SiN_xO_y)(x>y>0) 등의 절연 재료를 사용하여 형성한다. 예를 들면, 절연막(402) 및 절연막(404)을 2층의 적층 구조로 하는 경우, 제 1 층째의 절연막으로서 질화 산화 실리콘막을 형성하고, 제 2 층째의 절연막으로서 산화 질화 실리콘막을 형성하면 좋다. 또한, 제 1 층째의 절연막으로서 질화 실리콘막을 형성하고, 제 2 층째의 절연막으로서 산화 실리콘막을 형성하여도 좋다. 절연막(402)은 기판(401)으로부터 박리층(403) 또는 그 위에 형성되는 소자에 대한 불순물 원소의 혼입을 막는 블로킹층으로서 기능하고, 절연막(404)은 기판(401) 및 박리층(403)으로부터 그 위에 형성되는 소자에 불순물 원소가 혼입하는 것을 막는 블로킹층으로서 기능한다. 이와 같이, 블로킹층으로서 기능하는 절연막(402) 및 절연막(404)을 형성함으로써, 기판(401)에 포함되는 나트륨 등의 알칼리 금속 또는 알칼리토류 금속 및 박리층(403)에 포함되는 불순물 원소가 이 위에 형성되는 소자에 악영향을 주는 것을 막을 수 있다. 또, 기판(401)으로서 석영을 사용하는 경우에는 절연막(402) 및 절연막(404)을 생략하여도 좋다. 석영 기판에는 알칼리 금속 및 알칼리토류 금속이 포함되지 않기 때문이다.

박리층(403)은 금속막 또는 금속막과 금속 산화막을 적층한 적층 구조 등을 사용할 수 있다. 금속막으로서는 텅스텐, 몰리브덴, 티타늄, 탄탈륨, 니오브, 니켈, 코발트, 지르코늄, 아연, 루테늄, 로듐, 팔라듐, 오스뮴, 이리듐으로부터 선택 된 원소 또는 이들의 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 이루어지는 막을 단층 또는 적층하여 형성한다. 또한, 이들의 재료는 스퍼터법 또는 플라즈마 CVD법 등의 각종 CVD법 등을 사용하여 형성할 수 있다. 금속막과 금속 산화막상의 적층 구조로서는 상술한 금속막을 형성한 후에, 산소 분위기하 또는 N₂O 분위기하에서의 플라즈마 처리, 산소 분위기하 또는 N₂O 분위기하에서의 가열 처리를 함으로써, 금속막 표면에 해당 금속막의 산화물 또는 산화 질화물을 형성하는 것으로 형성할 수 있다. 예를 들면, 금속막으로서 스퍼터법 또는 CVD법 등에 의해 텅스텐막을 형성한 경우, 텅스텐막에 플라즈마 처리를 하면, 텅스텐막의 표면에 텅스텐 산화물로 이루어지는 금속 산화막을 형성할 수 있다. 이외에도, 예를 들면, 금속막(예를 들면, 텅스텐막)을 형성한 후에, 해당 금속막상에 스퍼터링법에 의해 산화 실리콘(SiO₂) 등으로 이루어지는 절연막을 형성하는 동시에, 금속막상에 금속산화물(예를 들면, 텅스텐막상에 텅스텐 산화물막)을 형성하여도 좋다. 또한, 플라즈마 처리로서, 예를 들면 상술한 고밀도 플라즈마 처리를 하여도 좋다. 또한, 금속 산화막 이외에, 금속질화물 또는 금속산화 질화물을 사용하여도 좋다. 이 경우, 금속막에 질소 분위기하 또는 질소와 산소의 혼합 분위기하에서 플라즈마 처리나 가열 처리를 하면 좋다.

비정질 반도체막(405)은 스퍼터링법, LPCVD법 또는 플라즈마 CVD법 등에 의해, 10nm 이상 200nm 이하(바람직하게는 30nm 이상 150nm 이하)의 두께로 형성한다.

다음에, 비정질 반도체막(405)에 레이저광을 조사하여 결정화를 한다. 또, 레이저광의 조사와 RTA(Rapid Thermal Annealing) 또는 퍼니스 어닐로를 사용하는 열결정화법, 결정화를 조장하는 금속원소를 사용하는 열결정화법을 조합한 방법 등에 의해 비정질 반도체막(405)을 결정화하여도 좋다. 그 후, 얻어진 결정질 반도체막을 원하는 형상으로 에칭하여, 결정질 반도체막(405a 내지 405f)을 형성하고, 결정질 반도체막(405a 내지 405f)을 덮도록 게이트 절연막(406)을 형성한다(도 12b 참조). 또, 결정질 반도체막의 단부는 테이퍼 형상을 갖도록 에칭하는 것이 바람직하다. 테이퍼 형상으로 하는 것으로, 게이트 절연막을 양호하게 형성할 수 있기 때문이다.

게이트 절연막(406)은 CVD법 또는 스퍼터링법 등을 사용하여, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘(SiO_xN_y)(x>y>0), 질화 산화 실리콘(SiN_xO_y)(x>y>0) 등의 절연 재료에 의해 형성한다. 예를 들면, 게이트 절연막(406)을 2층의 적층 구조로 하는 경우, 제 1 층째의 절연막으로서 산화 질화 실리콘막을 형성하고, 제 2 층째의 절연막으로서 질화 산화 실리콘막을 형성하면 좋다. 또한, 제 1 층째의 절연막으로서 산화 실리콘막을 형성하고, 제 2 층째의 절연막으로서 질화 실리콘막을 형성하여도 좋다.

다음에, 결정질 반도체막(405a 내지 405f)의 제작 공정의 일례를 이하에 간단히 설명한다. 우선, 플라즈마 CVD법을 사용하여, 막 두께가 50nm 내지 60nm의 비정질 반도체막을 형성한다. 다음에, 결정화를 조장하는 금속원소인 니켈을 포함 하는 용액을 비정질 반도체막 상에 유지시킨 후, 비정질 반도체막에 탈수소화의 처리(500℃, 1시간)와 열결정화의 처리(550℃, 4시간)를 하여 결정질 반도체막을 형성한다. 그 후, 레이저광을 조사하여, 포토리소그래피법을 사용하여 에칭을 함으로써 결정질 반도체막(405a 내지 405f)을 형성한다. 또, 결정화를 조장하는 금속원소를 사용하는 열결정화를 하지 않고, 레이저광의 조사만으로 비정질 반도체막의 결정화를 하여도 좋다. 또, 상기에서 형성되는 다결정 반도체막에 한정되지 않고, 단결정 반도체막이어도 좋다.

결정화에 사용하는 레이저 발진기로서는 연속 발진형의 레이저빔(CW 레이저빔) 또는 펄스 발진형의 레이저빔(펄스 레이저빔)을 사용할 수 있다. 여기에서 사용할 수 있는 레이저빔은 Ar 레이저, Kr 레이저, 엑시머 레이저 등의 기체 레이저, 단결정의 YAG, YVO₄, 포스테라이트(Mg₂SiO₄), YAlO₃, GdVO₄ 또는 다결정(세라믹)의 YAG, Y₂O₃, YVO₄, YAlO₃, GdVO₄에, 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 일종 또는 복수종이 첨가되어 있는 것을 매질로 하는 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti: 사파이어 레이저, 동증기 레이저 또는 금증기 레이저 중 일종 또는 복수종으로부터 발진되는 것을 사용할 수 있다. 이러한 레이저빔의 기본파 및 이들의 기본파의 제 2 고조파로부터 제 4 고조파의 레이저빔을 조사하는 것으로, 대입경의 결정을 얻을 수 있다. 예를 들면, Nd:YVO₄ 레이저(기본파 1064nm)의 제 2 고조파(532nm) 또는 제 3 고조파(355nm)를 사용할 수 있다. 이때 레이저의 파워밀도는 0.01 내지 100MW/㎠ 정도(바람직하게는 0.1 이상 10MW/㎠ 이하)가 필요하다. 그리고, 주사속도를 10 내지 2000cm/sec 정도로 하여 조사한다. 또, 단결정의 YAG, YVO₄, 포스테라이트(Mg₂SiO₄), YAlO₃, GdVO₄, 또는 다결정(세라믹)의 YAG, Y₂O₃, YVO₄, YAlO₃, GdVO₄에, 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 일종 또는 복수종이 첨가되어 있는 것을 매질로 하는 레이저, Ar 이온 레이저, 또는 Ti: 사파이어 레이저는 연속 발진시키는 것이 가능하고, Q 스위치 동작이나 모드 동기 등을 행함으로써 10MHz 이상의 발진 주파수로 펄스 발진을 시키는 것도 가능하다. 10MHz 이상의 발진 주파수로 레이저빔을 발진시키면, 반도체막이 레이저에 의해서 용융하고 나서 고화할 때까지의 사이에, 다음의 펄스의 레이저가 반도체막에 조사된다. 따라서, 발진 주파수가 낮은 펄스 레이저를 사용하는 경우와 달리, 반도체막 중에서 고액계면을 연속적으로 이동시킬 수 있고, 주사방향을 향해서 연속적으로 성장한 결정립을 얻을 수 있다.

또한, 게이트 절연막(406)은 결정질 반도체막(405a 내지 405f)에 대하여 상술한 고밀도 플라즈마 처리를 하여, 표면을 산화 또는 질화하는 것으로 형성하여도 좋다. 예를 들면, He, Ar, Kr 또는 Xe 등의 희가스와 산소, 산화 질소, 암모니아, 질소, 또는 수소 등의 혼합 가스를 도입한 플라즈마 처리로 형성한다. 이 경우의 플라즈마의 여기는 마이크로파의 도입에 의해 행하면, 저전자온도에서 고밀도의 플라즈마를 생성할 수 있다. 이 고밀도 플라즈마로 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있음)이나 질소 라디칼(NH 라디칼을 포함하는 경우도 있음)에 의해서, 반도체막의 표면을 산화 또는 질화할 수 있다.

이러한 고밀도 플라즈마를 사용한 처리에 의해, 1nm 이상 20nm 이하, 대표적으로는 5nm 이상 10nm 이하의 절연막이 반도체막상에 형성된다. 이 경우의 반응은 고상 반응이기 때문에, 해당 절연막과 반도체막의 계면 준위 밀도는 대단히 낮게 할 수 있다. 이러한, 고밀도 플라즈마 처리는 반도체막(결정성 실리콘 또는 다결정 실리콘)을 직접 산화(또는 질화)하기 때문에, 형성되는 절연막의 두께에 관해서, 이상적으로는 격차를 극히 작게 할 수 있다. 덧붙여, 결정성 실리콘의 결정립계에서도 강하게 산화되지 않기 때문에, 대단히 바람직한 상태가 된다. 즉, 여기에서 나타내는 고밀도 플라즈마 처리로 반도체막의 표면을 고상산화함으로써, 결정립계에서 이상한 산화 반응을 시키지 않고, 균일성이 좋고, 계면 준위 밀도가 낮은 절연막을 형성할 수 있다.

게이트 절연막은 고밀도 플라즈마 처리에 의해서 형성되는 절연막만을 사용하여도 좋고, 또한 플라즈마나 열반응을 이용한 CVD법으로 산화 실리콘, 산질화 실리콘 또는 질화 실리콘 등의 절연막을 퇴적하여, 적층하여 형성하여도 좋다. 어떻든간에, 고밀도 플라즈마로 형성한 절연막을 게이트 절연막의 일부 또는 전부에 포함하여 형성되는 트랜지스터는 특성의 격차를 작게 할 수 있다.

또한, 반도체막에 대하여, 연속 발진 레이저 또는 10MHz 이상의 주파수로 발진하는 레이저빔을 조사하면서 1방향에 주사하여 결정화시켜 얻어진 결정질 반도체막(405a 내지 405f)은 그 레이저빔의 주사방향에 결정을 성장시킬 수 있다. 주사방향을 채널 길이 방향(채널 형성 영역이 형성되었을 때에 캐리어가 흐르는 방향)에 맞추어 트랜지스터를 배치하고, 상기 게이트 절연층을 조합하는 것으로, 특성의 격차가 작고, 또한 전계 효과 이동도가 높은 박막 트랜지스터를 얻을 수 있다.

다음에, 게이트 절연막(406)상에, 제 1 도전막과 제 2 도전막을 적층하여 형성한다. 여기에서는 제 1 도전막은 CVD법 또는 스퍼터링법 등에 의해, 20nm 이상 100nm 이하의 두께로 형성한다. 제 2 도전막은 100nm 이상 400nm 이하의 두께로 형성한다. 제 1 도전막과 제 2 도전막은 탄탈륨, 텅스텐, 티타늄, 몰리브덴, 알루미늄, 동, 크롬, 니오브 등으로부터 선택된 원소 또는 이들의 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성한다. 또는 인 등의 불순물 원소를 도핑하여 도전성을 부가한 다결정 실리콘 등의 반도체 재료에 의해 형성하여도 좋다. 제 1 도전막과 제 2 도전막의 조합의 예를 들면, 질화탄탈륨막과 텅스텐막, 질화텅스텐막과 텅스텐막 및 질화몰리브덴막과 몰리브덴막 등을 들 수 있다. 텅스텐이나 질화탄탈륨은 내열성이 높기 때문에, 제 1 도전막과 제 2 도전막을 형성한 후에, 열활성화를 목적으로 한 가열 처리를 할 수 있다. 또한, 2층의 적층 구조가 아니라, 3층의 적층 구조의 경우에는 알루미늄막을 몰리브덴막의 사이에 둔 적층 구조를 채용하면 좋다.

다음에, 포토리소그래피법을 사용하여 레지스트로 이루어지는 마스크를 형성하고, 게이트 전극과 게이트선을 형성하기 위한 에칭 처리를 하여 결정질 반도체막(405a 내지 405f)의 위쪽에 게이트 전극(407)을 형성한다. 여기에서는 게이트 전극(407)으로서, 제 1 도전막(407a)과 제 2 도전막(407b)을 적층하여 형성한 예를 개시하고 있다.

다음에, 게이트 전극(407)을 마스크로 하여 결정질 반도체막(405a 내지 405f)에, 이온 도프법 또는 이온 주입법에 의해, N형을 부여하는 불순물 원소를 저농도로 첨가하고, 그 후, 포토리소그래피법에 의해 레지스트로 이루어지는 마스크를 선택적으로 형성하고, P형을 부여하는 불순물 원소를 고농도로 첨가한다. N형을 나타내는 불순물 원소로서는 인 또는 비소 등을 사용할 수 있다. P형을 나타내는 불순물 원소로서는 붕소, 알루미늄 또는 갈륨 등을 사용할 수 있다. 여기에서는 N형을 부여하는 불순물 원소로서 인을 사용하여, 1×10¹⁵ 내지 1×10¹⁹/㎤의 농도로 포함되도록 결정질 반도체막(405a 내지 405f)에 선택적으로 도입하여, N형을 나타내는 불순물 영역(408)을 형성한다. 또한, P형을 부여하는 불순물 원소로서 붕소를 사용하여, 1×10¹⁹ 내지 1×10²⁰/㎤의 농도로 포함되도록 선택적으로 결정질 반도체막(405c, 405e)에 도입하여 P형을 나타내는 불순물 영역(409)을 형성한다(도 12c 참조).

계속해서, 게이트 절연막(406)과 게이트 전극(407)을 덮도록 절연막을 형성한다. 절연막은 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 실리콘, 실리콘의 산화물 또는 실리콘의 질화물의 무기 재료를 포함하는 막, 또는 유기 수지 등의 유기 재료를 포함하는 막을 단층 또는 적층하여 형성한다. 다음에, 절연막을, 수직방향을 주체로 한 이방성 에칭에 의해 선택적으로 에칭하여, 게이트 전극(407)의 측면에 접하는 절연막(410; 사이드월이라고도 불림)을 형성한다. 절연막(410)은 LDD(Lightly Doped Drain)영역을 형성할 때의 도핑용 마스크로서 사용한다.

계속해서, 포토리소그래피법에 의해 형성한 레지스트로 이루어지는 마스크와 게이트 전극(407) 및 절연막(410)을 마스크로 하여 사용하여, 결정질 반도체막(405a), 결정질 반도체막(405b), 결정질 반도체막(405d) 및 결정질 반도체막(405)에 N형을 부여하는 불순물 원소를 고농도로 첨가하여 N형을 나타내는 불순물 영역(411)을 형성한다. 여기에서는 N형을 부여하는 불순물 원소로서 인을 사용하여, 1×10¹⁹ 내지 1×10²⁰/㎤의 농도로 포함되도록 결정질 반도체막(405a), 결정질 반도체막(405b), 결정질 반도체막(405d) 및 결정질 반도체막(405f)에 선택적으로 도입하여, 불순물 영역(408)보다 고농도의 N형을 나타내는 불순물 영역(411)을 형성한다.

이상의 공정에 의해, n 채널형의 박막 트랜지스터(400a, 400b, 400d, 400f)와 p 채널형의 박막 트랜지스터(400c, 400e)가 형성된다(도 12d 참조).

n 채널형의 박막 트랜지스터(400a)는 게이트 전극(407)과 겹치는 결정질 반도체막(405a)의 영역에 채널 형성 영역이 형성되고, 게이트 전극(407) 및 절연막(410)과 겹치지 않는 영역에 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(411)이 형성되고, 절연막(410)과 겹치는 영역으로 채널 형성 영역과 불순물 영역(411)의 사이에 저농도 불순물 영역(LDD 영역)이 형성되어 있다. 또한, n 채널형의 박막 트랜지스터(400b, 400d, 400f)도 마찬가지로 채널 형성 영역, 저농도 불순물 영역 및 불순물 영역(411)이 형성되어 있다.

p 채널형의 박막 트랜지스터(400c)는 게이트 전극(407)과 겹치는 결정질 반도체막(405c)의 영역에 채널 형성 영역이 형성되고, 게이트 전극(407)과 겹치지 않 는 영역에 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(409)이 형성되어 있다. 또한, p 채널형의 박막 트랜지스터(400e)도 마찬가지로 채널 형성 영역 및 불순물 영역(409)이 형성되어 있다. 또, 여기에서는 p 채널형의 박막 트랜지스터(400c, 400e)에는 LDD 영역을 형성하고 있지 않지만, p 채널형의 박막 트랜지스터에 LDD 영역을 형성하여도 좋고, n 채널형의 박막 트랜지스터에 LDD 영역을 형성하지 않는 구성으로 하여도 좋다.

다음에, 결정질 반도체막(405a 내지 405f) 및 게이트 전극(407) 등을 덮도록, 절연막을 단층 또는 적층하여 형성하고, 해당 절연막상에 박막 트랜지스터(400a 내지 400f)의 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(409) 및 불순물 영역(411)과 전기적으로 접속되는 도전막(413)을 형성한다(도 13a를 참조). 절연막은 CVD법, 스퍼터법, SOG법, 액적 토출법 또는 스크린 인쇄법 등에 의해, 실리콘의 산화물 또는 실리콘의 질화물 등의 무기 재료, 폴리이미드, 폴리아미드, 벤조사이클로부텐, 아크릴 또는 에폭시 등의 유기 재료 또는 실록산 재료 등에 의해 단층 또는 적층하여 형성한다. 여기에서는 해당 절연막을 2층으로 형성하여, 제 1 층째의 절연막(412a)으로서 질화 산화 실리콘막으로 형성하고, 제 2 층째의 절연막(412b)으로서 산화 질화 실리콘막으로 형성한다. 또, 도전막(413)은 박막 트랜지스터(400a 내지 400f)의 소스 전극 또는 드레인 전극을 형성한다.

또, 절연막(412a) 및 절연막(412b)을 형성하기 전, 또는 절연막(412a, 412b) 중의 1개 또는 복수의 박막을 형성한 후에, 반도체막의 결정성의 회복이나 반도체막에 첨가된 불순물 원소의 활성화, 반도체막의 수소화를 목적으로 한 가열 처리를 하면 좋다. 가열 처리로서는 열 어닐법, 레이저 어닐법 또는 RTA법을 적용하면 좋다.

도전막(413)은 CVD법 또는 스퍼터링법 등에 의해, 알루미늄, 텅스텐, 티타늄, 탄탈륨, 몰리브덴, 니켈, 백금, 동, 금, 은, 망간, 네오듐, 탄소 또는 실리콘으로부터 선택된 원소, 또는 이들의 원소를 주성분으로 하는 합금 재료 또는 화합물 재료에 의해, 단층 또는 적층하여 형성한다. 알루미늄을 주성분으로 하는 합금 재료는 예를 들면, 알루미늄을 주성분으로 하여 니켈을 포함하는 재료, 또는 알루미늄을 주성분으로 하여 니켈과 탄소 및 실리콘의 한쪽 또는 양쪽을 포함하는 합금 재료가 상당한다. 적층의 도전막(413)으로서는 예를 들면, 배리어막과 알루미늄 실리콘막과 배리어막의 적층 구조, 배리어막과 알루미늄 실리콘막과 질화티타늄막과 배리어막의 적층 구조를 채용하면 좋다. 또, 배리어막은 티타늄, 티타늄의 질화물, 몰리브덴 또는 몰리브덴의 질화물로 이루어지는 박막에 의해 형성된다. 알루미늄이나 알루미늄 실리콘은 저항치가 낮고, 저가이기 때문에, 도전막(413)을 형성하는 재료로서 적합하다. 또한, 상층과 하층에 배리어층을 형성하면, 알루미늄이나 알루미늄 실리콘에서의 돌기의 발생을 방지할 수 있다. 또한, 환원성이 높은 원소인 티타늄으로 이루어지는 배리어막을 형성하면, 반도체막상에 얇은 자연산화막이 생겨도, 이 자연 산화막을 환원할 수 있기 때문에 자연 산화막이 제거되어, 반도체막과 양호한 콘택트를 취할 수 있다.

다음에, 도전막(413)을 덮도록, 절연막(414)을 형성하고, 해당 절연막(414)상에, 박막 트랜지스터(400a) 및 박막 트랜지스터(400f)의 소스 전극 또는 드레인 전극을 형성하는 도전막(413)과 각각 전기적으로 접속되는, 도전막(415a) 및 도전막(415b)을 형성한다. 또한, 박막 트랜지스터(400b)의 소스 전극 또는 드레인 전극을 형성하는 도전막(413)과 전기적으로 접속되는 도전막(416)을 형성한다. 또, 도전막(415a), 도전막(415b) 및 도전막(416)은 동일한 재료로 동일한 공정에서 형성하여도 좋다. 도전막(415a), 도전막(415b) 및 도전막(416)은 상술한 도전막(413)의 재료로서 나타낸 어떤 재료를 사용하여 형성할 수 있다.

계속해서, 도전막(416)에 안테나로서 기능하는 도전막(417)이 전기적으로 접속되도록 형성한다(도 13b를 참조).

절연막(414)은 CVD법 또는 스퍼터링법 등에 의해, 산화 실리콘(SiO_x), 질화 실리콘(SiN_x), 산화 질화 실리콘(SiO_xN_y; x>y) 또는 질화 산화 실리콘(SiN_xO_y; x>y) 등의 산소 또는 질소를 갖는 절연막, DLC(다이아몬드라이크카본) 등의 탄소를 포함하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조사이클로부텐, 아크릴 등의 유기 재료 또는 실록산 수지 등의 실록산 재료로 이루어지는 막을 단층으로, 또는 적층하여 형성할 수 있다. 또, 실록산 재료는 Si-0-Si 결합을 포함하는 재료에 상당한다. 실록산은 실리콘과 산소의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들면, 알킬기 또는 방향족탄화수소)가 사용된다. 치환기로서 플루오로기를 사용할 수 있다. 또는 치환기로서 적어도 수소를 포함하는 유기기와 플루오로기를 사용하여도 좋다.

도전막(417)은 CVD법, 스퍼터링법, 스크린 인쇄 또는 그라비아 인쇄 등의 인 쇄법, 액적 토출법, 디스펜서법 또는 도금법 등을 사용하여, 도전성 재료에 의해 형성한다. 도전성 재료는 알루미늄, 티타늄, 은, 동, 금, 백금, 니켈, 팔라듐, 탄탈륨 또는 몰리브덴으로부터 선택된 원소, 또는 이들의 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로, 단층으로 또는 적층하여 형성한다.

예를 들면, 스크린 인쇄법을 사용하여 안테나로서 기능하는 도전막(417)을 형성하는 경우에는 입경이 수 nm에서 수십 ㎛인 도전체 입자를 유기 수지에 용해 또는 분산시킨 도전성의 페이스트를 선택적으로 인쇄함으로써 형성할 수 있다. 도전체 입자로서는 은, 금, 동, 니켈, 백금, 팔라듐, 탄탈륨, 몰리브덴 및 티타늄 등의 어느 1이상의 금속 입자, 할로겐화은의 미립자 또는 분산성 나노 입자를 사용할 수 있다. 또한, 도전성 페이스트에 포함되는 유기 수지는 금속입자의 결합제, 용매, 분산제 및 피복재로서 기능하는 유기 수지로부터 선택된 1 또는 복수를 사용할 수 있다. 대표적으로는 에폭시 수지 및 실리콘 수지 등의 유기 수지를 들 수 있다. 또한, 도전성의 페이스트를 밀어낸 후에 소성을 하는 것이 바람직하다. 예를 들면, 도전성의 페이스트의 재료로서, 은을 주성분으로 하는 미립자(예를 들면 입경 1nm 이상 100nm 이하)를 사용하는 경우, 약 150 내지 300℃에서 소성함으로써 경화시켜 도전막을 얻을 수 있다. 또한, 땜납 또는 납프리의 땜납을 주성분으로 하는 미립자를 사용하여도 좋고, 이 경우는 입경 20㎛ 이하의 미립자를 사용하는 것이 바람직하다. 땜납이나 납프리의 땜납은 저비용이라는 이점을 갖고 있다.

또한, 도전막(415a) 및 도전막(415b)은 나중의 공정에서 본 발명의 반도체 장치에 포함되는 2차 전지와 전기적으로 접속되는 배선으로서 기능한다. 또한, 안 테나로서 기능하는 도전막(417)을 형성할 때에, 도전막(415a) 및 도전막(415b)에 전기적으로 접속하도록 별도 도전막을 형성하고, 해당 도전막을 2차 전지에 접속하는 배선으로서 이용하여도 좋다.

다음에, 도전막(417)을 덮도록 절연막(418)을 형성하고, 박막 트랜지스터(400a 내지 400f) 및 도전막(417) 등을 포함하는 층(이하, 「소자 형성층(419)」이라고 함)을 기판(401)으로부터 박리한다. 여기에서는 레이저광(예를 들면, UV광)을 조사함으로써, 박막 트랜지스터(400a 내지 400f)를 벗어난 영역에 개구부를 형성하고(도 13c를 참조), 물리적인 힘을 사용하여 기판(401)으로부터 소자 형성층(419)을 박리할 수 있다. 또한, 기판(401)으로부터 소자 형성층(419)을 박리하기 전에, 형성한 개구부에 에칭제를 도입하여, 박리층(403)을 선택적으로 제거하여도 좋다. 에칭제는 플루오르화할로겐 또는 할로겐간화합물을 포함하는 기체 또는 액체를 사용한다. 예를 들면, 플루오르화할로겐을 포함하는 기체로서 3플루오르화염소를 사용한다. 이와 같이 하면, 소자 형성층(419)은 기판(401)으로부터 박리된 상태가 된다. 또, 박리층(403)은 모두를 제거하는 것은 아니고, 일부분을 잔존시켜도 좋다. 일부를 잔존시켜 제거함으로써, 에칭제의 소비량을 억제하여 박리층의 제거에 요하는 처리시간을 단축하는 것이 가능해진다. 그 때문에, 스루풋이 향상되고, 비용이 향상된다. 또한, 박리층(403)의 제거를 한 후에도, 기판(401)상에 소자 형성층(419)을 유지하여 두는 것이 가능해진다. 또한, 박리된 기판(401)을 재이용함으로써, 비용 삭감을 할 수 있다.

절연막(418)은 CVD법 또는 스퍼터링법 등에 의해, 산화 실리콘(SiO_x), 질화 실리콘(SiN_x), 산화 질화 실리콘(SiO_xN_y; x>y), 질화 산화 실리콘(SiN_xO_y; x>y) 등의 산소 또는 질소를 갖는 절연막, DLC(다이아몬드라이크카본) 등의 탄소를 포함하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조사이클로부텐, 아크릴 등의 유기 재료 또는 실록산 수지 등의 실록산 재료로 이루어지는 막을 단층으로, 또는 적층하여 형성할 수 있다.

본 실시형태에서는 레이저광의 조사에 의해 소자 형성층(419)에 개구부를 형성한 후에, 해당 소자 형성층(419)의 한쪽의 면(절연막(418)의 노출한 면)에 제 1 시트재(420)를 접합하고, 기판(401)으로부터 소자 형성층(419)을 박리한다(도 14a를 참조).

다음에, 소자 형성층(419)의 다른쪽의 면(박리에 의해 노출한 면)에, 제 2 시트재(421)를 접합하고, 가열 처리와 가압 처리의 한쪽 또는 양쪽을 행하여, 제 2 시트재(421)를 접합한다(도 14b를 참조). 제 1 시트재(420) 및 제 2 시트재(421)로서, 핫멜트 필름 등을 사용할 수 있다.

또한, 제 1 시트재(420) 및 제 2 시트재(421)로서, 정전기 등을 방지하는 대전방지대책을 실시한 필름(이하, 대전방지필름이라고 함)을 사용할 수도 있다. 대전방지필름으로서는 대전방지 가능한 재료를 수지 중에 분산시킨 필름 또는 대전방지 가능한 재료가 접착된 필름 등을 들 수 있다. 대전방지 가능한 재료가 형성된 필름은 한 면에만 대전방지 가능한 재료를 형성한 필름이어도 좋고, 양면에 대전방 지 가능한 재료를 형성한 필름이어도 좋다. 또, 한 면에 대전방지 가능한 재료가 형성된 필름은 대전방지 가능한 재료가 형성된 면을 필름의 내측이 되도록 접착하여도 좋고, 필름의 외측이 되도록 접착하여도 좋다. 또, 대전방지 가능한 재료는 필름의 전면 또는 일부의 면에 형성하면 좋다. 여기에서 대전방지 가능한 재료로서는 도전성 재료인 금속, 인듐과 주석의 산화물(ITO) 또는 양성 계면 활성제, 양이온성 계면 활성제 또는 비이온성 계면 활성제 등의 계면 활성제를 사용할 수 있다. 또한, 이외에도 대전방지재료로서, 측쇄에 카복실기 및 4급 암모늄염기를 갖는 가교성 공중합체 고분자를 포함하는 수지 재료 등을 사용할 수 있다. 이들의 재료를 필름에 접착하거나, 섞어 넣거나, 또는 도포함으로써 대전방지필름으로 할 수 있다. 대전방지필름으로 밀봉을 함으로써, 상품으로서 취급할 때에, 외부에서의 정전기 등에 의해서 반도체소자에 악영향이 미치는 것을 방지할 수 있다.

또, 전원 회로의 유지 용량은 박막의 2차 전지를 도전막(415a, 415b)에 접속하여 형성되지만, 2차 전지와의 접속은 기판(401)으로부터 소자 형성층(419)을 박리하기 전(도 13b 또는 도 13c의 단계)에 행하여도 좋고, 기판(401)으로부터 소자 형성층(419)을 박리한 후(도 14a의 단계)에 행하여도 좋고, 소자 형성층(419)을 제 1 시트재 및 제 2 시트재로 밀봉한 후(도 14b의 단계)에 행하여도 좋다. 이하에, 소자 형성층(419)과 2차 전지를 접속하여 형성하는 구성의 일례를 도 15 및 도 16을 사용하여 설명한다.

도 13b에 있어서, 안테나로서 기능하는 도전막(417)과 동시에 도전막(415a) 및 도전막(415b)에 각각 전기적으로 접속되는 도전막(431a) 및 도전막(431b)을 형 성한다. 계속해서, 도전막(417), 도전막(431a), 도전막(431b)을 덮도록 절연막(418)을 형성한 후, 도전막(431a) 및 도전막(431b)의 표면이 노출되도록 개구부(432a) 및 개구부(432b)를 형성한다. 그 후, 레이저광의 조사에 의해 소자 형성층(419)에 개구부를 형성하고, 해당 소자 형성층(419)의 한쪽의 면(절연막(418)의 노출한 면)에 제 1 시트재(420)를 접합하고, 기판(401)으로부터 소자 형성층(419)을 박리한다(도 15a를 참조).

다음에, 소자 형성층(419)의 다른쪽의 면(박리에 의해 노출한 면)에 제 2 시트재(421)를 접합하고, 소자 형성층(419)을 제 1 시트재(420)로부터 박리한다. 따라서, 여기에서는 제 1 시트재(420)로서 점착력이 약한 것을 사용한다. 계속해서, 개구부(432a) 및 개구부(432b)를 통해서 도전막(431a) 및 도전막(431b)과 각각 전기적으로 접속되는 도전막(434a) 및 도전막(434b)을 선택적으로 형성한다(도 15b를 참조).

도전막(434a) 및 도전막(434b)은 CVD법, 스퍼터링법, 스크린 인쇄 또는 그라비아 인쇄 등의 인쇄법, 액적 토출법, 디스펜서법 또는 도금법 등을 사용하여, 도전성 재료에 의해 형성한다. 도전성 재료는 알루미늄, 티타늄, 은, 동, 금, 백금, 니켈, 팔라듐, 탄탈륨 또는 몰리브덴으로부터 선택된 원소, 또는 이들의 원소를 주성분으로 하는 합금 재료 또는 화합물 재료에 의해, 단층으로 또는 적층하여 형성한다.

또, 여기에서는 기판(401)으로부터 소자 형성층(419)을 박리한 후에 도전막(434a) 및 도전막(434b)을 형성하는 예를 개시하고 있지만, 도전막(434a) 및 도 전막(434b)을 형성한 후에 기판(401)으로부터 소자 형성층(419)의 박리를 하여도 좋다.

다음에, 기판상에 복수의 소자를 형성하고 있는 경우에는 소자 형성층(419)을 소자마다 분단한다(도 16a를 참조). 분단은 레이저 조사장치, 다이싱장치 또는 스크라이브장치 등을 사용할 수 있다. 여기에서는 레이저광을 조사함으로써 1장의 기판에 형성된 복수의 소자를 각각 분단한다.

다음에, 분단된 소자를 2차 전지와 전기적으로 접속한다(도 16b를 참조). 본 실시형태에서는 전원 회로의 유지 용량으로서는 박막의 2차 전지가 사용되고, 집전체 박막, 부극 활물질층, 고체 전해질층, 정극 활물질층 및 집전체 박막의 박막층이 순차적으로 적층된다.

도전막(436a) 및 도전막(436b)은 CVD법, 스퍼터링법, 스크린 인쇄 또는 그라비아 인쇄 등의 인쇄법, 액적 토출법, 디스펜서법 또는 도금법 등을 사용하여, 도전성 재료에 의해 형성한다. 도전성 재료는 알루미늄, 티타늄, 은, 동, 금, 백금, 니켈, 팔라듐, 탄탈륨, 몰리브덴으로부터 선택된 원소, 또는 이들의 원소를 주성분으로 하는 합금 재료 또는 화합물 재료에 의해, 단층으로, 또는 적층하여 형성한다. 도전성 재료에는 부극 활물질과 밀착성이 좋고, 저항이 작은 것이 요구되고, 특히 알루미늄, 동, 니켈, 바나듐 등이 적합하다.

박막의 2차 전지의 구성에 관해서 더욱 상세하게 설명하면, 도전막(436a)상에 부극 활물질층(481)을 형성한다. 일반적으로는 산화바나듐(V₂O₅) 등이 사용된 다. 다음에 부극 활물질층(481)상에 고체 전해질층(482)을 형성한다. 일반적으로는 인산리튬(Li₃PO₄₎ 등이 사용된다. 다음에, 고체 전해질층(482)상에 정극 활물질층(483)을 형성한다. 일반적으로는 망간산리튬(LiMn₂O₄) 등이 사용된다. 코발트산리튬(LiCoO₂) 또는 니켈산리튬(LiNiO₉)을 사용하여도 좋다. 다음에, 정극 활물질층(483)상에 전극이 되는 집전체 박막(484)을 형성한다. 집전체 박막(484)은 정극 활물질층(483)과 밀착성이 좋고, 저항이 낮은 것이 필요하고, 알루미늄, 동, 니켈, 바나듐 등을 사용할 수 있다.

상술한 부극 활물질층(481), 고체 전해질층(482), 정극 활물질층(483) 및 집전체 박막(484)의 각 박막층은 스퍼터 기술을 사용하여 형성하여도 좋고, 증착 기술을 사용하여도 좋다. 각 층의 두께는 0.1㎛ 내지 3㎛가 바람직하다.

다음에, 수지막을 스핀 도포법 등에 의해 형성하는 것으로 층간막(485)을 형성하고, 층간막을 에칭하는 것으로 콘택트 홀을 형성한다. 층간막은 수지에 한정되지는 않고, CVD법에 의해 형성된 산화막 등의 다른 막이어도 좋지만, 평탄성의 관점에서 수지막이 바람직하다. 또한, 감광성 수지를 사용하는 것으로, 에칭을 하지 않고 콘택트 홀을 형성할 수 있다. 다음에, 층간막 상에 배선층(486)을 형성하고, 도전막(434b)과 접속함으로써, 2차 전지의 전기적인 접속을 확보한다.

여기에서는 소자 형성층(419)에 형성된 도전막(434a) 및 도전막(434b)과 박막의 2차 전지(489)의 접속단자가 되는 도전막(436a) 및 도전막(436b)을 각각 접속한다. 여기에서, 도전막(434a)과 도전막(436a)의 접속, 또는 도전막(434b)과 도전 막(436b)의 접속은 이방 도전성 필름(ACF(Anisotropic Conductive Film)) 또는 이방 도전성 페이스트(ACP(Anisotropic Conductive Paste)) 등의 접착성을 갖는 재료를 통해서 압착시킴으로써 전기적으로 접속하는 경우를 개시하고 있다. 여기에서는 접착성을 갖는 수지(437)에 포함되는 도전성 입자(438)를 통해서 접속되는 예를 개시하고 있다. 또한, 이외에도, 은 페이스트, 동 페이스트 또는 카본 페이스트 등의 도전성 접착제 또는 땜납 접합 등을 사용하여 접속을 하는 것도 가능하다.

또, 트랜지스터의 구성은 여러 가지의 형태를 취할 수 있다. 본 실시형태에서 개시한 특정한 구성에 한정되지 않는다. 예를 들면, 게이트 전극이 2개 이상으로 되어 있는 멀티게이트 구조를 사용하여도 좋다. 멀티 게이트 구조로 하면, 채널영역이 직렬로 접속되는 구성이 되기 때문에, 복수의 트랜지스터가 직렬로 접속된 구성이 된다. 멀티 게이트 구조로 함으로써 오프전류를 저감하여, 트랜지스터의 내압을 향상시켜 신뢰성을 향상시키고, 또한, 포화영역에서의 동작시에 드레인 전극과 소스 전극의 사이의 전압이 변화하여도 드레인 전극과 소스 전극의 사이의 전류의 변화가 작고, 균일한 특성으로 할 수 있다. 또, 채널의 상하에 게이트 전극이 배치되어 있는 구성이어도 좋다. 채널의 상하에 게이트 전극을 배치하는 것으로 채널영역이 증가하기 때문에, 전류값을 크게 하여, 공핍층이 생기기 쉬워져 서브 스레드홀드(threshold) 계수를 작게 할 수 있다. 채널의 상하에 게이트 전극이 배치되면, 복수의 트랜지스터가 병렬로 접속된 구성이 된다.

또한, 본 발명에 사용하는 트랜지스터는 채널 형성 영역상에 게이트 전극이 배치되어 있는 구성이어도 좋고, 채널 형성 영역 아래에 게이트 전극이 배치되어 있는 구성이어도 좋다. 또는 정스태거 구조이어도 좋고, 역스태거 구조에서도 좋다. 또한, 채널 형성 영역이 복수의 영역으로 분리되어 있어도 좋고, 복수의 채널 형성 영역이 병렬로 접속되고 있어도 좋고, 직렬로 접속되어 있어도 좋다. 또한, 채널 형성 영역(또는 그 일부)에 소스 전극이나 드레인 전극이 겹쳐 있어도 좋다. 또는 채널 형성 영역(또는 그 일부)에 소스 전극이나 드레인 전극이 겹쳐 있는 구조로 하면, 채널 형성 영역의 일부에 전하가 축적되어, 동작이 불안정해지는 것을 막을 수 있다. 또한, LDD(Lightly Doped Drain)영역이 있어도 좋다. LDD 영역을 형성함으로써, 오프전류를 저감하여, 트랜지스터의 내압을 향상시켜 신뢰성을 향상시키고, 포화영역에서의 동작시에, 드레인 전극과 소스 전극의 사이의 전압이 변화하여도, 드레인 전극과 소스 전극의 사이의 전류의 변화가 작고, 균일한 특성으로 할 수 있다.

또, 본 실시형태의 제작 방법은 본 명세서에 기재한 ADC 및 ADC를 갖는 반도체 장치에 적용할 수 있다. 즉, 본 실시형태에 의하면, 동작을 결정하는 각종의 파라미터를 더욱 자유롭게 설정 가능한 반도체 장치를 제작할 수 있다. 그 결과 다이나믹 레인지를 유지하는 경우는 분해능을 향상시키는 것이 가능해진다. 또는 방전 기간을 카운트하기 위한 클록 주기를 길게 하는 것으로, 소비 전력을 저감하는 것이 가능해진다. 또, 오프셋 전압을 고려할 필요가 없어져, 출력 기간 T₂가 불규칙하지 않고, 얻어지는 디지털 데이터의 정확성이 향상된다.

(실시형태 6)

본 실시형태에서는 상기한 실시형태에서 개시한 반도체 장치의 제작 방법의 일례에 관해서, 도면을 참조하여 설명한다. 본 실시형태에서는 반도체 장치가 갖는 안테나, 배터리 및 신호 처리 회로를 동일 기판상에 형성하는 구성에 관해서 설명한다. 또, 1의 단결정 기판상에, 채널 형성 영역이 형성된 트랜지스터를 사용하여 한번에 안테나, 배터리 및 신호 처리 회로를 형성한다. 단결정 기판상에 트랜지스터를 형성하는 것으로, 전기적 특성의 격차가 적은 트랜지스터에 의해 반도체 장치를 구성할 수 있기 때문에 적합하다. 또한, 배터리로서는 박막 2차 전지를 사용한 예에 관해서 설명한다.

우선, 반도체 기판(500)에 소자영역을 분리하여, 영역(504) 및 영역(506)을 형성한다(도 17a를 참조). 반도체 기판(500)에 형성된 영역(504) 및 영역(506)은 각각 절연막(502)(필드 산화막이라고도 함)에 의해서 분리되어 있다. 또한, 여기에서는 반도체 기판(500)으로서 N형의 도전형을 갖는 단결정 Si 기판을 사용하여, 반도체 기판(500)의 영역(506)에 p웰(507)을 형성한 예를 도시하고 있다.

또한, 반도체 기판(500)은 반도체 기판이면 특별히 한정되지 않는다. 예를 들면, N형 또는 P형의 도전형을 갖는 단결정 Si기판, 화합물 반도체 기판(GaAs 기판, InP 기판, GaN 기판, SiC 기판, 사파이어 기판, ZnSe 기판 등), 접합법 또는 SIMOX(Separation by Implanted Oxygen)법을 사용하여 제작된 SOI(Silicon on Insulator)기판 등을 사용할 수 있다.

영역(504) 및 영역(506)은 선택산화법(LOCOS(Local Oxidation of Silicon)법) 또는 트랜치 분리법 등을 적절하게 사용하는 것으로 형성할 수 있다.

또한, 반도체 기판(500)의 영역(506)에 형성된 p웰은 반도체 기판(500)에 P형을 부여하는 불순물 원소를 선택적으로 도입함으로써 형성할 수 있다. P형을 부여하는 불순물 원소로서는 붕소, 알루미늄 또는 갈륨 등을 사용할 수 있다.

또, 본 실시형태에서는 반도체 기판(500)으로서 N형의 도전형을 갖는 반도체 기판을 사용하고 있기 때문에, 영역(504)에는 불순물 원소를 도입하고 있지 않지만, N형을 부여하는 불순물 원소를 도입함으로써, 영역(504)에 n웰을 형성하여도 좋다. N형을 부여하는 불순물 원소로서는 인 또는 비소 등을 사용할 수 있다. 한편, P형의 도전형을 갖는 반도체 기판을 사용하는 경우에는 영역(504)에 N형을 나타내는 불순물 원소를 도입하여 n웰을 형성하고, 영역(506)에는 불순물 원소의 도입을 행하지 않는 구성으로 하여도 좋다.

다음에, 영역(504) 및 영역(506)을 덮도록 절연막(532) 및 절연막(534)을 각각 형성한다(도 17b를 참조).

절연막(532) 및 절연막(534)은 예를 들면, 열처리에 의해 반도체 기판(500)에 형성된 영역(504) 및 영역(506)의 표면을 산화시킴으로써 산화 실리콘막으로 절연막(532) 및 절연막(534)을 형성할 수 있다. 또한, 열산화법에 의해 산화 실리콘막을 형성한 후에 질화처리를 함으로써, 산화 실리콘막의 표면을 질화시키고, 산화 실리콘막과 산소와 질소를 갖는 막(산화 질화 실리콘막)을 적층하여 형성하여도 좋다.

이외에도, 상술한 바와 같이, 플라즈마 처리에 의해 절연막(532) 및 절연막(534)을 형성하여도 좋다. 예를 들면, 반도체 기판(500)에 형성된 영역(504) 및 영역(506)의 표면에 고밀도 플라즈마 처리를 하는 것으로, 표면을 산화 또는 질화하여, 절연막(532) 및 절연막(534)으로서 산화 실리콘막 또는 질화 실리콘막을 형성할 수 있다. 또한, 고밀도 플라즈마 처리에 의해 영역(504) 및 영역(506)의 표면에 산화처리를 하고, 다시 고밀도 플라즈마 처리를 하는 것으로 질화하여도 좋다. 이 경우, 영역(504) 및 영역(506)의 표면에 접하여 산화 실리콘막이 형성되고, 해당 산화 실리콘막상에 산화 질화 실리콘막이 형성되고, 절연막(532) 및 절연막(534)은 산화 실리콘막과 산질화 실리콘막이 적층된 막이 된다. 또한, 열산화법에 의해 영역(504) 및 영역(506)의 표면에 산화 실리콘막을 형성하고, 고밀도 플라즈마 처리에 의해 표면을 산화 또는 질화하여도 좋다.

또한, 반도체 기판(500)의 영역(504) 및 영역(506)에 형성된 절연막(532) 및 절연막(534)은 나중에 완성하는 트랜지스터에 있어서 게이트 절연막으로서 기능한다.

다음에, 영역(504) 및 영역(506)의 위쪽에 형성된 절연막(532) 및 절연막(534)을 덮도록 도전막을 형성한다(도 17c를 참조). 여기에서는 도전막으로서, 도전막(536)과 도전막(538)을 차례로 적층하여 형성한 예를 개시하고 있다. 물론, 도전막은 단층으로 또는 3층 이상을 적층하여 형성하여도 좋다.

도전막(536) 및 도전막(538)으로서는 탄탈륨, 텅스텐, 티타늄, 몰리브덴, 알루미늄, 동, 크롬, 또는 니오브 등으로부터 선택된 원소 또는 이들의 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성할 수 있다. 또한, 이들의 원소를 질화한 금속질화막으로 형성할 수도 있다. 이외에도, 인 등의 불순물 원소를 도핑 한 다결정 실리콘으로 대표되는 반도체 재료에 의해 형성할 수도 있다.

여기에서는 도전막(536)으로서 질화탄탈륨막을 형성하고, 그 위에 도전막(538)으로서 텅스텐막을 형성한다. 또는 도전막(536)으로서, 질화텅스텐막, 질화몰리브덴막 또는 질화티타늄막을 단층으로, 또는 적층하여 형성하고, 도전막(538)으로서, 탄탈륨막, 몰리브덴막 또는 티타늄막을 단층으로, 또는 적층하여 형성할 수 있다.

다음에, 적층하여 형성된 도전막(536) 및 도전막(538)을 선택적으로 에칭하여 제거하는 것으로, 영역(504) 및 영역(506)상의 원하는 위치에 도전막(536) 및 도전막(538)을 잔존시켜, 게이트 전극(540) 및 게이트 전극(542)을 형성한다(도 18a를 참조).

다음에, 영역(504)을 덮도록 레지스트 마스크(548)를 선택적으로 형성하고, 레지스트(548) 및 게이트 전극(542)을 마스크로 하여 영역(506)의 원하는 위치에 불순물 원소를 도입하여, 불순물 영역을 형성한다(도 18b를 참조). 불순물 원소로서는 N형을 부여하는 불순물 원소 또는 P형을 부여하는 불순물 원소를 사용한다. N형을 부여하는 불순물 원소로서는 인 또는 비소 등을 사용할 수 있다. P형을 부여하는 불순물 원소로서는 붕소, 알루미늄 또는 갈륨 등을 사용할 수 있다. 여기에서는 불순물 원소로서 인을 사용한다.

도 18b에 있어서는 불순물 원소를 도입하는 것으로, 영역(506)에 소스 영역 및 드레인 영역을 형성하는 불순물 영역(552)과 채널 형성 영역(550)이 형성된다.

다음에, 영역(506)을 덮도록 레지스트 마스크(566)를 선택적으로 형성하고, 레지스트 마스크(566) 및 게이트 전극(540)을 마스크로 하여 영역(504)에 불순물 원소를 도입하여, 불순물 영역을 형성한다(도 18c를 참조). 불순물 원소로서는 N형을 부여하는 불순물 원소 또는 P형을 부여하는 불순물 원소를 사용한다. N형을 나타내는 불순물 원소로서는 인 또는 비소 등을 사용할 수 있다. P형을 나타내는 불순물 원소로서는 붕소, 알루미늄 또는 갈륨 등을 사용할 수 있다. 여기에서는 도 18b에서 영역(506)에 도입한 불순물 원소와 다른 도전형을 부여하는 불순물 원소(예를 들면, 붕소)를 도입한다. 그 결과 영역(504)에 소스 영역 및 드레인 영역을 형성하는 불순물 영역(570)과 채널 형성 영역(568)이 형성된다.

다음에, 절연막(532), 절연막(534), 게이트 전극(540) 및 게이트 전극(542)을 덮어 절연막(572)을 형성하고, 절연막(572)상에 영역(504) 및 영역(506)에 각각 형성된 불순물 영역(552) 및 불순물 영역(570)과 전기적으로 접속되는 배선(574)을 형성한다(도 19a를 참조).

절연막(572)은 CVD법 또는 스퍼터링법 등에 의해, 산화 실리콘(SiO_x), 질화 실리콘(SiN_x), 산화 질화 실리콘(SiO_xN_y; x>y), 질화 산화 실리콘(SiN_xO_y; x>y) 등의 산소 또는 질소를 갖는 절연막, DLC(다이아몬드라이크카본) 등의 탄소를 포함하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조사이클로부텐, 아크릴 등의 유기 재료 또는 실록산 수지 등의 실록산 재료로 이루어지는 막을 단층으로, 또는 적층하여 형성할 수 있다. 또, 실록산 재료는 Si-0-Si 결합을 포함하는 재료에 상당한다. 실록산은 실리콘과 산소의 결합으로 골격 구조가 구성된다. 치환기로 서, 적어도 수소를 포함하는 유기기(예를 들면 알킬기 또는 방향족탄화수소)가 사용된다. 치환기로서, 플루오로기를 사용할 수도 있다. 또는 치환기로서, 적어도 수소를 포함하는 유기기와 플루오로기를 사용하여도 좋다.

배선(574)은 CVD법 또는 스퍼터링법 등에 의해, 알루미늄, 텅스텐, 티타늄, 탄탈륨, 몰리브덴, 니켈, 백금, 동, 금, 은, 망간, 네오듐, 탄소, 실리콘으로부터 선택된 원소, 또는 이들의 원소를 주성분으로 하는 합금 재료 또는 화합물 재료의 막을, 단층으로, 또는 적층하여 형성한다. 알루미늄을 주성분으로 하는 합금 재료는 예를 들면, 알루미늄을 주성분으로 하여, 니켈을 포함하는 재료, 또는 알루미늄을 주성분으로 하여, 니켈과 탄소 및 실리콘의 한쪽 또는 양쪽을 포함하는 합금 재료에 상당한다. 배선(574)은 예를 들면, 배리어막과 알루미늄 실리콘막과 배리어막의 적층 구조, 배리어막과 알루미늄 실리콘막과 질화티타늄막과 배리어막의 적층 구조를 채용하면 좋다. 또, 배리어막은 티타늄, 티타늄의 질화물, 몰리브덴 또는 몰리브덴의 질화물로 이루어지는 박막에 상당한다. 알루미늄 및 알루미늄 실리콘은 저저항이고, 또한 저가이기 때문에, 배선(574)의 재료로서 적합하다. 또한, 상층과 하층에 배리어막을 형성하면, 알루미늄 및 알루미늄 실리콘에 돌기가 발생하는 것을 방지할 수 있다. 또한, 환원성이 높은 원소인 티타늄에 의해 배리어막을 형성하면, 결정질 반도체막상에 얇은 자연산화막이 되어 있었다고 해도, 이 자연산화막을 환원하여 결정질 반도체막과 양호한 콘택트를 취할 수 있다.

또, 본 발명에서 적용하는 트랜지스터의 구조는 개시한 구조에 한정되지 않는다. 예를 들면, 역스태거 구조, 핀FET(FiNFTE) 구조 등이어도 좋다. 핀FET 구 조로 하는 것으로, 트랜지스터 사이즈의 미세화에 따른 단채널 효과를 억제할 수 있기 때문에 적합하다.

또한, 본 발명의 반도체 장치에서는 신호 처리 회로에 전력을 공급하는, 전력을 축적할 수 있는 배터리를 구비하는 것을 특징으로 한다. 배터리로서는 전기 2중층 콘덴서 등의 콘덴서 또는 박막의 2차 전지를 사용하는 것이 바람직하다. 그래서 본 실시형태에서는 트랜지스터와 박막의 2차 전지의 접속에 관해서 설명한다.

본 실시형태에서 2차 전지는 트랜지스터에 접속된 배선(574)상에 적층하여 형성된다. 2차 전지는 집전체 박막, 부극 활물질층, 고체 전해질층, 정극 활물질층 및 집전체 박막의 박막층이 순차적으로 적층된다(도 19b를 참조). 그 때문에, 2차 전지의 집전체 박막과 겸용되는 배선(574)의 재료에는 부극 활물질과 밀착성이 좋고, 저항이 낮은 것이 요구되고, 특히 알루미늄, 동, 니켈 및 바나듐 등이 적합하다.

다음에, 박막 2차 전지의 구성에 관해서 상술한다. 우선, 배선(574)상에 부극 활물질층(591)을 형성한다. 일반적으로는 산화바나듐(V₂O₅) 등이 사용된다. 다음에, 부극 활물질층(591)상에 고체 전해질층(592)을 형성한다. 일반적으로는 인산리튬(Li₃PO₄) 등이 사용된다. 다음에, 고체 전해질층(592)상에 정극 활물질층(593)을 형성한다. 일반적으로는 망간산리튬(LiMn₂O₄) 등이 사용된다. 코발트산리튬(LiCoO₂) 또는 니켈산리튬(LiNiO₂)을 사용하여도 좋다. 다음에, 정극 활물질층(593)상에 전극이 되는 집전체 박막(594)을 형성한다. 집전체 박막(594)에는 정 극 활물질층(593)과 친밀성이 좋고, 저항이 낮은 것이 요구되어, 알루미늄, 동, 니켈, 바나듐 등을 사용할 수 있다.

상술한 부극 활물질층(591), 고체 전해질층(592), 정극 활물질층(593) 및 집전체 박막(594)의 각 박막층은 스퍼터링 기술을 사용하여 형성하여도 좋고, 증착 기술을 사용하여 형성하여도 좋다. 또한, 각각의 층의 두께는 0.1㎛ 내지 3㎛가 바람직하다.

다음에, 수지막을 스핀 도포법 등에 의해 형성한다. 그리고, 이 수지막을 에칭하여 콘택트 홀을 형성하고, 층간막(596)을 형성한다. 층간막(596)은 수지막에 한정되지는 않고, CVD법에 의해 형성한 산화막 등의 다른 막이어도 좋지만, 평탄성의 관점에서 수지인 것이 바람직하다. 또한, 감광성 수지를 사용하면, 에칭을 하지 않고 콘택트 홀을 형성할 수 있다. 다음에, 층간막(596)상에 배선층(595)을 형성하고, 배선(597)과 접속시키는 것으로, 2차 전지를 전기적으로 접속시킨다.

이상과 같은 구성으로 함으로써, 본 발명의 반도체 장치에서는 단결정기판상에 트랜지스터를 형성하고, 그 위에 박막 2차 전지를 갖는 구성을 채용할 수 있다. 따라서, 본 실시형태에서는 극박(極薄)이고, 또한 소형인 반도체 장치를 제작할 수 있다.

또, 본 실시형태의 반도체 장치의 제작 방법은 본 명세서에 기재한 반도체 장치에 적용할 수 있다. 즉 본 실시형태에 의하면, 동작을 결정하는 각종의 파라미터를 더욱 자유롭게 설정 가능한 반도체 장치를 제작할 수 있다. 그 결과 다이나믹 레인지를 유지하는 경우는 분해능을 향상시키는 것이 가능해진다. 또는 방전 기간을 카운트하기 위한 클록 주기를 길게 하는 것으로, 소비 전력을 저감하는 것이 가능해진다. 또, 오프셋 전압을 고려할 필요가 없어져, 출력 기간 T₂가 불규칙하지 않고, 얻어지는 디지털 데이터의 정확성이 향상된다.

(실시형태 7)

본 실시형태에서는 상기한 실시형태와는 다른 반도체 장치의 제작 방법의 일례에 관해서, 도면을 참조하여 설명한다.

우선, 기판(600)상에 절연막을 형성한다. 여기에서는 N형의 도전형을 갖는 단결정 실리콘 기판을 기판(600)으로서 사용하여, 기판(600)상에 절연막(602) 및 절연막(604)을 형성한다(도 20a를 참조). 예를 들면, 기판(600)에 열처리를 함으로써 절연막(602)으로서 산화 실리콘막을 형성하고, 절연막(602)상에 CVD법을 사용하여 질화 실리콘막을 형성한다.

또한, 기판(600)은 반도체 기판이면 실리콘 기판에 한정되지 않는다. 예를 들면, N형 또는 P형의 도전형을 갖는 단결정 Si기판, 화합물 반도체 기판(GaAs 기판, InP 기판, GaN 기판, SiC 기판, 사파이어 기판 또는 ZnSe 기판 등) 또는 접합법 또는 SIM0X(Separation by IMplanted 0Xygen)법을 사용하여 제작된 SOI(Silicon on Insulator) 기판 등을 사용할 수 있다.

또한, 절연막(604)은 절연막(602)을 형성한 후에 고밀도 플라즈마 처리에 의해 절연막(602)을 질화함으로써 형성하여도 좋다. 또, 기판(600)상에 형성하는 절연막은 단층, 또는 3층 이상으로 적층하여 형성하여도 좋다.

다음에, 절연막(604)상에 선택적으로 레지스트 마스크(606)의 패턴을 형성하여, 레지스트 마스크(606)를 마스크로서 선택적으로 에칭을 함으로써, 기판(600)에 선택적으로 오목부(608)를 형성한다(도 20b를 참조). 기판(600), 절연막(602) 및 절연막(604)의 에칭은 플라즈마를 이용한 드라이 에칭에 의해 행할 수 있다.

다음에, 레지스트 마스크(606)의 패턴을 제거한 후, 기판(600)에 형성된 오목부(608)를 충전하도록 절연막(610)을 형성한다(도 20c를 참조).

절연막(610)은 CVD법 또는 스퍼터링법 등을 사용하여, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘(SiO_xN_y; x>y>0) 또는 질화 산화 실리콘(SiN_xO_y; x>y>0) 등의 절연 재료를 사용하여 형성한다. 여기에서는 절연막(610)으로서, 상압 CVD법 또는 감압 CVD법을 사용하여, TEOS(테트라에틸오르토실리케이트)가스에 의해 산화 실리콘막을 형성한다.

다음에, 연삭 처리, 연마 처리 또는 CMP(Chemical Mechanical Polishing)처리를 함으로써, 기판(600)의 표면을 노출시킨다. 여기에서는 기판(600)의 표면을 노출시킴으로써, 기판(600)의 오목부(608)에 형성된 절연막(611)간에 영역(612) 및 영역(613)이 형성된다. 또, 절연막(611)은 기판(600)의 표면에 형성된 절연막(610)이 연삭 처리, 연마 처리 또는 CMP 처리에 의해 제거됨으로써 얻어진 것이다. 계속해서, P형의 도전형을 부여하는 불순물 원소를 선택적으로 도입함으로써, 기판(600)의 영역(613)에 p웰(615)을 형성한다(도 21a를 참조).

P형을 부여하는 불순물 원소로서는 붕소, 알루미늄 또는 갈륨 등을 사용할 수 있다. 여기에서는 불순물 원소로서, 붕소를 영역(613)에 도입한다.

또, 본 실시형태에서는 기판(600)으로서 N형의 도전형을 갖는 반도체 기판을 사용하고 있기 때문에, 영역(612)에는 불순물 원소의 도입을 하고 있지 않지만, N형을 나타내는 불순물 원소를 도입함으로써 영역(612)에 n웰을 형성하여도 좋다. N형을 나타내는 불순물 원소로서는 인 또는 비소 등을 사용할 수 있다.

한편, P형의 도전형을 갖는 반도체 기판을 사용하는 경우에는 영역(612)에 N형을 부여하는 불순물 원소를 도입하여 n웰을 형성하고, 영역(613)에는 불순물 원소의 도입을 행하지 않는 구성으로 하여도 좋다.

다음에, 기판(600)의 영역(612) 및 영역(613)의 표면에 절연막(632) 및 절연막(634)을 각각 형성한다(도 21b를 참조).

절연막(632) 및 절연막(634)은 예를 들면, 열처리를 하여 기판(600)에 형성된 영역(612) 및 영역(613)의 표면을 산화시킴으로써, 산화 실리콘막으로 절연막(632) 및 절연막(634)을 형성하는 것으로 형성할 수 있다. 또한, 열산화법에 의해 산화 실리콘막을 형성하고, 질화처리를 함으로써 산화 실리콘막의 표면을 질화시켜, 산화 실리콘막과 산소 및 질소를 갖는 막(산질화 실리콘막)을 적층하여 형성하여도 좋다.

이외에도, 상술한 바와 같이, 플라즈마 처리에 의해 절연막(632) 및 절연막(634)을 형성하여도 좋다. 예를 들면, 기판(600)에 형성된 영역(612) 및 영역(613)의 표면에 고밀도 플라즈마 처리를 하여, 표면을 산화 또는 질화함으로써, 절연막(632) 및 절연막(634)으로서 산화 실리콘막 또는 질화 실리콘막을 형성할 수 있다. 또한, 고밀도 플라즈마 처리에 의해 영역(612) 및 영역(613)의 표면에 산화처리를 하고, 다시 고밀도 플라즈마 처리를 함으로써 질화하여도 좋다. 이 경우, 영역(612) 및 영역(613)의 표면에 접하여 산화 실리콘막이 형성되고, 이 산화 실리콘막상에 산화 질화 실리콘막이 형성되고, 절연막(632) 및 절연막(634)은 산화 실리콘막과 산질화 실리콘막이 적층된 막이 된다. 또한, 열산화법에 의해 영역(612) 및 영역(613)의 표면에 산화 실리콘막을 형성한 후에 고밀도 플라즈마 처리를 하여, 표면을 산화 또는 질화하여도 좋다.

또, 기판(600)의 영역(612) 및 영역(613)에 형성된 절연막(632) 및 절연막(634)은 나중에 완성하는 트랜지스터에 있어서 게이트 절연막으로서 기능한다.

다음에, 기판(600)에 형성된 영역(612) 및 영역(613)상에 형성된 절연막(632) 및 절연막(634)을 덮도록 도전막을 형성한다(도 21c를 참조). 여기에서는 도전막으로서, 도전막(636)과 도전막(638)을 차례로 적층하여 형성한 예를 개시하고 있다. 물론, 도전막은 단층으로, 또는 3층 이상으로 적층하여 형성하여도 좋다.

도전막(636) 및 도전막(638)으로서는 탄탈륨, 텅스텐, 티타늄, 몰리브덴, 알루미늄, 동, 크롬, 또는 니오브 등으로부터 선택된 원소 또는 이들의 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성할 수 있다. 또한, 이들의 원소를 질화한 금속질화막으로 형성할 수도 있다. 이외에도, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체 재료에 의해 형성할 수도 있다.

여기에서는 도전막(636)으로서 질화탄탈륨막을 형성하고, 그 위에 도전 막(638)으로서 텅스텐막을 형성하여 적층 구조로 형성한다. 또한, 도전막(636)으로서, 질화탄탈륨, 질화텅스텐, 질화몰리브덴 또는 질화티타늄으로부터 선택된 재료로 이루어지는 막을 단층으로, 또는 적층하여 형성한 막을 사용하고, 도전막(638)으로서, 텅스텐, 탄탈륨, 몰리브덴, 티탄으로부터 선택된 재료로 이루어지는 막을 단층으로, 또는 적층하여 형성할 수 있다.

다음에, 적층하여 형성된 도전막(636) 및 도전막(638)을 선택적으로 에칭하여 제거함으로써, 기판(600)의 영역(612) 및 영역(613) 상의 일부에 도전막(636) 및 도전막(638)을 잔존시켜, 각각 게이트 전극으로서 기능하는 도전막(640) 및 도전막(642)을 형성한다(도 22a를 참조). 또한, 여기에서는 기판(600)에 있어서, 도전막(640) 및 도전막(642)과 겹치지 않는 영역(612) 및 영역(613)의 표면을 노출시킨다.

구체적으로는 기판(600)의 영역(612)에 있어서, 도전막(640)의 아래쪽에 형성된 절연막(632) 중 도전막(640)과 겹치지 않는 부분을 선택적으로 제거하여, 도전막(640)과 절연막(632)의 단부가 대강 일치하도록 형성한다. 또한, 기판(600)의 영역(613)에서, 도전막(642)의 아래쪽에 형성된 절연막(634) 중 도전막(642)과 겹치지 않는 부분을 선택적으로 제거하여, 도전막(642)과 절연막(634)의 단부가 대강 일치하도록 형성한다.

이 경우, 도전막(640) 및 도전막(642)의 형성과 동시에 겹치지 않는 부분의 절연막 등을 제거하여도 좋고, 도전막(640) 및 도전막(642)을 형성 후 잔존한 레지스트 마스크 또는 도전막(640) 및 도전막(642)을 마스크로 하여 겹치지 않는 부분 의 절연막 등을 제거하여도 좋다.

다음에, 기판(600)의 영역(612) 및 영역(613)에 불순물 원소를 선택적으로 도입한다(도 22b를 참조). 여기에서는 영역(613)에 도전막(642)을 마스크로 하여 N형을 부여하는 불순물 원소를 선택적으로 도입하고, 영역(612)에 도전막(640)을 마스크로 하여 P형을 부여하는 불순물 원소를 선택적으로 도입한다. N형을 부여하는 불순물 원소로서는 인 또는 비소 등을 사용할 수 있다. P형을 부여하는 불순물 원소로서는 붕소(B), 알루미늄 또는 갈륨 등을 사용할 수 있다.

다음에, 도전막(640) 및 도전막(642)의 측면에 접하는 사이드월(654)을 형성한다. 구체적으로는 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 실리콘, 실리콘의 산화물 또는 실리콘의 질화물 등의 무기 재료를 포함하는 막 또는 유기 수지 등의 유기 재료를 포함하는 막을 단층으로, 또는 적층하여 형성한다. 그리고, 이 절연막을, 수직 방향을 주체로 한 이방성 에칭에 의해 선택적으로 에칭하는 것으로, 도전막(640) 및 도전막(642)의 측면에 접하도록 형성할 수 있다. 또, 사이드월(654)은 LDD(Lightly Doped drain)영역을 형성할 때의 도핑용 마스크로서 사용한다. 또한, 여기에서는 사이드월(654)은 도전막(640) 및 도전막(642)의 아래쪽에 형성된 절연막의 측면에도 접하도록 형성된다.

계속해서, 사이드월(654), 도전막(640) 및 도전막(642)을 마스크로 하여 기판(600)의 영역(612) 및 영역(613)에 불순물 원소를 도입함으로써, 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역을 형성한다(도 22c를 참조). 여기에서는 기판(600)의 영역(613)에 사이드월(654)과 도전막(642)을 마스크로 하여 LDD 영역 보다도 고농도로 N형을 부여하는 불순물 원소를 도입하여, 영역(612)에 사이드월(654)과 도전막(640)을 마스크로 하여 LDD 영역보다도 고농도로 P형을 부여하는 불순물 원소를 도입한다.

그 결과 기판(600)의 영역(612)에는 소스 영역 및 드레인 영역을 형성하는 불순물 영역(658)과 LDD 영역을 형성하는 저농도 불순물 영역(660)과 채널 형성 영역(656)이 형성된다. 또한, 기판(600)의 영역(613)에는 소스 영역 및 드레인 영역을 형성하는 불순물 영역(664)과 LDD 영역을 형성하는 저농도 불순물 영역(666)과 채널 형성 영역(662)이 형성된다.

또, 본 실시형태에서는 도전막(640) 및 도전막(642)과 겹치지 않는 기판(600)의 영역(612) 및 영역(613)을 노출시킨 상태로 불순물 원소를 도입하고 있다. 따라서, 기판(600)의 영역(612) 및 영역(613)에 각각 형성되는 채널 형성 영역(656) 및 채널 형성 영역(662)은 도전막(640) 및 도전막(642)과 자기정합적으로 형성할 수 있다.

다음에, 기판(600)의 영역(612) 및 영역(613)상에 형성된 절연막 및 도전막 등을 덮도록 절연막을 형성하고, 이 절연막에 개구부(678)를 형성하는 것으로, 절연막(677)을 형성한다(도 23a를 참조).

절연막(677)은 CVD법 또는 스퍼터링법 등에 의해, 산화 실리콘(SiO_x), 질화 실리콘(SiN_x), 산화 질화 실리콘(SiO_xN_y; x>y), 질화 산화 실리콘(SiN_xO_y; x>y) 등의 산소 또는 질소를 갖는 절연막, DLC(다이아몬드라이크카본) 등의 탄소를 포함하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조사이클로부텐 또는 아크릴 등의 유기 재료 또는 실록산 수지 등의 실록산 재료로 이루어지는 막을 단층으로, 또는 적층하여 형성할 수 있다. 또, 실록산 재료는 Si-0-Si 결합을 포함하는 재료에 상당한다. 실록산은 실리콘과 산소의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들면 알킬기, 방향족탄화수소)가 사용된다. 치환기로서, 플루오로기를 사용할 수도 있다. 또는 치환기로서, 적어도 수소를 포함하는 유기기와 플루오로기를 사용하여도 좋다. 다음에, CVD법 등을 사용하여 개구부(678)에 도전막(680)을 형성하고, 해당 도전막(680)과 전기적으로 접속되도록 절연막(677)상에 도전막(682a 내지 682d)을 선택적으로 형성한다(도 23b를 참조).

도전막(680) 및 도전막(682a 내지 682d)은 CVD법이나 스퍼터링법 등에 의해, 알루미늄, 텅스텐, 티타늄, 탄탈륨, 몰리브덴, 니켈, 백금, 동, 금, 은, 망간, 네오듐, 탄소 또는 실리콘으로부터 선택된 원소 또는 이들의 원소를 주성분으로 하는 합금 재료 또는 화합물 재료에 의해, 단층으로, 또는 적층하여 형성한다. 알루미늄을 주성분으로 하는 합금 재료는 예를 들면, 알루미늄을 주성분으로 하여 니켈을 포함하는 재료, 또는 알루미늄을 주성분으로 하여, 니켈과 탄소 및 실리콘의 한쪽 또는 양쪽을 포함하는 합금 재료에 상당한다. 도전막(680) 및 도전막(682a 내지 682d)은 예를 들면, 배리어막과 알루미늄 실리콘막과 배리어막의 적층 구조, 배리어막과 알루미늄 실리콘막과 질화티타늄막과 배리어막의 적층 구조를 채용하면 좋다. 또, 배리어막은 티타늄, 티타늄의 질화물, 몰리브덴 또는 몰리브덴의 질화물 로 이루어지는 박막에 상당한다. 알루미늄 및 알루미늄 실리콘은 저저항치이고, 또한 저가이기 때문에, 도전막(680) 및 도전막(682a 내지 682d)을 형성하는 재료로서 적합하다. 또한, 상층과 하층에 배리어막을 형성하면, 알루미늄 및 알루미늄 실리콘에 발생할 수 있는 돌기를 방지할 수 있다. 또한, 환원성이 높은 원소인 티타늄으로 이루어지는 배리어막을 형성하면, 결정질 반도체막상에 얇은 자연산화막이 생겼고 해도 이 자연 산화막을 환원하여, 결정질 반도체막과 양호한 콘택트를 취할 수 있다. 여기에서는 도전막(680) 및 도전막(682a 내지 682d)은 CVD법에 의해 텅스텐을 선택 성장함으로써 형성할 수 있다.

이상의 공정에 의해, 기판(600)의 영역(612)에 형성된 P형의 트랜지스터와 영역(613)에 형성된 N형의 트랜지스터를 얻을 수 있다.

또, 본 발명의 반도체 장치를 구성하는 트랜지스터의 구조는 도시한 구조에 한정되는 것이 아닌 것을 부기한다. 예를 들면, 역스태거 구조 또는 핀 FET 구조 등을 채용할 수 있다. 핀 FET 구조를 채용하는 것으로 트랜지스터 사이즈의 미세화에 따른 단채널 효과를 억제할 수 있기 때문에 적합하다.

또한, 본 발명에서의 반도체 장치에서는 신호 처리 회로에 전력을 축적할 수 있는 배터리를 구비하는 것을 특징으로 한다. 배터리로서는 전기 2중층 콘덴서 또는 박막의 2차 전지를 사용하는 것이 바람직하다. 그래서 본 실시형태에서는 트랜지스터와 박막의 2차 전지의 접속에 관해서 설명한다.

본 실시형태에서 2차 전지는 트랜지스터에 접속된 도전막(682d)상에 적층하여 형성된다. 2차 전지는 집전체 박막, 부극 활물질층, 고체 전해질층, 정극 활물 질층 및 집전체 박막의 박막층이 순차적으로 적층된다(도 23b를 참조). 그 때문에, 2차 전지의 집전체 박막과 겸용되는 도전막(682d)의 재료에는 부극 활물질과 밀착성이 좋고, 저항이 낮은 것이 요구되고, 특히 알루미늄, 동, 니켈 및 바나듐 등이 적합하다.

박막 2차 전지의 구성에 관해서 상술한다. 도전막(682d)상에 부극 활물질층(691)을 형성한다. 일반적으로는 산화바나듐(V₂O₅) 등이 사용된다. 다음에, 부극 활물질층(691)상에 고체 전해질층(692)을 형성한다. 일반적으로는 인산리튬(Li₃PO₄) 등이 사용된다. 다음에, 고체 전해질층(692)상에 정극 활물질층(693)을 형성한다. 일반적으로는 망간산리튬(LiMn₂O₄) 등이 사용된다. 코발트산리튬(LiCoO₂) 또는 니켈산리튬(LiNiO₂)을 사용하여도 좋다. 다음에, 정극 활물질층(693)상에 전극이 되는 집전체 박막(694)을 형성한다. 집전체 박막(694)은 정극 활물질층(693)과 밀착성이 좋고, 저항이 낮은 것이 요구되어, 알루미늄, 동, 니켈 및 바나듐 등을 사용할 수 있다.

상술한 부극 활물질층(691), 고체 전해질층(692), 정극 활물질층(693) 및 집전체 박막(694)의 각 박막층은 스퍼터링 기술을 사용하여 형성하여도 좋고, 증착 기술을 사용하여도 좋다. 또한, 각각의 층의 두께는 0.1㎛ 내지 3㎛가 바람직하다.

다음에 수지막을 스핀 도포법에 의해 형성한다. 그리고, 이 수지막을 에칭하여 콘택트 홀을 형성하고, 층간막(696)을 형성한다. 층간막(696)은 수지에 한정 되지는 않고, CVD법에 의해 형성된 산화막 등이어도 좋지만, 평탄성의 관점에서 수지막인 것이 바람직하다. 또한, 감광성 수지를 사용하면, 에칭을 하지 않고 콘택트 홀을 형성할 수 있다. 다음에, 층간막(696)상에 배선층(695)을 형성하고, 배선(697)과 접속시킴으로써, 박막 2차 전지의 전기적인 접속을 한다.

이상과 같은 구성으로 함으로써, 본 발명의 반도체 장치에서는 단결정 기판상에 트랜지스터를 형성하고, 그 위에 박막 2차 전지를 갖는 구성을 채용할 수 있다. 따라서, 본 발명에 의해, 극박 및 소형의 반도체 장치를 제작할 수 있다.

또, 본 실시형태의 반도체 장치의 제작 방법은 본 명세서에 기재한 반도체 장치에 적용할 수 있다. 즉 본 실시형태에 의하면, 동작을 결정하는 각종의 파라미터를 더욱 자유롭게 설정 가능한 반도체 장치를 제작할 수 있다. 그 결과 다이나믹 레인지를 유지하는 경우는 분해능을 향상시키는 것이 가능해진다. 또는 방전 기간을 카운트하기 위한 클록 주기를 길게 하는 것으로, 소비 전력을 저감하는 것이 가능해진다. 또, 오프셋 전압을 고려할 필요가 없어져, 출력 기간 T₂가 불규칙하지 않고, 얻어지는 디지털 데이터의 정확성이 향상된다.

(실시형태 8)

본 발명을 적용한 반도체 장치(700)는 전자파의 송신과 수신을 할 수 있다는 기능을 활용하여, 여러 가지의 물품이나 시스템에 사용할 수 있다. 물품은 예를 들면, 열쇠(도 11a를 참조), 지폐, 경화, 유가 증권류, 무기명 채권류, 증서류(운전면허증이나 주민증록증 등, 도 1-1b를 참조), 서적류, 용기류(샬레 등, 도 11c를 참조), 포장용 용기류(포장지나 병 등, 도 11e 및 11f를 참조), 기록매체(디스크나 비디오테이프 등), 탈것류(자전거 등), 장신구(가방이나 안경 등, 도 11d를 참조), 식품류, 의류, 생활용품류, 전자 기기(액정표시 장치, EL표시 장치, 텔레비전장치, 휴대단말 등) 등이다. 본 발명의 반도체 장치는 상기와 같은 여러 가지의 형상의 물품의 표면에 접착하거나, 매입하거나 하여 고정된다. 또한, 시스템은 물품관리 시스템, 인증기능 시스템, 유통 시스템 등이다. 또한, 반도체 장치(700)는 센서 장치이어도 좋다.

이상과 같이, 본 발명을 적용한 반도체 장치는 여러 가지의 물품에 점착 등을 할 수 있다.

[실시예 1]

본 실시예에서는 실시형태 1에서 설명한 도 2에 도시하는 종래의 적분형 ADC와 도 1에 도시하는 본 발명의 적분형 ADC의 다이나믹 레인지를 비교한다.

본 실시예에서는 후술하는 요구사양하에서, ADC를 동작시키는 것을 상정한다. 즉, ADC는 전원 전위 V_DD의 값을 모니터링하고, V_DD는 직류전원이다. 또한, ADC 자체도 V_DD와 접지 전위 V_GND만을 사용하여 동작시키는 것으로 한다.

도 24는 본 발명의 적분형 ADC(이하, 제 1 ADC라고 함)와 종래의 적분형 ADC(이하, 제 2 ADC라고 함)의 입출력 특성을 비교한 그래프이다. 도면 중의 범례 중 「conventional ideal」이 제 2 이상 직선을 나타내고, 「improved ideal」이 제 1 이상 직선을 나타내고, 「conventional simulated」가 제 2 회로 계산 결과를 나타내고(V_DD 입력 0.1V 정도로 1.0V에서 8.0V까지), 「improved simulated」가 제 1 회로 계산 결과(V_DD 입력 O.1마다 1.0V부터 8.0V까지)를 나타낸다. 제 2 ADC에서는 기준 전위 V_offset=1.8V(출력되는 전압을 감시하여, 항상 일정한 전압이 유지되도록 제어하는 회로인 레귤레이터회로를 사용하여 V_DD로부터 생성함), 참조 전위 V_ref=0V로 하고, 2.0V<V_DD<6.0V에 한하면, 정상 동작하도록 각종의 파라미터를 결정하고 있다. 이것에 대하여 제 1 ADC는 기준 전위 V_offset와 참조 전위 V_ref를 생성하는 승산 회로(112)와 감산 회로(113)에 관해서 k=0.9V_const=0.67로 하였지만, 그 밖의 회로에 관해서는 제 2 ADC와 완전히 동일한 것을 사용하고 있다. 또, 회로 계산 결과와 이상 직선의 사이에 다소의 어긋남이 생겨 있다. 이것은 회로 계산에서는 주변회로의 지연이 포함되기 때문이다.

제 1 ADC와 제 2 ADC에 관해서 다이나믹 레인지를 비교하면, 제 2 ADC에서는 설계대로 2.0V<V_DD<6.0V로 되어 있는 데 대하여, 제 1 ADC에서는 하한, 상한 모두 넓게 되어 있는 것을 알 수 있다. 제 2 ADC에서의 다이나믹 레인지는 식 (3)으로 나타내는 범위에 한정되어 있다. 이것에 대하여 제 1 ADC에서는 적어도 이 예에 관해서는 상한이 존재하지 않고, 또한 하한을 결정하는 요소는 참조 전위 V_ref를 생성하는 감산 회로(113)로 되어 있다. 이것은 식 (3)이 항상 성립하고 있는 것을 나타내고 있다.

이상 설명한 바와 같이, 본 발명을 사용하는 것으로, 적분형 ADC에서, 종래 방식보다도 다이나믹 레인지를 확대할 수 있고, 적분형 ADC의 동작을 결정하는 각종의 파라미터를 더욱 자유롭게 설정 가능한 것이 분명해져, 본 발명의 유용성이 실증되었다.

도 1은 본 발명의 아날로그 디지털 변환기를 설명하는 도면.

도 2는 종래의 아날로그 디지털 변환기의 동작을 설명하는 도면.

도 3은 종래의 아날로그 디지털 변환기를 설명하는 도면.

도 4는 본 발명의 아날로그 디지털 변환기가 갖는 승산 회로를 설명하는 도면.

도 5는 본 발명의 아날로그 디지털 변환기가 갖는 감산 회로를 설명하는 도면.

도 6은 종래의 적분형 ADC와 본 발명의 적분형 ADC의 입출력 특성을 비교하는 도면.

도 7은 본 발명을 적용한 반도체 장치를 설명하는 도면.

도 8은 본 발명을 적용한 반도체 장치를 설명하는 도면.

도 9는 본 발명을 적용한 반도체 장치를 설명하는 도면.

도 10은 본 발명을 적용한 반도체 장치를 설명하는 도면.

도 11은 본 발명을 적용한 반도체 장치의 탑재예.

도 12는 본 발명을 적용한 반도체 장치의 제작 방법을 설명하는 도면.

도 13은 본 발명을 적용한 반도체 장치의 제작 방법을 설명하는 도면.

도 14는 본 발명을 적용한 반도체 장치의 제작 방법을 설명하는 도면.

도 15는 본 발명을 적용한 반도체 장치의 제작 방법을 설명하는 도면.

도 16은 본 발명을 적용한 반도체 장치의 제작 방법을 설명하는 도면.

도 17은 본 발명을 적용한 반도체 장치의 제작 방법을 설명하는 도면.

도 18은 본 발명을 적용한 반도체 장치의 제작 방법을 설명하는 도면.

도 19는 본 발명을 적용한 반도체 장치의 제작 방법을 설명하는 도면.

도 20은 본 발명을 적용한 반도체 장치의 제작 방법을 설명하는 도면.

도 21은 본 발명을 적용한 반도체 장치의 제작 방법을 설명하는 도면.

도 22는 본 발명을 적용한 반도체 장치의 제작 방법을 설명하는 도면.

도 23은 본 발명을 적용한 반도체 장치의 제작 방법을 설명하는 도면.

도 24는 본 발명의 실시예를 설명하는 도면.

* 도면의 주요 부분에 대한 부호의 설명 *

101 : 오퍼레이션 앰프 102 : 저항

103 : 용량 104 : 적분기

106 : 제 1 스위치 108 : 제 2 스위치

110 : 제 3 스위치 112 : 승산 회로

113 : 감산 회로 151 : 오퍼레이션 앰프

152 : 저항 153 : 용량

154 : 적분기 156 : 제 1 스위치

158 : 제 2 스위치 160 : 제 3 스위치

171 : 저항 172 : 저항

201 : 제 1 트랜지스터 202 : 제 2 트랜지스터

203 : 게이트 전극 204A : 게이트 전극

204B : 소스 전극 205A : 출력 단자

205B : 출력 단자 206 : 전압 팔로워

207 : 제 1 트랜지스터 208 : 제 2 트랜지스터

209 : 게이트 전극 300 : 반도체 장치

301 : 신호 송수신부 302 : 신호 강도 검출부

303 : 신호 연산부 304 : 안테나

305 : 정류 회로 306 : 복조 회로

307 : 변조 회로 308 : 정류 회로

309 : 전원 회로 310 : ADC

311 : CPU 312 : RAM

313 : ROM 320 : 칩

321 : 안테나 322 : 칩

323 : 안테나 324 : 칩

325 : 안테나 326 : 칩

327 : 안테나 328 : 칩

329 : 안테나 340 : 센서 장치

341 : 안테나 342 : 복조 회로

343 : 변조 회로 344A : 정류 회로

344B : 정류 회로 345 : 전원 회로

346 : CPU 347 : RAM

348 : ROM 349 : 신호 연산부

350 : 센서 구동회로 351 : 센서

352 : 무선통신부 353 : 센서부

360 : 센서 구동부 361 : 검출부

362 : ADC 363 : 리셋용 트랜지스터

364 : 증폭용 트랜지스터 365 : 바이어스용 트랜지스터

366 : 증폭측 전원선 367 : 바이어스측 전원선

368 : 센서 구동회로 369 : 센서

381 : 반도체 장치 382 : 안테나

383 : 축전부 384 : 전원 회로

385 : ADC 386 : 신호 처리부

387A : 정류 회로 387B : 정류 회로

388 : 전원부 400a : 박막 트랜지스터

400b : 박막 트랜지스터 400c : 박막 트랜지스터

400e : 박막 트랜지스터 400f : 박막 트랜지스터

401 : 기판 402 : 절연막

403 : 박리층 404 : 절연막

405 : 비정질 반도체막 405a : 결정질 반도체막

405b : 결정질 반도체막 405c : 결정질 반도체막

405d : 결정질 반도체막 405e : 결정질 반도체막

405f : 결정질 반도체막 406 : 게이트 절연막

407 : 게이트 전극 407a : 도전막

407b : 도전막 408 : 불순물 영역

409 : 불순물 영역 410 : 절연막

411 : 불순물 영역 412a : 절연막

412b : 절연막 413 : 도전막

414 : 절연막 415a : 도전막

415b : 도전막 416 : 도전막

417 : 도전막 418 : 절연막

419 : 소자 형성층 420 : 시트재

421 : 시트재 431a : 도전막

431b : 도전막 432a : 개구부

432b : 개구부 434a : 도전막

434b : 도전막 436a : 도전막

436b : 도전막 437 : 수지

438 : 도전성 입자 481 : 부극 활물질층

482 : 고체 전해질층 483 : 정극 활물질층

484 : 집전체 박막 485 : 층간막

486 : 배선층 489 : 2차 전지

500 : 반도체 기판 502 : 절연막

504 : 영역 506 : 영역

507 : p웰 532 : 절연막

534 : 절연막 536 : 도전막

538 : 도전막 540 : 게이트 전극

542 : 게이트 전극 548 : 레지스트 마스크

550 : 채널 형성 영역 552 : 불순물 영역

566 : 레지스트 마스크 568 : 채널 형성 영역

570 : 불순물 영역 572 : 절연막

574 : 배선 591 : 부극 활물질층

592 : 고체 전해질층 593 : 정극 활물질층

594 : 집전체 박막 595 : 배선층

596 : 층간막 597 : 배선

600 : 기판 602 : 절연막

604 : 절연막 606 : 레지스트 마스크

608 : 오목부 610 : 절연막

611 : 절연막 612 : 영역

613 : 영역 614 : 영역

615 : p웰 632 : 절연막

634 : 절연막 636 : 도전막

638 : 도전막 640 : 도전막

642 : 도전막 654 : 사이드월

656 : 채널 형성 영역 658 : 불순물 영역

660 : 저농도 불순물 영역 662 : 채널 형성 영역

664 : 불순물 영역 666 : 저농도 불순물 영역

677 : 절연막 678 : 개구부

680 : 도전막 682a : 도전막

682d : 도전막 691 : 부극 활물질층

692 : 고체 전해질층 693 : 정극 활물질층

694 : 집전체 박막 695 : 배선층

696 : 층간막 697 : 배선

700 : 반도체 장치

Claims (7)

1. 적분형 A/D 변환기에 있어서,

   적분기와, 제 1 내지 제 3 스위치와, 승산 회로와, 감산 회로를 갖고,

   상기 적분기는 오퍼레이션 앰프와 용량 소자를 갖고,

   상기 용량 소자는 상기 오퍼레이션 앰프의 반전 입력 단자와 출력 단자의 사이에 전기적으로 접속되고,

   상기 제 1 스위치는 상기 용량 소자에 병렬로 전기적으로 접속되고,

   상기 제 2 및 제 3 스위치의 한쪽의 단자는 상기 오퍼레이션 앰프의 반전 입력 단자에 전기적으로 접속되고,

   상기 승산 회로의 출력 단자와 상기 감산 회로의 입력 단자는 서로 및 상기 오퍼레이션 앰프의 비반전 입력 단자에 전기적으로 접속되고,

   상기 승산 회로의 입력 단자는 상기 제 2 스위치의 다른 쪽의 단자에 전기적으로 접속되고,

   상기 감산 회로의 출력 단자는 상기 제 3 스위치의 다른 쪽의 단자에 전기적으로 접속되어 있는 것을 특징으로 하는, 적분형 A/D 변환기.
2. 적분형 A/D 변환기에 있어서,

   적분기와, 제 1 내지 제 3 스위치와, 승산 회로와, 감산 회로를 갖고,

   상기 적분기는 오퍼레이션 앰프와 용량 소자와 저항 소자를 갖고,

   상기 용량 소자는 상기 오퍼레이션 앰프의 반전 입력 단자와 출력 단자의 사이에 전기적으로 접속되고,

   상기 제 1 스위치는 상기 용량 소자에 병렬로 전기적으로 접속되고,

   상기 제 2 및 제 3 스위치의 한쪽의 단자는 상기 저항 소자를 통해서 상기 오퍼레이션 앰프의 반전 입력 단자에 전기적으로 접속되고,

   상기 승산 회로의 출력 단자와 상기 감산 회로의 입력 단자는 서로 및 상기 오퍼레이션 앰프의 비반전 입력 단자에 전기적으로 접속되고,

   상기 승산 회로의 입력 단자는 상기 제 2 스위치의 다른 쪽의 단자에 전기적으로 접속되고,

   상기 감산 회로의 출력 단자는 상기 제 3 스위치의 다른 쪽의 단자에 전기적으로 접속되어 있는 것을 특징으로 하는, 적분형 A/D 변환기.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 승산 회로는 제 1 저항 소자 및 제 2 저항 소자를 갖고,

   상기 제 1 저항 소자의 한쪽의 단자와 상기 제 2 저항 소자의 한쪽의 단자는 전기적으로 접속되고,

   상기 제 1 저항 소자의 다른 쪽의 단자는 상기 감산 회로의 입력 단자에 전기적으로 접속되고,

   상기 제 1 저항 소자와 상기 제 2 저항 소자의 사이는 상기 승산 회로의 입력 단자에 전기적으로 접속되고,

   상기 제 2 저항 소자의 다른 쪽의 단자는 접지 전위에 전기적으로 접속되어 있는 것을 특징으로 하는, 적분형 A/D 변환기.
4. 제 1 항 또는 제 2 항에 있어서,

   상기 감산 회로는 제 1 및 제 2 트랜지스터를 갖고,

   상기 감산 회로의 입력 단자는 상기 제 1 트랜지스터의 게이트 전극에 전기적으로 접속되고,

   상기 제 1 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽은 전원 전위에 전기적으로 접속되고,

   상기 제 1 트랜지스터의 소스 전극 또는 드레인 전극의 다른 쪽은 상기 제 2 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽에 전기적으로 접속되고,

   상기 제 2 트랜지스터의 소스 전극 또는 드레인 전극의 다른 쪽은 접지 전위에 전기적으로 접속되어 있는 것을 특징으로 하는, 적분형 A/D 변환기.
5. 제 4 항에 있어서,

   상기 제 1 및 제 2 트랜지스터는 N형 트랜지스터인 것을 특징으로 하는, 적분형 A/D 변환기.
6. 제 1 항 또는 제 2 항에 있어서,

   상기 감산 회로는 오퍼레이션 앰프와 제 1 트랜지스터와 제 2 트랜지스터를 갖고,

   상기 감산 회로의 입력 단자는 제 1 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽에 전기적으로 접속되고,

   상기 제 1 트랜지스터의 소스 전극 또는 드레인 전극의 다른 쪽은 상기 제 1 트랜지스터의 게이트 전극, 상기 감산 회로의 상기 오퍼레이션 앰프의 비반전 입력 단자 및 상기 제 2 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽에 전기적으로 접속되고,

   상기 감산 회로의 상기 오퍼레이션 앰프의 출력 단자는 상기 오퍼레이션 앰프의 반전 입력 단자에 전기적으로 접속되고,

   상기 제 2 트랜지스터의 소스 전극 또는 드레인 전극의 다른 쪽은 접지 전위에 전기적으로 접속되어 있는 것을 특징으로 하는, 적분형 A/D 변환기.
7. 제 6 항에 있어서,

   상기 제 1 트랜지스터는 P형 트랜지스터이고, 상기 제 2 트랜지스터는 N형 트랜지스터인 것을 특징으로 하는, 적분형 A/D 변환기.

Images