KR101516660B1 - 반도체장치 - Google Patents
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Abstract
무선통신 가능한 반도체장치에 복조 신호 생성 회로를 설치하고, 상기 복조 신호 생성 회로는 상반되는 극성을 갖는 전압의 차분을 취득함으로써 복조 신호를 생성한다. 또는, 복수의 복조 신호 생성 회로와, 수신된 신호의 특성에 따른 복조 신호 생성 회로를 선택하는 선택 회로를 설치하고, 제1 복조 신호 생성 회로의 동작시에는 제2 복조 신호 생성 회로의 동작이 정지하는 구성으로 한다. 선택 회로는, 인버터 회로와, 플립플롭 회로와, 셀렉터 회로를 갖는다. 제2 복조 신호 생성 회로가 콤퍼레이터 등을 가질 때 소비 전력이 저감된다.
무선통신, 반도체장치, 복조, 선택 회로, 신호
Description
본 발명은 반도체장치에 관한 것이다. 특히, 본 발명은 무선통신을 이용함으로써, 비접촉으로 정보의 송수신이 가능한 반도체장치에 관한 것이다.
최근, 개별 대상물에 개체 식별 정보를 줌으로써 그 대상물의 이력 등의 정보를 명확히 하는 개체 인식 기술이 주목받고 있다. 특히, 전파를 통한 무선통신에 의해, 비접촉으로 데이터의 송수신이 가능한 반도체장치의 개발이 이루어지고 있다. 이러한 반도체장치는 IC태그 또는 RFID태그 등이라고 불리며, 시장에서의 물품의 관리 등에 도입되기 시작하고 있다.
일반적으로, 실용화되어 있는 RFID태그 등으로 불리는 것의 대부분은, 트랜지스터 등으로 구성된 회로를 갖는 소자 형성층과 안테나층을 갖는다. 이러한 무선통신 가능한 반도체장치는 전자기파를 통해 리더/라이터와 무선통신을 행하여, 전원전력과 데이터를 리더/라이터로부터 수신함으로써 동작할 수 있다. 리더/라이터와 반도체장치 사이의 무선통신에서는, 일반적으로, 송신측의 장치(리더/라이터)가 변조된 반송파를 송신하고, 이 반송파를 수신측의 장치(반도체장치)가 복조함으로써 데이터를 추출하여, 정보의 송수신을 행한다.
무선통신 가능한 반도체장치에 있어서, 반송파를 변조하는 방식의 하나로서 진폭변조방식(ASK(Amplitude Shift Keying) 변조방식)이 있다. ASK 변조방식은, 반송파의 진폭에 차이를 생기게 하고, 이 진폭의 차이를 변조 신호로 사용함으로써 정보를 전달하는 방법이다. 여기에서, 진폭이 작은 상태에 있어서의 진폭(신호 라인(진폭의 피크)과 기준 라인(진폭의 중심)의 차분)을 a, 진폭이 큰 상태에 있어서의 진폭(신호 라인(진폭의 피크)과 기준 라인(진폭의 중심)의 차분)을 b라고 하면, 변조도 m은 m=(b-a)/(b+a)로 나타낼 수 있다. 송신측의 장치는, 무선통신을 행하는 송신측의 장치와 수신측의 장치 모두에 맞춘 방식에 의해 변조도를 결정한다. 수신측의 장치는 송신측의 장치에 의해 결정된 변조도의 변조 신호를 수신하고, 그 변조 신호를 복조한다.
무선통신 가능한 반도체장치는 미세한 반도체소자가 설치된 집적회로를 포함하기 때문에, 편차 등의 문제가 생기고, 양호한 전기적 특성을 갖는 반도체장치를 제조하는 것이 곤란했다. 그러나 여러 가지 개량에 의해 양호한 전기적 특성을 갖는 반도체장치가 거의 실현되어가고 있다(예를 들면, 특허문헌 1: 일본국 공개특허공보 특개 2006-268838호 참조).
이 때, 무선통신 가능한 반도체장치는 여러 가지 규격에 의한 통신방식에 따라서 신호의 송수신 등을 행한다. 근방형 무선 IC카드의 규격인 ISO/IEC 15693로 규격하고 있는 통신방식에서는, 13.56MHz의 반송파에 변조도가 100% 또는 10%가 되도록 변조를 가하고, 펄스 위치의 변조 위치를 변화시킴으로써 데이터를 판별하는 펄스위치 변조방식을 사용해서 데이터의 인코드를 행한다. ISO/IEC 15693과 유사한 규격으로서, ISO/IEC 14443(TYPE-A) 및 ISO/IEC 18000-3이 있다. ISO/IEC 14443(TYPE-A)에서는, 변조도가 100%인 반송파를, 초기 진폭(신호의 변조가 없는 상태의 진폭)의 5% 이하의 진폭으로 나타내는 것을 규정하고 있다. 이 때, 이들 규격의 통신 주파수는, 13.56MHz이다. 그리고 변조도가 10%인 신호를 복조하기 위해 여러 가지 수단을 생각해 볼 수 있다(예를 들면 특허문헌 2: 일본국 공개특허공보 특개 2000-172806호 참조).
일반적으로, 수신측의 장치는, 복조 회로와, 전원 회로와, 변조 회로 등을 갖는 아날로그 회로와, 아날로그 회로에 접속되는 디지털 회로로 구성된다. 복조 신호는 복조 회로의 출력으로서, 아날로그 회로로부터 출력되어서 디지털 회로에 입력된다. 무선통신에 변조도가 100%인 반송파를 사용하면, 진폭이 0이 되는 상태(진폭의 피크와 기준 라인이 일치하는 상태)를 포함하게 된다. 따라서, 수신한 전자기파를 통해서 전원전력을 생성해서 동작하는 무선통신 가능한 반도체장치에서는, 무선통신에 사용되는 변조도가 100%인 반송파의 진폭이 0일 때에 전원전력의 확보가 곤란하다. 이에 따라 반도체장치의 동작에 지장을 초래하게 된다. 이러한 반도체장치에서는, 변조도가 작은 반송파(예를 들면 변조도가 10%인 반송파)를 사용해서 전력을 공급하기 위해서는 어느 정도의 크기의 진폭을 확보해야, 반도체장치를 동작시킬 수 있다.
변조도가 100%인 반송파를 복조하는 일반적인 복조 회로의 회로 구성을 도 4에 나타낸다. 도 4에 나타내는 회로는, 제1 다이오드와, 제2 다이오드와, 제1 저항과, 제2 저항과, 제1 용량과, 제2 용량과, 제3 용량을 갖는다. 도 4에 나타내는 회로에 있어서, 입력부는 제1 용량의 일단에 접속되어 있다. 제1 용량의 타단은 제1 다이오드의 양극(제1 전극)과, 제2 다이오드의 음극(제2 전극)에 접속되어 있다. 제1 다이오드의 음극(제2 전극)은 제1 저항과, 제2 저항과, 제2 용량의 일단에 접속되어 있다. 제2 다이오드의 양극(제1 전극)은 접지되어 있다. 제1 저항 및 제2 용량도 접지되어 있다. 제2 저항의 타단은 제3 용량의 일단과, 출력부에 접속되어 있다. 제3 용량의 타단은 접지되어 있다.
도 4에 나타내는 회로는 변조도가 큰(예를 들면 변조도가 100%인) 반송파의 복조는 가능하지만, 변조도가 작은(예를 들면 변조도가 10%인) 반송파를 복조하는 것은 곤란하다. 도 4에 나타내는 복조 회로에서는, 진폭 파형에 생기는, 반송파 기인의 노이즈의 영향이 크고, 변조도가 작은 경우(예를 들면 변조도가 10%인 경우)에는 이것을 무시할 수 없기 때문이다. 따라서, 복조 회로에 로 패스 필터 등을 채용함으로써 노이즈를 작게 할 수 있지만, 충분하지 않다.
따라서, 본 발명은, 변조도가 작은 변조 신호(예를 들면 변조도가 10%인 신호)에 대해서도 문제없이 복조 신호를 생성할 수 있는 회로(복조 신호 생성 회로)을 갖는 반도체장치를 제공한다.
이 때, 특허문헌 2에 제안된 회로 구성에는, (ISO14443-A) 100% ASK신호(변조도가 100%인 신호)로부터 데이터를 재생하는 제1 복조 수단과, (ISO14443-B) 10% ASK신호(변조도가 10%인 신호)로부터 데이터를 재생하는 제2 복조 수단과, 각각의 재생 신호를 선택하기 위한 셀렉터 수단이 설치된다. 또한 셀렉터 수단을 제어하기 위해서, 제1 복조 수단의 재생 신호와 송신 신호를 입력하여, 선택 제어신호를 발생시키는 수단이 설치된다. 특허문헌 2의 구성에 의하면, 셀렉터 수단에 의해 선택되지 않는 데이터를 재생하는 수단은, 반도체장치의 동작상, 쓸모없는 회로라고 할 수 있다. 특히, 10% ASK신호(변조도가 10%인 신호)로부터 데이터를 재생하는 제2 복조 수단에는, 증폭회로가 내장되어 있는 것이 명백하다. 따라서 증폭회로에서 소비되는 전력이 반도체장치 전체의 소비 전력과 비교해서 무시할 수 없을 만큼의 크기인 경우에는, 반도체장치의 성능을 저하하는 요인이 된다.
따라서, 본 발명은 변조도가 큰 신호(예를 들면 변조도가 100%인 신호)의 데이터를 선택할 때는, 변조도가 작은 신호(변조도가 10%인 신호)의 데이터를 재생하는 제2 복조 수단에 내장되어 있는 증폭회로의 동작을 정지시켜, 소비 전력이 작은 반도체장치를 제공한다.
그런데, 도 4에 나타내는 복조 회로는 단순한 구성이며, 반도체장치의 동작에 지장을 초래하지 않는다. 따라서 그 복조 회로는 변조도가 큰 신호(예를 들면 변조도가 100%인 신호)를 복조하기 위한 복조 신호 생성 회로로서는 적합하다.
반송파의 변조도가 작은 경우(예를 들면 변조도가 10%인 경우)와 반송파의 변조도가 큰 경우(예를 들면 변조도가 100%인 경우) 사이에는, 동작에 최적의 구성이 다른 경우가 있다. 예를 들면 변조도가 100%인 반송파를, 변조도가 10%인 복조 회로를 사용해서 복조하면, 불필요한 소자를 동작시켜, 쓸모없는 전력을 소비할 우려가 있다.
따라서, 본 발명은, 반송파의 변조도가 작은 경우(예를 들면 변조도가 10%인 경우)에 복조 회로를 생성하는 회로와, 변조도가 큰 경우(변조도가 100%인 경우)에 복조 회로를 생성하는 회로를 각각 설치한 반도체장치를 제공한다. 또한, 본 발명은 변조도를 식별하고, 변조도에 따라 사용하는 회로를 전환하고, 사용하지 않는 회로의 일부의 동작을 정지시키고, 변조도에 따른 최적의 복조 신호를, 최소한의 전력으로 생성할 수 있는 반도체장치를 제공한다.
본 발명의 반도체장치는, 하나 또는 복수의 복조 신호 생성 회로를 갖고, 어느 하나의 복조 신호 생성 회로가, 변조 신호를 복조하는 제1 복조 회로와, 제1 복조 회로와는 반대의 극성의 전기 신호(변조 신호)를 복조하는 제2 복조 회로와, 콤퍼레이터를 갖는다. 제1 복조 회로로부터 출력되는 복조 신호와, 제2 복조 회로로부터 출력되는 복조 신호가 각각 콤퍼레이터의 입력부에 입력됨으로써 이 복조 신호들의 전압의 차분을 취득한다.
상기 반도체장치에 있어서, 콤퍼레이터에 의해, 제1 복조 회로에 의해 복조되는 신호의 진폭과 제2 복조 회로에 의해 복조되는 신호의 진폭의 차분을 취득한다. 제1 복조 회로에 의해 복조되는 신호의 진폭과 제2 복조 회로에 의해 복조되는 신호의 진폭은 동위상이기 때문에, 반송파에 기인하는 노이즈의 영향을 작게 해서, 안정적으로 신호를 복조할 수 있다.
또는, 본 발명의 반도체장치는, 변조 신호에 따라, 제1 복조 신호 생성 회로 또는 제2 복조 신호 생성 회로 중 어느 하나를 선택해서 다른 한쪽의 복조 신호 생성 회로를 정지시키는 선택 회로를 갖는 것이 바람직하다. 구체적으로는, 본 발명의 반도체장치는, 변조도가 큰(예를 들면 변조도가 100%인) 반송파로부터 복조 신호를 생성하는 제1 복조 신호 생성 회로와, 변조도가 작은(예를 들면 변조도가 10%인) 반송파로부터 복조 신호를 생성하는 제2 복조 신호 생성 회로와, 변조도에 따라 제1 복조 신호 생성 회로와 제2 복조 신호 생성 회로 중 어느 쪽을 사용하는지를 선택하는 선택 회로를 갖는다.
선택 회로는, 변조도의 차이를 식별하는 논리소자와, 사용하는 복조 신호 생성 회로를 결정하는 논리소자군을 갖는다.
본 발명의 반도체장치에서는, 우선, 변조도가 큰(예를 들면 변조도가 100%인) 반송파에 대응하는 제1 복조 신호 생성 회로가 제1 복조 신호를 출력하고, 변조도가 작은(예를 들면 변조도가 10%인) 반송파에 대응하는 제2 복조 신호 생성 회로가 제2 복조 신호를 출력한다. 즉, 제1 복조 신호 생성 회로는 변조도가 큰(예를 들면 변조도가 100%인) 반송파를 복조할 수 있고, 제2 복조 신호 생성 회로는 변조도가 작은(예를 들면 변조도가 10%인) 반송파를 복조할 수 있다. 또한 제1 복조 신호 생성 회로는 변조도가 작은(예를 들면 변조도가 10%인) 반송파를 복조하는 것을 보증하지 않고, 제2 복조 신호 생성 회로는 변조도가 큰(예를 들면 변조도가 100%인) 반송파를 복조하는 것을 보증하지 않는다.
디지털 회로는 제1 복조 신호를 모니터하고, 제1 복조 신호가 유효하면, 제2 복조 신호 생성 회로에 포함된 증폭회로(예를 들면 콤퍼레이터 등)에 신호를 보내고, 회로 동작을 멈춘다.
제1 복조 신호 생성 회로는, 변조도가 큰(예를 들면 변조도 100%의) 반송파의 복조에는 적합하다. 그러나 변조도가 작은(예를 들면 변조도 10%의) 반송파의 경우에는, 변조가 결려 있는 기간에도, 변조가 결려 있지 않은 기간의 진폭과 비교하여, 어느 정도의 크기의 진폭(예를 들면 그 진폭의 90%의 진폭)을 갖는 반송파가 존재한다. 따라서 제1 복조 신호 생성 회로가 변조도가 작은 반송파를 복조하는 것은 곤란하다. 제1 복조 신호를 복조할 수 있는지 여부는 논리소자(예를 들면 인버터)를 사용해서 결정하고, 다른 신호(예를 들면 클록 신호)는 필요로 하지 않는다. 클록 신호란 디지털 회로 등을 동작시킬 때에 사용되는 주기적인 신호다. 일반적으로, 클록 신호는 발진회로 또는 분주회로 등에 의해 생성된다.
이 때, 본 명세서에 있어서, 논리소자는 디지털 회로에 있어서 어떠한 목적을 달성하기 위해 설치된 복수의 회로에 의해 구성된 것을 말한다.
이 때, 본 명세서에서는, "변조도가 10%인 경우"와 "변조도가 100%인 경우"에 대해서 기재하고 있다. 그러나 변조도가 대략 10% 이상 30% 이하인 범위를 대표해서 "변조도가 10%인 경우"로 기재하고 있다. 그리고 변조도가 대략 90% 이상 100% 이하인 경우를 대표해서 "변조도가 100%인 경우"로 기재하고 있다. 따라서, 변조도를 기재된 수치에 엄밀히 한정해서 해석해서는 안 되고, 본 발명의 취지로부터 일탈하지 않는 범위에서 모든 변조도를 적용할 수 있다.
본 발명에 의해, 변조도가 작은 변조 신호(예를 들면 변조도가 10%인 변조 신호)의 복조 신호를 생성할 수 있다. 이에 따라 변조도가 작은 변조 신호를 사용해도 무선통신 가능한 반도체장치를 동작시킬 수 있고, 무선신호의 수신중에 전원전력의 공급이 계속해서 이루어진다. 따라서 반도체장치의 안정된 동작이 가능하다.
또한, 본 발명의 반도체장치에서는, 반송파에 기인하는 노이즈의 영향을 저감할 수 있어, 신뢰성 높은 복조 신호를 안정적으로 생성할 수 있다.
본 발명의 반도체장치에서는, 변조도가 작은(예를 들면 변조도가 10%인) 반송파의 경우와 변조도가 큰(예를 들면 변조도가 100%인) 반송파의 경우에 다른 복조 신호 생성 회로를 사용한다. 따라서 각각의 복조 신호 생성 회로가 갖는 소자의 파라미터에 대해서, 변조도가 다른 경우까지 고려할 필요가 없어, 반도체장치의 설계의 자유도가 향상된다. 또한 제2 복조 신호 생성 회로에 있어서, 제1 바이어스 회로의 출력과 제2 바이어스 회로의 출력의 차분을 검출함으로써 제2 복조 신호를 생성한다. 이에 따라 변조도가 작은 신호여도 안정적으로 복조 신호를 생성할 수 있다. 따라서 정보의 송수신이 가능하다. 변조도가 작은 신호를 사용할 경우에는 전원전력의 공급이 계속해서 이루어진다. 따라서 반도체장치를 안정적으로 동작시킬 수 있다.
제1 바이어스 회로의 출력과 제2 바이어스 회로의 출력에 존재하는 노이즈는 동위상이다. 본 발명에서는, 제1 바이어스 회로의 출력과 제2 바이어스 회로의 출력을 비교함으로써 제2 복조 신호를 생성한다. 따라서 각 출력의 노이즈가 캔슬되어, 반송파에 기인하는 노이즈의 영향을 저감해서 신호를 복조할 수 있게 된다. 그 결과, 변조도가 작은(예를 들면 변조도가 10%인) 무선신호에 관해서도 신호의 검출을 안정적으로 행할 수 있다.
본 발명의 반도체장치는, 반송파의 변조도가 작은 경우(예를 들면 변조도가 10%인 경우)와 변조도가 큰 경우(예를 들면 변조도가 100%인 경우)에 있어서, 사용하는 복조 신호 생성 회로를 전환하고, 사용하지 않는 회로의 일부의 동작을 정지시킴으로써 소비 전력을 저감할 수 있다.
본 발명에 따르면, 디지털 회로에서의 복조 신호의 모니터를, 제1 복조 신호의 파형의 형상만을 사용해서 행하기 때문에, 복잡한 회로를 필요로 하지 않고, 간단한 회로 구성으로 본 발명의 반도체장치를 실현할 수 있다.
도 1은 본 발명의 반도체장치를 설명하는 도면이다.
도 2는 본 발명의 반도체장치를 설명하는 도면이다.
도 3은 본 발명의 반도체장치를 설명하는 도면이다.
도 4는 본 발명의 반도체장치를 설명하는 도면이다.
도 5는 본 발명의 반도체장치를 설명하는 도면이다.
도 6a 내지 6c(6c-1 내지 6c-3)는 본 발명의 반도체장치를 설명하는 도면이다.
도 7a(7a-1, 7a-2) 및 7b(7b-1, 7b-2)는 본 발명의 반도체장치를 설명하는 도면이다.
도 8은 본 발명의 반도체장치를 설명하는 도면이다.
도 9a 내지 9c는 본 발명의 반도체장치를 설명하는 도면이다.
도 10a, 10b는 본 발명의 반도체장치를 설명하는 도면이다.
도 11은 본 발명의 반도체장치를 설명하는 도면이다.
도 12a 내지 12e는 본 발명의 반도체장치를 설명하는 도면이다.
도 13a 내지 13f는 본 발명의 반도체장치의 탑재예를 나타내는 도면이다.
도 14는 본 발명의 반도체장치를 설명하는 도면이다.
도 15a 내지 15d는 본 발명을 적용한 반도체장치의 제조방법을 설명하는 도면이다.
도 16a 내지 16c는 본 발명을 적용한 반도체장치의 제조방법을 설명하는 도면이다.
도 17a, 17b는 본 발명을 적용한 반도체장치의 제조방법을 설명하는 도면이다.
도 18a, 18b는 본 발명을 적용한 반도체장치의 제조방법을 설명하는 도면이다.
도 19a, 19b는 본 발명을 적용한 반도체장치의 제조방법을 설명하는 도면이다.
도 20a 내지 20c는 본 발명을 적용한 반도체장치의 제조방법을 설명하는 도면이다.
도 21a 내지 21c는 본 발명을 적용한 반도체장치의 제조방법을 설명하는 도면이다.
도 22a, 22b는 본 발명을 적용한 반도체장치의 제조방법을 설명하는 도면이다.
도 23a 내지 23c는 본 발명을 적용한 반도체장치의 제조방법을 설명하는 도면이다.
도 24a 내지 24c는 본 발명을 적용한 반도체장치의 제조방법을 설명하는 도면이다.
도 25a 내지 25c는 본 발명을 적용한 반도체장치의 제조방법을 설명하는 도면이다.
도 26a, 26b는 본 발명을 적용한 반도체장치의 제조방법을 설명하는 도면이다.
도 27a, 27b는 본 발명을 적용한 반도체장치의 각부의 파형이다.
도 28a, 28b는 본 발명을 적용한 반도체장치의 각부의 파형이다.
도 29a, 29b는 본 발명을 적용한 반도체장치의 각부의 파형이다.
도 30은 본 발명의 반도체장치를 설명하는 도면이다.
도 31은 본 발명의 반도체장치를 설명하는 도면이다.
도 32a, 32b는 본 발명을 적용한 반도체장치의 각부의 파형이다.
도 33a, 33b는 본 발명을 적용한 반도체장치의 각부의 파형이다.
이하, 본 발명의 실시의 형태 및 실시예에 대해서 도면을 참조하면서 설명한다. 단, 본 발명은 다양한 형태로 실시할 수 있으며, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세한 내용을 다양하게 변경할 수 있다는 것은 당업 자라면 용이하게 이해된다. 따라서 본 발명을 이하의 실시의 형태 및 실시예의 기재 내용에 한정해서 해석해서는 안 된다. 이 때 이하에 설명하는 본 발명의 구성에 있어서, 같은 것을 지시하는 부호는 다른 도면 간에 있어서도 공통으로 사용하는 것으로 한다.
(실시의 형태 1)
본 실시의 형태에서는, 본 발명의 복조 신호 생성 회로를 갖는 반도체장치의 구성의 일례에 대해서, 도면을 참조해서 설명한다.
도 2에는 본 발명의 반도체장치의 블럭도를 나타낸다. 본 발명의 반도체장치(100)는, 리더/라이터(116)와, 전자기파에 의해 무선으로 데이터의 송수신을 행한다. 리더/라이터(116)는, 통신회선(118)을 통해 제어장치(120)에 접속되어 있는 것이 바람직하다. 제어장치(120)는, 리더/라이터(116)와 반도체장치(100) 사이의 통신을 제어한다.
반도체장치(100)는, 안테나 회로(102)와, 전원 회로(112)와, 아날로그 회로(104)와, 디지털 회로(106)와, 메모리 회로(108)를 갖는다. 아날로그 회로(104)는, 복조 신호 생성 회로(150)와, 변조 회로(114)를 갖는다. 반도체장치(100)가 안테나를 갖지 않고, 외부 안테나에 접속하기 위한 배선을 가져도 된다. 상기 배선과 외부 안테나가 접속되어 있어도 된다. 이 경우에는, 별도 제조된 안테나를 배선에 접속한다. 배선과 안테나의 접속에는, 배선과 전기적으로 접속된, 접속단자(단자전극)를 사용할 수 있다. 또한 반도체장치(100)는 상기의 구성에 한정되지 않고, 클록 발생 회로 또는 중앙처리장치(이후 CPU라고 한다) 등을 포함해도 된다.
이 때, 클록 발생 회로란, 안테나 회로(102)에서 발생한 교류의 유도 전압에 근거하여 디지털 회로(106), 메모리 회로(108) 등의 동작에 필요한 주파수의 클록 신호를 생성하고, 각 회로에 공급하는 회로를 말한다. 클록 발생 회로에는, 발진회로를 사용해도 되고, 분주회로를 사용해도 된다.
안테나 회로(102)는, 안테나와 정류회로를 갖는 것이 바람직하고, 리더/라이터(116)에서 발신되는 전자기파를 수신하여, 교류의 유도 전압을 발생한다. 이 유도 전압은 반도체장치(100)의 전원전력이 되는 것과 함께, 리더/라이터(116)로부터 송신되는 데이터를 포함한다.
본 발명에 사용할 수 있는 안테나의 형상은 특별히 한정되지 않는다. 따라서 반도체장치(100)에 있어서의 안테나 회로(102)에 적용하는 신호의 전송방식에는, 전자결합방식, 전자유도방식 또는 전파방식 등을 사용할 수 있다. 전송방식은, 실시자가 사용 용도를 고려해서 적절히 선택하면 된다. 따라서 전송방식에 따라 최적의 길이와 형상을 갖는 안테나를 설치하면 된다. 본 발명에서는 신호의 전송방식으로서, 통신 주파수 13.56MHz인, 전자유도방식을 사용하는 것이 바람직하다.
전송방식으로서 전자결합방식 또는 전자유도방식(예를 들면 13.56MHz 대)을 적용할 경우에는, 전계밀도의 변화에 의한 전자유도를 이용하기 위해서, 안테나로서 기능하는 도전막을 고리형상(예를 들면 루프안테나) 또는 나선형(예를 들면 스파이럴 안테나)으로 형성한다.
전송방식으로서 전파방식의 일종인 마이크로파방식(예를 들면 UHF대(860∼960MHz), 2.45GHz대 등)을 적용할 경우에는, 신호의 전송에 사용하는 전파의 파장 을 고려해서 안테나로서 기능하는 도전막의 길이나 형상을 적절히 설정하면 된다. 안테나로서 기능하는 도전막을 예를 들면 선형(예를 들면 다이폴안테나), 평면형(예를 들면 패치안테나) 등으로 형성할 수 있다. 또한 안테나로서 기능하는 도전막의 형상은 선형에 한정되지 않고, 전파의 파장을 고려해서 곡선형이나 S자형 또는 이것들을 조합한 형상으로 형성해도 된다.
안테나 회로(102)에 설치하는 안테나의 형상의 일례를 도 12a 내지 12e에 각각 나타낸다. 예를 들면 도 12a에 나타낸 바와 같이, 신호 처리 회로가 설치된 칩(1200)의 주변에 일면의 안테나(1201)를 배치한 구조로 해도 된다. 또는 도 12b에 나타낸 바와 같이, 가는 안테나(1203)가, 신호 처리 회로가 설치된 칩(1202)의 주위를 감도록 배치해도 좋다. 또한 도 12c에 나타낸 바와 같이, 신호 처리 회로가 설치된 칩(1204)에 대하여, 고주파수의 전자기파를 수신하기 위한 안테나(1205)와 같은 형상의 안테나를 배치해도 좋다. 또는 도 12d에 나타낸 바와 같이, 신호 처리 회로가 설치된 칩(1206)에 대하여 180도 무지향성(어느 방향에서도 동일하게 수신 가능)의 안테나(1207)와 같은 형상의 안테나를 배치해도 좋다. 또한 도 12e에 나타낸 바와 같이, 신호 처리 회로가 설치된 칩(1208)에 대하여, 막대 형상으로 길게 늘인 안테나(1209)와 같은 형상의 안테나를 배치해도 좋다. 안테나 회로(102)는 이들 형상의 안테나를 조합해서 형성해도 된다.
도 12a 내지 12e에 있어서, 신호 처리 회로가 설치된 칩(1200) 등과 안테나(1201) 등과의 접속 방법은 특별히 한정되지 않고, 칩과 안테나 사이에서 신호를 송수신할 수 있는 구성이면 된다. 도 12a를 예로 들면, 안테나(1201)와 신호 처리 회로가 설치된 칩(1200)을 와이어 본딩이나 범프 본딩에 의해 접속할 수 있다. 또는 칩의 일부를 전극으로 사용해서 안테나(1201)에 부착해도 좋다. 이 방식에서는 이방성 도전성 필름(이하 ACF라고 한다)을 사용하여, 칩(1200)을 안테나(1201)에 부착할 수 있다. 또한 안테나의 적정 길이는, 수신하는 신호의 주파수에 따라 다르다. 일반적으로, 예를 들면 주파수가 2.45GHz인 경우에는, 안테나의 길이는 약 60mm(1/2 파장) 또는 약 30mm(1/4 파장)로 할 수 있다.
전원 회로(112)는 안테나 회로(102)에서 발생한 유도 전압을 다이오드 등에 의해 정류하고, 용량을 사용해서 안정화함으로써, 기준전위(기준 라인의 전위)와 일정한 전위차를 갖는 안정된 전위를 유지하도록 조정한다.
디지털 회로(106)는, 복조된 신호에 근거하여, 명령의 해석, 메모리 회로(108)의 제어, 및 외부에 송신하는 데이터를 변조 회로(114)에 출력하는 등의 동작을 행한다. 디지털 회로(106)는 메모리 제어신호의 생성 회로 이외에도, 복호화회로나 정보판정 회로 등을 포함할 수 있다. 또한 반도체장치(100)로부터 리더/라이터(116)에 송신하는, 메모리 회로(108)로부터 추출된 데이터의 일부 또는 전부를 부호화된 신호로 변환하는 회로를 포함해도 된다.
메모리 회로(108)에는, 적어도 반도체장치(100)에 고유한 데이터(개체 식별 정보)가 기억되어 있다. 메모리 회로(108)는, 디지털 회로(106)에 따라 데이터의 기록이나 판독을 행하는 제어회로와, 기억소자를 포함한 회로를 갖는다. 메모리 회로(108)는, 유기 메모리, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 마스크 ROM(Read Only Memory), PROM(Programmable Read Only Memory), EPROM(Electrically Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory), 및 플래시 메모리 중 하나 이상을 포함한다. 메모리 회로(108)의 기억 내용이 반도체장치(100)에 고유한 데이터(개체 식별 정보 등)이면, 전원이 공급되지 않더라도 기억의 유지가 가능한 불휘발성 메모리를 사용하는 것이 바람직하다. 반면에, 반도체장치(100)가 행하는 처리시에 일시적인 기억을 유지하는 것이라면, 휘발성 메모리를 사용해도 된다. 특히, 반도체장치(100)가 전지를 가지지 않고 있는, 소위 패시브형일 경우에는, 메모리 회로(108)로서 불휘발성 메모리를 사용하는 것이 바람직하다.
유기 메모리는, 한 쌍의 도전층 간에 유기 화합물을 포함한 층이 끼워진 구조를 가지며, 구조가 간단하기 때문에 적어도 두 가지 이점이 있다. 하나의 이점은 제조공정을 간략화할 수 있어 비용이 절감된다는 점이다. 또 다른 이점은 메모리 회로의 면적을 쉽게 줄일 수 있고 용량을 쉽게 증가시킬 수 있다는 점이다. 따라서 메모리 회로(108)에는 유기 메모리를 사용하는 것이 바람직하다.
변조 회로(114)는, 디지털 회로(106)로부터의 신호에 근거하여, 안테나 회로(102)에 부하 변조를 전해준다.
복조 신호 생성 회로(150)는, 안테나 회로(102)에서 발생한 유도 전압에 포함되는 데이터를 복조해서 추출한다.
본 실시의 형태에 있어서의 반도체장치는, 리더/라이터로부터의 전자기파를 수신하고, 상기 전자기파에 의한 전력을 공급받아서 구동한다. 따라서 본 실시의 형태에서는 패시브형 반도체장치에 관하여 설명하지만, 본 발명이 이것에 한정되는 것은 아니다. 반도체장치의 내부에 전지를 갖는 구성으로 해서, 전지로부터 전력을 공급받아서 반도체장치를 구동해도 된다.
리더/라이터로부터 발신되는 전자기파에는, 규정 주파수의 반송파가 부반송파로부터 변조되어 있다. 부반송파에 포함되는 신호는, 리더/라이터로부터 반도체장치에 송신하는 이진화된 디지털 신호다. 반송파의 변조방식에는, 진폭을 변경하는 ASK(Amplitude Shift Keying) 변조방식, 주파수를 변경하는 FSK(Frequency Shift Keying) 변조방식이 있다. 본 실시의 형태에서는 ASK 변조방식에 의해 변조된 전자기파를 복조하는 경우에 관하여 설명한다.
본 발명의 반도체장치(100)가 갖는 복조 신호 생성 회로(150)에 대해서 도 30을 참조해서 설명한다. 본 실시의 형태에 사용할 수 있는 복조 신호 생성 회로(150)의 블럭도를 도 30에 나타낸다. 복조 신호 생성 회로(150)는 제1 복조 회로(154)와, 제2 복조 회로(156)와, 제1 바이어스 회로(158)와, 제2 바이어스 회로(160)와, 콤퍼레이터(162)를 갖는다. 복조 신호 생성 회로(150)가 갖는 이들 회로에 대해서 이하에 설명하지만, 본 발명은 이것에 한정되는 것은 아니다.
도 30에 나타내는 복조 신호 생성 회로(150)의 입력부(152)는 제1 복조 회로(154)의 입력부(600), 및 제2 복조 회로(156)의 입력부(620)에 접속되어 있다. 제1 복조 회로(154)의 출력부(616)는 제1 바이어스 회로(158)의 입력부(800A)에 접속되어 있고, 제2 복조 회로(156)의 출력부(636)는 제2 바이어스 회로(160)의 입력부(800B)에 접속되어 있다. 제1 바이어스 회로(158)의 출력부(808A)는 콤퍼레이 터(162)의 제1 입력부(900A)에 접속되어 있고, 제2 바이어스 회로(160)의 출력부(808B)는 콤퍼레이터(162)의 제2 입력부(900B)에 접속되어 있다. 콤퍼레이터(162)의 출력부(912)는 복조 신호 생성 회로(150)의 출력부(166)에 접속되어 있다.
이 때, 콤퍼레이터(162)의 출력부(912)와 복조 신호 생성 회로(150)의 출력부(166)는, 도 30에 나타낸 바와 같이, 아날로그 버퍼 회로(164)를 통해서 접속되어 있는 것이 바람직하다. 아날로그 버퍼 회로(164)로서, 소스 폴로워 회로, 공통소스 증폭기 회로 등을 들 수 있다. 아날로그 버퍼 회로(164)를 설치함으로써, 더 효과적으로 노이즈를 제거하고, 복조 신호를 안정적으로 생성할 수 있다.
제1 복조 회로(154) 및 제2 복조 회로(156)로서 사용하는 복조 회로의 구성의 일례를 도 6a 내지 6c(6c-1 내지 6c-3)에 나타낸다. 제1 복조 회로(154)를 도 6a에 나타낸다. 제1 복조 회로(154)는 입력부(600)와, 출력부(616)와, 제1 다이오드(604)와, 제2 다이오드(606)와, 제1 저항(608)과, 제2 저항(612)과, 제1 용량(602)과, 제2 용량(610)과, 제3 용량(614)을 갖는다. 입력부(600)는 제1 용량(602)의 일단에 접속되어 있다. 제1 용량(602)의 타단은 제1 다이오드(604)의 양극 및 제2 다이오드(606)의 음극에 접속되어 있다. 제1 다이오드(604)의 음극은 제1 저항(608), 제2 용량(610), 및 제2 저항(612)의 일단에 각각 접속되어 있다. 제2 저항(612)의 타단은, 제3 용량(614)의 일단 및 출력부(616)에 접속되어 있다. 또한 제2 다이오드(606)의 양극, 제1 저항(608), 제2 용량(610), 및 제3 용량(614)의 타단은 각각 기준전위(VSS)에 접속되어 있다.
제2 복조 회로(156)를 도 6b에 나타낸다. 도 6b에 나타내는 복조 회로는 입력부(620)와, 출력부(636)와, 제1 다이오드(624)와, 제2 다이오드(626)와, 제1 저항(628)과, 제2 저항(632)과, 제1 용량(622)과, 제2 용량(630)과, 제3 용량(634)를 갖는다. 입력부(620)는 제1 용량(622)의 일단에 접속되어 있다. 제1 용량(622)의 타단은 제1 다이오드(624)의 음극 및 제2 다이오드(626)의 양극에 접속되어 있다. 제1 다이오드(624)의 양극은 제1 저항(628)과, 제2 용량(630)과, 제2 저항(632)의 일단에 각각 접속되어 있다. 제2 저항(632)은, 제3 용량(634)의 일단 및 출력부(636)에 접속되어 있다. 또한 제2 다이오드(626)의 음극, 제1 저항(628), 제2 용량(630), 및 제3 용량(634)의 타단은 각각 기준전위(VSS)에 접속되어 있다.
도 6a, 6b의 제1 다이오드(604), 제2 다이오드(606), 제1 다이오드(624), 및 제2 다이오드(626)는 각각, 다이오드 접속된 TFT로 구성해도 좋다. 도 6c-1에 나타내는 다이오드와, 도 6c-2에 나타내는 다이오드 접속된 n형 TFT와, 도 6c-3에 나타내는 다이오드 접속된 p형 TFT는 회로로서 등가다. 도 6a에 나타내는 제1 복조 회로(154)의 일부인 회로(618)에 대해서, 도 6c(6c-1 내지 6c-3)에 나타내는 TFT를 사용해서 구성한 예를 도 7a(7a-1, 7a-2)에 나타낸다. 마찬가지로, 도 6b에 나타내는 제2 복조 회로(156)의 일부인 회로(638)에 대해서, 도 6c(6c-1 내지 6c-3)에 나타내는 TFT를 사용해서 구성한 예를 도 7b(7b-1, 7b-2)에 나타낸다.
도 7a-1에 나타내는 회로에서는, 다이오드 접속된 TFT로서, n형 TFT(700) 및 n형 TFT(702)를 사용한다. 도 7a-2에 나타내는 회로에서는, 다이오드 접속된 TFT로서, p형 TFT(704) 및 p형 TFT(706)를 사용한다. 도 7b-1에 나타내는 회로에서는, 다이오드 접속된 TFT로서, n형 TFT(708) 및 n형 TFT(710)를 사용한다. 도 7b-2에 나타내는 회로에서는, 다이오드 접속된 TFT로서, p형 TFT(712) 및 p형 TFT(714)를 사용한다.
제1 복조 회로(154) 및 제2 복조 회로(156)는, 도 6a 내지 6c(6c-1 내지 6c-3) 및 도 7a(7a-1, 7a-2) 및 7b(7b-1, 7b-2)에 나타내는 회로를 조합해서 구성하면 된다. 도 7a-1에 나타내는 회로(618)를 갖는 제1 복조 회로(154)와, 도 7b-2에 나타내는 회로(638)를 갖는 제2 복조 회로(156)를 사용해도 되고, 도 7a-2에 나타내는 회로(618)를 갖는 제1 복조 회로(154)와, 도 7b-1에 나타내는 회로(638)를 갖는 제2 복조 회로(156)를 사용해도 된다. 또는 도 7a-2에 나타내는 회로(618)를 갖는 제1 복조 회로(154)와, 도 7b-2에 나타내는 회로(638)를 갖는 제2 복조 회로(156)를 사용해도 된다. 바람직하게는, 제1 복조 회로(154)에 도 7a-1에 나타내는 회로(618)를 사용하고, 제2 복조 회로(156)에 도 7b-1에 나타내는 회로(638)를 사용한다. 일반적으로, n형 TFT는 p형 TFT보다 캐리어의 이동도가 높다. 따라서 제1 복조 회로 및 제2 복조 회로가 갖는 TFT를, 모두 n형 TFT로 함으로써, 회로의 동작 성능을 향상시킬 수 있다.
제1 용량(602)(또는 제1 용량(622))은, 파형의 진폭의 중심(기준 라인)을 보정하기 위해서 설치된다. 제1 저항(608)(또는 제1 저항(628))은, b1점(또는 b2점)에 흐르는 전류를 일정하게 하기 위해서 설치된다. 또한 제2 용량(610)(또는 제2 용량(630))은, 파형을 평활하게 하기 위해서 설치된다. 제1 저항(608)(또는 제1 저항(628))의 저항값은, 제2 용량(610)(또는 제2 용량(630))의 정전용량의 크기에 따 라, 적절히 조정한다. 제1 저항(608)(또는 제1 저항(628))의 저항값이 작을 경우에는 반송파의 진폭이 작아지고, 상기 저항값이 과대할 경우에는 제2 다이오드(606)(또는 제2 다이오드(626))의 항복 현상이 발생해서, 반도체장치가 정상적으로 동작하지 않게 된다. 또한 제2 저항(612)(또는 제2 저항(632))과, 제3 용량(614)(또는 제3 용량(634))은, 고주파성분을 제거하는, 로 패스 필터로서 기능한다.
제1 바이어스 회로(158) 및 제2 바이어스 회로(160)의 구성의 일례를 도 8에 나타낸다. 도 8에 나타내는 바이어스 회로에서는, 입력부(800)(이하, 제1 바이어스 회로에서는 입력부(800A), 제2 바이어스 회로에서는 입력부(800B)라고 한다.)가, 용량(802)(이하, 제1 바이어스 회로에서는 용량(802A), 제2 바이어스 회로에서는 용량(802B)이라고 한다.)의 일단에 접속되어 있다. 용량(802)의 타단은 제1 저항(804)(이하, 제1 바이어스 회로에서는 제1 저항(804A), 제2 바이어스 회로에서는 제1 저항(804B)이라고 한다.), 제2 저항(806)(이하, 제1 바이어스 회로에서는 제2 저항(806A), 제2 바이어스 회로에서는 제2 저항(806B)이라고 한다.)의 각각의 일단, 및 출력부(808)(이하, 제1 바이어스 회로에서는 출력부(808A), 제2 바이어스 회로에서는 출력부(808B)라고 한다.)에 접속되어 있다. 제1 저항(804)의 타단은 전원전위(VDD)에 접속되어 있고, 제2 저항(806)의 타단은 기준전위(VSS)에 접속되어 있다.
용량(802)은 입력부(800)를, 제1 저항(804)이 접속되어 있는 전원전위로부터 직류적으로 분리시키기 위해서 설치된다.
제1 저항(804)과 제2 저항(806)은, 콤퍼레이터(162)가 갖는 제1 입력부(900A) 및 제2 입력부(900B)에 입력되는 신호의 전위에 차를 발생시키도록 하기 위해서 설치된다. 제1 저항(804A)의 저항값 R1A, 제1 저항(804B)의 저항값 R1B, 제2 저항(806A)의 저항값 R2A 및 제2 저항(806B)의 저항값 R2B는, R1A=R2B≠R1B=R2A인 것이 바람직하다.
제1 바이어스 회로(158) 및 제2 바이어스 회로(160)를 포함함으로써, 콤퍼레이터(162)에 있어서의, 오작동을 방지할 수 있다.
콤퍼레이터(162)의 구성의 일례를 도 9a 내지 9c에 각각 나타낸다. 콤퍼레이터(162)에는 차동 회로, 차동 증폭기, 또는 OP 앰프 등의, 두 개의 입력부를 갖고, 상기 입력부에 입력되는 두 신호를 비교하는 기능을 갖는 회로를 사용할 수 있다. 콤퍼레이터(162)는 제1 입력부(900A)와, 제2 입력부(900B)와, 제1 내지 제5 TFT(902∼910)와, 제1 출력부(912)를 포함한다. 콤퍼레이터(162)에 있어서, 제1 입력부(900A)는 제1 바이어스 회로(158)의 출력부(808A)에 접속되어 있고, 제2 입력부(900B)는 제2 바이어스 회로(160)의 출력부(808B)에 접속되어 있다. 제1 입력부(900A)는 제1 TFT(902)의 게이트 전극에 접속되어 있고, 제2 입력부(900B)는 제2 TFT(904)의 게이트 전극에 접속되어 있다. 제1 TFT(902)의 소스 전극 또는 드레인 전극의 한쪽은, 제5 TFT(910)의 소스 전극 또는 드레인 전극의 한쪽과, 제2 TFT(904)의 소스 전극 또는 드레인 전극의 한쪽에 접속되어 있다. 제1 TFT(902)의 소스 전극 또는 드레인 전극의 다른 한쪽은 제3 TFT(906)의 소스 전극 또는 드레인 전극의 한쪽과, 제3 TFT(906)의 게이트 전극과, 제4 TFT(908)의 게이트 전극에 접 속되어 있다. 제3 TFT(906)의 소스 전극 또는 드레인 전극의 다른 한쪽은 전원전위(VDD)에 접속되어 있다. 제4 TFT(908)의 소스 전극 또는 드레인 전극의 한쪽은 전원전위(VDD)에 접속되어 있다. 제4 TFT(908)의 소스 전극 또는 드레인 전극의 다른 한쪽은 출력부(912)와, 제2 TFT(904)의 소스 전극 또는 드레인 전극의 다른 한쪽에 접속되어 있다. 제5 TFT(910)의 게이트 전극은 배선(914)을 통해 정전류 회로(1003)에 접속되어 있다. 제5 TFT(910)의 소스 전극 또는 드레인 전극의 다른 한쪽은 기준전위(VSS)에 접속되어 있다. 이 때, 배선(914)은 정전류 회로(1003)에 접속되어 있다. 도 9a에 있어서, 제6 TFT(916)는 항상 온 상태로 하거나 설치하지 않는다.
콤퍼레이터(162)의 제1 입력부(900A) 및 제2 입력부(900B)에, 신호가 입력되었을 때의 동작에 관하여 설명한다.
콤퍼레이터(162)의 정전류원인 제5 TFT(910)에 흐르는 전류를 Id로 설정한다. 여기에서, 제3 TFT(906)와 제4 TFT(908)는 커런트 미러 회로를 구성하고 있기 때문에, 제3 TFT(906) 및 제4 TFT(908)의 소스 전극과 드레인 전극 간에는 각각, Id/2의 전류가 흐르게 된다. 또한 도 9a 내지 9c에 나타내는 점 a의 전위를 V5로 설정한다.
여기에서, 차동쌍을 구성하고 있는 2개의 TFT에, 다른 전위가 인가되는 경우에 관하여 설명한다. 우선, 제1 입력부(900A)의 전위가, 제2 입력부(900B)의 전위보다 높을 경우에 대해서 생각한다. 제1 TFT(902) 및 제2 TFT(904)에 흐르는 전류는 이하의 수식 (1)로 나타낸다. 여기에서, Vgs는 게이트 전압, Vds는 드레인 전 압, Vth는 임계전압이며, k는 트랜스 컨덕턴스 계수, λ는 채널 길이 변조 계수다.
[수식 1]
수식 (1)에 있어서, 제1 입력부(900A)의 전위는 제2 입력부(900B)의 전위보다 높기 때문에, 제1 TFT(902)의 게이트 전압인 Vgs(902)와, 제2 TFT(904)의 게이트 전압인 Vgs(904)에는, Vgs(902)>Vgs(904)의 관계가 성립한다. 트랜스 컨덕턴스 계수 k는 TFT에 있어서의 캐리어의 이동도, 게이트 절연막의 용량, 채널 폭, 및 채널 길이에 의해 결정되는 TFT에 고유한 값(상수)이며, 채널 길이 변조 계수 λ는 TFT의 제조 공정에 의해 결정되는 상수다. 따라서 제1 TFT(902)와 제2 TFT(904)에 대해서, 트랜스 컨덕턴스 계수 k과 채널 길이 변조 계수 λ가 동일하다면, 제1 TFT(902)의 드레인 전압 Vds와 제2 TFT(904)의 드레인 전압 Vds 사이에는 Vds(902)<Vds(904)의 관계가 성립한다. 다음에 제1 입력부(900A)의 전위가, 제2 입력부(900B)의 전위보다 낮을 경우에 대해서 상기와 마찬가지로 생각하면, 제1 TFT(902)의 드레인 전압 Vds와 제2 TFT(904)의 드레인 전압 Vds 사이에는, Vds(902)>Vds(904)의 관계가 성립한다.
이상과 같이, 출력부(912)의 전압은, 제1 입력부(900A)와 제2 입력부(900B)의 전위의 대소관계에 의해 변동한다.
다음에 아날로그 버퍼 회로(164)의 회로 구성의 예에 대해서, 도 10a, 10b에 나타낸다. 도 10a의 아날로그 버퍼 회로는 입력부(1000)와, 배선(914)과, 소스 폴 로워 회로(1001)와, 인버터 회로(1002)와, 정전류 회로(1003)와, 인버터 회로(1004)와, 출력부(1005)를 갖는다. 배선(914)은, 도 9a 내지 9c에 나타내는 제5 TFT(910)의 게이트 전극에 접속되어 있다. 출력부(1005)는 복조 신호 생성 회로(150)의 출력부(166)에 접속되어 있다.
도 10b의 아날로그 버퍼 회로는 입력부(1000B)와, 배선(914B)과, 소스 폴로워 회로(1001B)와, 정전류 회로(1003B)와, 출력부(1005B)를 갖는다. 배선(914B)은, 도 9a 내지 9c에 나타내는 제5 TFT(910)의 게이트 전극에 접속되어 있다. 출력부(1005B)는 복조 신호 생성 회로(150)의 출력부(166)에 접속되어 있다.
도 10a 또는 10b에 나타낸 바와 같은 아날로그 버퍼 회로(164)를 설치함으로써, 더 효과적으로 노이즈를 제거하고, 복조 신호를 안정적으로 생성할 수 있다.
복조된 신호는 디지털 회로(106)에 입력되고, 디지털 회로(106)에 의해 메모리 회로(108) 내에 기억되어 있는 개체 식별 정보 등이 추출되고, 추출된 정보는 디지털 회로(106) 내에서 인코드되어, 변조 회로(114)에 입력된다. 변조 회로(114)는 입력된 신호에 따라 변조를 실행하고, 안테나 회로(102)로부터 리더/라이터(116)에 정보를 송신한다. 리더/라이터(116)에 수신된 정보는 통신회선(118)을 통해 제어장치(120)에 송신된다.
이상에서 설명한 바와 같이, 본 발명의 반도체장치를 사용함으로써 변조도가 작은 변조 신호를 안정적으로 복조하고, 정보를 수신할 수 있다. 구체적으로는, 신호 라인과 기준 라인의 차분을 검출함으로써 변조 신호를 복조하고, 안정적으로 데이터를 추출하는 것이 가능하다.
또한 신호 라인의 노이즈와 기준 라인의 노이즈는 동위상이다. 본 발명의 복조 방법에서는, 신호 라인과 기준 라인을 비교함으로써 복조를 행하므로, 각각의 라인의 노이즈는 동위상이기 때문에 캔슬된다. 이상의 이유로, 본 발명의 반도체장치는 반송파에 기인하는 노이즈의 영향이 작은 복조를 실행하는 것이 가능하다.
또한 본 발명을 사용함으로써 변조도가 10%인 무선신호도 검출할 수 있다. 따라서 전력이 공급되지 않는 기간을 거치지 않고, ISO/IEC 15693로 규격하고 있는 통신방식에 준거한 신호의 송수신이 가능해 진다. 본 발명의 반도체장치에 무선신호가 수신되는 동안 전원전력의 공급이 중단되지 않기 때문에, 반도체장치는 안정적으로 동작할 수 있다.
(실시의 형태 2)
본 실시의 형태에서는, 본 발명의 복조 신호 생성 회로를 갖는 반도체장치의 구성의 일례에 대해서, 실시의 형태 1과는 다른 형태에 대해서 도면을 참조해서 설명한다. 구체적으로는, 복수의 복조 신호 생성 회로를 가질 경우로서, 동작시에는 복수의 복조 신호 생성 회로 중에서, 선택 회로에 의해 하나의 복조 신호 생성 회로가 선택되는 반도체장치에 관하여 설명한다.
도 31은, 본 발명을 적용한 반도체장치(1500)를 나타낸다. 도 31에 있어서, 반도체장치(1500)는 전파를 수신하는 안테나 회로(102)와, 안테나 회로(102)에서 수신한 신호로부터 전원전력을 생성하고, 신호를 복조하는 아날로그 회로(130)와, 다른 회로부를 제어하는 디지털 회로(106)와, 디지털 회로(106)로부터의 출력에 따라 데이터의 기록/판독을 행하는 메모리 회로(108)를 갖는다.
이 때, 반도체장치(1500)는 상기의 구성에 한정되지 않고, 중앙처리장치(이하, CPU라고 한다.), 센서 소자, 인터페이스 회로 등을 포함해도 된다.
무선통신 가능한 반도체장치는 전원(축전부)을 내장하는 액티브형과, 외부로부터의 전파(또는 전자기파)의 전력을 이용해서 구동하는 패시브형으로 대별된다. 또한 외부로부터의 전파(또는 전자기파)의 전력을 이용해서 전원(축전부)에 충전을 행하는 세미 액티브형이라 불리는 타입도 있다. 본 실시의 형태에서는 반도체장치(1500)가 리더/라이터(110)로부터의 전자기파를 수신하고, 상기 전자기파에 의한 전력공급을 받아서 구동하는 패시브형에 관하여 설명하지만, 본 발명이 이것에 한정되는 것은 아니다. 즉, 반도체장치(1500)를 액티브형으로 해도 된다.
리더/라이터(110)로부터 발신되는 전자기파는, 규정 주파수의 반송파가 부반송파에 의해 변조되어 있다. 부반송파에 포함되는 신호는, 리더/라이터(110)로부터 반도체장치(1500)에 송신하는 이진화된 디지털 신호다. 반송파의 변조방식에는, 진폭을 변화시키는 ASK(Amplitude Shift Keying) 변조방식, 주파수를 변화시키는 FSK(Frequency Shift Keying) 변조방식, 위상을 변경하는 PSK(Phase Shift Keying) 변조방식이 있다. 본 실시의 형태에서는, ASK 변조방식에 의해 변조된 전자기파를 복조할 경우에 관하여 설명한다.
안테나 회로(102)는 안테나 및 용량을 포함한다. 안테나 회로(102)는 리더/라이터(110)로부터 송신하는 전파(전자기파)를 수신하고, 이 때 얻어지는 신호를 아날로그 회로(130)에 포함된 전원 회로(200)와, 제1 복조 신호 생성 회로(201)와, 제2 복조 신호 생성 회로(202)에 입력한다. 또한 안테나 회로(102)는 아날로그 회 로(130)로부터 반송파를 변조한 신호를 받고, 리더/라이터(110)에 응답 신호를 송신한다.
본 발명에 사용할 수 있는 안테나의 형상은 특별히 한정되지 않는다. 따라서 반도체장치(1500)에 포함된 안테나 회로(102)에 적용하는 신호의 전송방식에는, 전자결합방식, 전자유도방식 또는 전파방식 등을 사용할 수 있다. 전송방식은, 실시자가 사용 용도를 고려해서 적절히 선택하면 된다. 따라서 전송방식에 따라 최적의 길이와 형상을 갖는 안테나를 설치하면 좋다.
전송방식으로서 전자결합방식 또는 전자유도방식(예를 들면 13.56MHz 대)을 적용할 경우에는, 전계밀도의 변화에 의한 전자유도를 이용하기 위해서, 안테나로서 기능하는 도전막을 고리형상(예를 들면 루프안테나) 또는 나선형(예를 들면 스파이럴안테나)으로 형성한다.
전송방식으로서 전파방식의 일종인 마이크로파방식(예를 들면, UHF대(860∼960MHz 대) 또는 2.45GHz 대 등)을 적용할 경우에는, 신호의 전송에 사용하는 전파의 파장을 고려해서 안테나로서 기능하는 도전막의 길이나 형상을 적절히 설정하면 된다. 안테나로서 기능하는 도전막을 예를 들면 선형(예를 들면 다이폴안테나), 평탄한 형상(예를 들면 패치안테나) 등으로 형성할 수 있다. 또한 안테나로서 기능하는 도전막의 형상은 선형에 한정되지 않고, 전자기파의 파장을 고려해서 곡선형이나 에스자 형상 또는 이것들을 조합한 형상으로 형성해도 된다.
안테나 회로(102)에 설치하는 안테나의 형상의 일례를 도 12a 내지 12e에 나타낸다. 예를 들면 도 12a에 나타낸 바와 같이, 신호 처리 회로가 설치된 칩(1200) 의 주변에 일면의 안테나(1201)를 배치한 구조로 해도 된다. 또는 도 12b에 나타낸 바와 같이, 가는 안테나(1203)가, 신호 처리 회로가 설치된 칩(1202)의 주위를 감도록 배치해도 좋다. 또한 도 12c에 나타낸 바와 같이, 신호 처리 회로가 설치된 칩(1204)에 대하여, 고주파수의 전자기파를 수신하기 위한 안테나(1205)와 같은 형상의 안테나를 배치해도 좋다. 또는 도 12d에 나타낸 바와 같이, 신호 처리 회로가 설치된 칩(1206)에 대하여 180도 무지향성(어느 방향에서도 동일하게 수신 가능)의 안테나(1207)와 같은 형상의 안테나를 배치해도 좋다. 또한 도 12e에 나타낸 바와 같이, 신호 처리 회로가 설치된 칩(1208)에 대하여, 막대 형상으로 길게 늘인 안테나(1209)와 같은 형상의 안테나를 배치해도 좋다. 안테나 회로(102)는 이들 형상의 안테나를 조합해서 형성해도 된다.
도 12a 내지 12e에 있어서, 신호 처리 회로가 설치된 칩(1200) 등과 안테나(1201) 등과의 접속 방법은 특별히 한정되지 않는다. 도 12a를 예로 들면, 안테나(1201)와 신호 처리 회로가 설치된 칩(1200)을 와이어 본딩 접속이나 범프 접속에 의해 접속한다. 혹은 칩의 일부를 전극으로 사용해서 안테나(1201)에 부착해도 좋다. 이 방식에서는 이방성 도전성 필름(이하, ACF라고 한다)을 사용하여 칩(1200)을 안테나(1201)에 부착할 수 있다. 또한 안테나의 적정 길이는 수신하는 신호의 주파수에 따라 다르다. 일반적으로는, 예를 들면 주파수가 2.45GHz인 경우에는, 안테나의 길이는 약 60mm(1/2파장) 또는 약 30mm(1/4파장)로 할 수 있다.
도 1을 사용해서 아날로그 회로(130)에 관하여 설명한다. 아날로그 회로(130)는 전원 회로(200)와, 제1 복조 신호 생성 회로(201)와, 제2 복조 신호 생 성 회로(202)와, 변조 회로(204)와, 입출력부(206)와, 제1 출력부(208)와, 제2 출력부(210)와, 제3 출력부(212)와, 제4 출력부(214)와, 제1 입력부(216)와, 제2 입력부(218)를 포함한다. 아날로그 회로(130)는 안테나 회로(102)의 출력 신호로부터 전원전압과, 제1 복조 신호와, 제2 복조 신호와, 리셋 신호를 생성한다. 입출력부(206)는 안테나 회로(102)에 접속되어 있고, 반송파의 수신과 송신을 행한다. 제1 출력부(208)는 모든 회로 블록에 접속되어 있고, 전원전압의 공급을 행한다. 제2 출력부(210)는 모든 회로 블록에 접속되어 있고, 리셋 신호를 공급한다. 제3 출력부(212)는 디지털 회로(106) 중의 선택 회로에 접속되어 있고, 제1 복조 신호를 출력한다. 제4 출력부(214)는 디지털 회로(106) 중의 선택 회로에 접속되어 있고, 제2 복조 신호를 출력한다. 제1 입력부(216)는 디지털 회로(106) 중의 선택 회로에 접속되어 있고, 콤퍼레이터(510)의 제어신호를 선택 회로에 입력한다. 제2 입력부(218)는 디지털 회로(106)에 접속되어 있고, 변조 회로(204)가 변조하는 응답 데이터 신호를 입력한다. 제1 복조 신호 생성 회로(201)는 변조도가 100%인 반송파를 복조하고, 제2 복조 신호 생성 회로(202)는 변조도가 10%인 반송파를 복조한다. 또한 제2 복조 신호 생성 회로(202)는, 디지털 회로(106)로부터 출력되는 신호가 입력되는 입력부를 갖는다. 이 때, 아날로그 회로(130)에는 반도체장치(1500)의 동작을 안정시킬 목적으로, 레귤레이터 회로나 리미터 회로 등을 적소에 추가해도 좋다.
도 3을 참조해서 전원 회로(200)에 관하여 설명한다. 전원 회로(200)는 제1 용량(300)과, 2개의 다이오드가 설치된 정류부(302)와, 평활화 용량(304)과, 1개의 저항과 1개의 용량이 설치된 지연 회로(306)를 갖는다. 전원 회로(200)는 안테나 회로(102)로부터의 출력 신호를 평활화하고, 전원전압 및 디지털 회로의 리셋 신호를 생성한다. 전원전압은 기준전위(기준 라인의 전위)와 일정한 전위차를 갖는 안정한 전위가 되도록 조정한다.
제1 복조 신호 생성 회로(201)는, 안테나 회로(102)에 발생한 유도 전압에 포함되는 데이터를 복조한다. 제2 복조 신호 생성 회로(202)는 안테나 회로(102)에 발생한 유도 전압에 포함되는 데이터를 복조한다.
리더/라이터(110)로부터 송신되어 오는 반송파는 디지털 회로(106)로부터의 출력에 따라 변조 회로(204)에 의해 변조되고, 안테나 회로(102)에 보내진다.
우선, 디지털 회로(106)는, 아날로그 회로(130)로부터 공급되는 전원전압과, 2계통의 복조 신호와, 리셋 신호를 수신하고, 제1 복조 신호의 파형의 상황에 따라, 제1 복조 신호나 제2 복조 신호를 선택함으로써 사용하는 복조 신호 생성 회로가 결정된다. 다음에 디지털 회로(106)에서, 선택된 신호가 다른 디지털 회로에 보내지고, 어느 신호를 선택했는지의 정보를 아날로그 회로(130)에 피드백한다. 또한, 선택된 복조 신호의 데이터의 내용에 따라서 반도체장치(1500)가 동작하도록 명령한다. 예를 들면 선택된 복조 신호의 데이터의 내용이 "메모리 회로(108)의 데이터를 리더/라이터(110)에 회신해라"인 경우에는, 메모리 회로(108)에 액세스해서 데이터를 취득하고, 변조 회로(204)에 송신한다.
메모리 회로(108)에는, 적어도 반도체장치(1500)에 고유한 데이터(개체 식별 정보)가 기억되어 있다. 메모리 회로(108)는, 디지털 회로(106)에 따라서 데이터의 기록이나 판독을 행하는 제어회로, 및 기억소자를 포함한 회로를 갖는다. 메모리 회로(108)는, 실시의 형태 1에 있어서의 메모리 회로(108)와 유사하다. 기억 내용이 반도체장치(1500)에 고유한 데이터(개체 식별 정보 등)이면, 전원이 공급되지 않더라도 기억의 유지가 가능한 불휘발성 메모리를 사용하는 것이 바람직하다. 반면에, 반도체장치(1500)가 행하는 처리시에 일시적인 기억을 유지하는 것이라면, 휘발성 메모리를 사용해도 된다. 특히, 반도체장치(1500)가 전지를 갖지 않는, 소위 패시브형일 경우에는, 메모리 회로(108)로서 불휘발성 메모리를 사용하는 것이 바람직하다. 또한 시큐리티면을 고려하면, 반도체장치(1500)에 고유한 데이터의 기억에는, 고쳐쓰기 불가능한 메모리를 사용하는 것이 바람직하다.
본 실시의 형태의 반도체장치(1500)가 갖는 제1 복조 신호 생성 회로(201)에 대해서 도 4를 사용하여 설명한다. 제1 복조 신호 생성 회로(201)는 입력부(400)와, 출력부(416)와, 제1 다이오드(404)와, 제2 다이오드(406)와, 제1 저항(408)과, 제2 저항(412)과, 제1 용량(402)과, 제2 용량(410)과, 제3 용량(414)을 갖는다. 입력부(400)는 제1 용량(402)의 일단에 접속되어 있다. 제1 용량(402)의 타단은 제1 다이오드(404)의 양극 및 제2 다이오드(406)의 음극에 접속되어 있다. 제1 다이오드(404)의 음극은 제1 저항(408), 제2 용량(410), 및 제2 저항(412)의 각각의 일단에 접속되어 있다. 제2 저항(412)의 타단은, 제3 용량(414)의 일단 및 출력부(416)에 접속되어 있다. 또한, 제2 다이오드(406)의 양극, 제1 저항(408), 제2 용량(410), 및 제3 용량(414)의 각각의 타단은 기준전위(VSS)에 접속되어 있다.
본 실시의 형태의 반도체장치(1500)가 갖는 제2 복조 신호 생성 회로(202)의 일 구성예에 대해서, 도 5 및 도 6(6c-1, 6c-2)을 참조해서 설명한다. 제2 복조 신호 생성 회로(202)는 제1 입력부(500)와, 제2 입력부(518)와, 출력부(514)와, 제1 복조 회로(502)와, 제2 복조 회로(504)와, 제1 바이어스 회로(506)와, 제2 바이어스 회로(508)와, 콤퍼레이터(510)를 갖는다. 제2 복조 신호 생성 회로(202)에 설치되는 이들 회로에 대해서 이하에 설명하지만, 본 발명이 이것에 한정되는 것은 아니다.
제2 복조 신호 생성 회로(202)의 제1 입력부(500)는 제1 복조 회로(502)의 입력부(600), 및 제2 복조 회로(504)의 입력부(620)에 접속되어 있고, 제2 복조 신호 생성 회로(202)의 제2 입력부(518)는 콤퍼레이터(510)의 입력부(918)(도 9a 내지 9c 참조)에 접속되어 있다. 제1 복조 회로(502)의 출력부(616)는 제1 바이어스 회로(506)의 입력부(800A)에 접속되어 있고, 제2 복조 회로(504)의 출력부(636)는 제2 바이어스 회로(508)의 입력부(800B)에 접속되어 있다. 제1 바이어스 회로(506)의 출력부(808A)는 콤퍼레이터(510)의 제1 입력부(900A)에 접속되어 있고, 제2 바이어스 회로(508)의 출력부(808B)는 콤퍼레이터(510)의 제2 입력부(900B)에 접속되어 있다. 콤퍼레이터(510)의 출력부(912)는 제2 복조 신호 생성 회로(202)의 출력부(514)에 접속되어 있다.
이 때, 제2 복조 신호 생성 회로가 갖는 제1 복조 회로와 제2 복조 회로는, 각각 반대의 극성의 전기 신호를 복조한다.
이 때, 콤퍼레이터(510)의 출력부(912)와 제2 복조 신호 생성 회로(202)의 출력부(514)는, 도 5에 나타낸 바와 같이, 아날로그 버퍼 회로(512)를 통해서 서로 접속되어 있는 것이 바람직하다. 아날로그 버퍼 회로(512)로서, 소스 폴로워 회로, 공통소스 증폭기 회로, 정전류 회로 등을 들 수 있다. 아날로그 버퍼 회로(512)를 설치함으로써, 더 효과적으로 노이즈를 제거하고, 복조 신호를 안정적으로 생성할 수 있다.
제1 복조 회로(502) 및 제2 복조 회로(504)로서 사용하는 복조 회로의 구성의 일례를 도 6a 내지 6c(6c-1 내지 6c-3)에 나타낸다. 제1 복조 회로(502)를 도 6a에 나타낸다. 제1 복조 회로(502)는 입력부(600)와, 출력부(616)와, 제1 다이오드(604)와, 제2 다이오드(606)와, 제1 저항(608)과, 제2 저항(612)과, 제1 용량(602)과, 제2 용량(610)과, 제3 용량(614)을 갖는다. 입력부(600)는 제1 용량(602)의 일단에 접속되어 있다. 제1 용량(602)의 타단은 제1 다이오드(604)의 양극 및 제2 다이오드(606)의 음극에 접속되어 있다. 제1 다이오드(604)의 음극은 제1 저항(608), 제2 용량(610), 및 제2 저항(612)의 각각의 일단에 접속되어 있다. 제2 저항(612)의 타단은, 제3 용량(614)의 일단 및 출력부(616)에 접속되어 있다. 또한 제2 다이오드(606)의 양극, 제1 저항(608), 제2 용량(610), 및 제3 용량(614)의 각각의 타단은 기준전위(VSS)에 접속되어 있다.
제2 복조 회로(504)를 도 6b에 나타낸다. 제2 복조 회로(504)는 입력부(620)와, 출력부(636)와, 제1 다이오드(624)와, 제2 다이오드(626)와, 제1 저항(628)과, 제2 저항(632)과, 제1 용량(622)과, 제2 용량(630)과, 제3 용량(634)을 갖는다. 입력부(620)는 제1 용량(622)의 일단에 접속되어 있다. 제1 용량(622)의 타단은 제1 다이오드(624)의 음극 및 제2 다이오드(626)의 양극에 접속되어 있다. 제1 다이오 드(624)의 양극은 제1 저항(628)과, 제2 용량(630)과, 제2 저항(632)의 각각의 일단에 접속되어 있다. 제2 저항(632)은, 제3 용량(634)의 일단 및 출력부(636)에 접속되어 있다. 또한 제2 다이오드(626)의 음극, 제1 저항(628), 제2 용량(630), 및 제3 용량(634)의 각각의 일단은 기준전위(VSS)에 접속되어 있다.
도 6a, 6b의 제1 다이오드(604), 제2 다이오드(606), 제1 다이오드(624), 및 제2 다이오드(626)는 각각, 다이오드 접속된 TFT로 구성해도 된다. 도 6c-1에 나타내는 다이오드와, 도 6c-2에 나타내는 다이오드 접속된 n형 TFT와, 도 6c-3에 나타내는 다이오드 접속된 p형 TFT는 회로로서 등가다. 도 6a에 나타내는 제1 복조 회로(502)의 일부인 회로(618)에 대해서, 도 6c(6c-1 내지 6c-3)에 나타내는 TFT를 사용해서 구성한 예를 도 7a(7a-1 및 7a-2)에 나타낸다. 마찬가지로, 도 6b에 나타내는 제2 복조 회로(504)의 일부인 회로(638)에 대해서, 도 6c(6c-1 내지 6c-3)에 나타내는 TFT를 사용해서 구성한 예를 도 7b(7b-1 및 b-2)에 나타낸다. 도 7a-1에 나타내는 회로에서는, 다이오드 접속된 TFT로서, n형 TFT(700) 및 n형 TFT(702)를 사용한다. 도 7a-2에 나타내는 회로에서는, 다이오드 접속된 TFT로서, p형 TFT(704) 및 p형 TFT(706)을 사용한다. 도 7b-1에 나타내는 회로에서는, 다이오드 접속된 TFT로서, n형 TFT(708) 및 n형 TFT(710)를 사용한다. 도 7b-2에 나타내는 회로에서는, 다이오드 접속된 TFT로서, p형 TFT(712) 및 p형 TFT(714)를 사용한다.
제1 복조 회로(502) 및 제2 복조 회로(504)는, 도 6a 내지 6c(6c-1 내지 6c-3), 도 7a(7a-1, 7a-2) 및 7b(7b-1, 7b-2)에 나타내는 회로를 조합해서 구성하면 된다. 도 7a-1에 나타내는 회로(618)를 갖는 제1 복조 회로(502)와, 도 7b-2에 나 타내는 회로(638)를 갖는 제2 복조 회로(504)를 사용해도 되고, 도 7a-2에 나타내는 회로(618)를 갖는 제1 복조 회로(502)와, 도 7b-1에 나타내는 회로(638)를 갖는 제2 복조 회로(504)를 사용해도 된다. 또는 도 7a-2에 나타내는 회로(618)를 갖는 제1 복조 회로(502)와, 도 7b-2에 나타내는 회로(638)를 갖는 제2 복조 회로(504)를 사용해도 된다. 바람직하게는, 제1 복조 회로(502)에 도 7a-1에 나타내는 회로(618)를 사용하고, 제2 복조 회로(504)에 도 7b-1에 나타내는 회로(638)를 사용한다. 일반적으로, n형 TFT는 p형 TFT보다 캐리어의 이동도가 높다. 따라서 제1 복조 회로 및 제2 복조 회로가 갖는 TFT를, 모두 n형 TFT로 함으로써, 회로의 동작 성능을 향상시킬 수 있다.
도 6a에 나타낸 제1 용량(602)(또는 제1 용량(622))은 파형의 진폭의 중심(기준 라인)을 보정한다. 제1 저항(608)(또는 제1 저항(628))은, b1점(또는 b2점)에 흐르는 전류를 일정하게 한다. 또한 제2 용량(610)(또는 제2 용량(630))은, 파형을 평활하게 하기 위해서 설치된다. 제1 저항(608)(또는 제1 저항(628))의 저항값은, 제2 용량(610)(또는 제2 용량(630))의 정전용량의 크기에 따라, 적절히 조정한다. 제1 저항(608)(또는 제1 저항(628))의 저항값이 작을 경우에는 진폭이 작아지고, 상기 저항값이 과대할 경우에는 제2 다이오드(606)(또는 제2 다이오드(626))의 항복 현상이 발생하여, 반도체 장치가 정상적으로 동작하지 않는다. 또한 제2 저항(612)(또는 제2 저항(632))과, 제3 용량(614)(또는 제3 용량(634))은, 고주파성분을 제거하는 로 패스 필터로서 기능한다.
제1 바이어스 회로(506) 및 제2 바이어스 회로(508)의 구성의 일례를 도 8에 나타낸다. 도 8에 나타내는 바이어스 회로에서는, 입력부(800)(이하, 제1 바이어스 회로에서는 입력부(800A), 제2 바이어스 회로에서는 입력부(800B)라고 한다.)가, 용량(802)(이하, 제1 바이어스 회로에서는 용량(802A), 제2 바이어스 회로에서는 용량(802B)이라고 한다.)의 일단에 접속되어 있다. 용량(802)의 타단은 출력부(808)(이하, 제1 바이어스 회로에서는 출력부(808A), 제2 바이어스 회로에서는 출력부(808B)이라고 한다.) 및 제1 저항(804)(이하, 제1 바이어스 회로에서는 제1 저항(804A), 제2 바이어스 회로에서는 제1 저항(804B)이라고 한다.), 제2 저항(806)(이하, 제1 바이어스 회로에서는 제2 저항(806A), 제2 바이어스 회로에서는 제2 저항(806B)이라고 한다.)의 각각의 일단에 접속되어 있다. 제1 저항(804)의 타단은 전원전위(VDD)에 접속되어 있고, 제2 저항(806)의 타단은 기준전위(VSS)에 접속되어 있다.
용량(802)은 입력부(800)를, 제1 저항(804)이 접속되어 있는 전원전위로부터 직류적으로 분리시킨다.
제1 저항(804)과 제2 저항(806)은, 콤퍼레이터(510)가 갖는 제1 입력부(900A)와 제2 입력부(900B)에 입력되는 신호의 전위에 차이를 생기게 하기 위해서 설치된다. 제1 저항(804A)의 저항값 R1A, 제1 저항(804B)의 저항값 R1B, 제2 저항(806A)의 저항값 R2A 및 제2 저항(806B)의 저항값 R2B는, R1A≠R2A, 및 R1B≠R2B를 만족한다. 바람직하게는, R1A=R2B, 및 R1B=R2A로 한다. 콤퍼레이터(510)가 제1 바이어스 회로(506) 및 제2 바이어스 회로(508)를 가짐으로써, 콤퍼레이터(510)에 있어서의, 노이즈에 기인하는 오작동을 방지할 수 있다.
콤퍼레이터(510)의 구성의 일례를 도 9a 내지 9c에 나타낸다. 콤퍼레이터(510)에는 차동 회로, 차동 증폭기, 또는 OP 앰프 등의, 2개의 신호를 비교하는 기능을 갖는 회로와, 그 동작을 정지시키기(전원전위로부터 기준전위에 흐르는 전류를 정지시키기) 위한 스위치가 포함된다. 콤퍼레이터(510)는 제1 입력부(900A)와, 제2 입력부(900B)와, 제3 입력부(918)와, 제1 내지 제6 TFT(902∼916)와, 제1 출력부(912)를 갖고 있다. 콤퍼레이터(510)에 있어서, 제1 입력부(900A)는 제1 바이어스 회로(506)의 출력부(808A)에 접속되어 있고, 제2 입력부(900B)는 제2 바이어스 회로(508)의 출력부(808B)에 접속되어 있다. 제1 입력부(900A)는 제1 TFT(902)(n형)의 게이트 전극에 접속되어 있고, 제2 입력부(900B)는 제2 TFT(904)(n형)의 게이트 전극에 접속되어 있다. 제1 TFT(902)(n형)의 소스 전극 또는 드레인 전극의 한쪽은, 제5 TFT(910)(n형)의 소스 전극 또는 드레인 전극의 한쪽과, 제2 TFT(904)(n형)의 소스 전극 또는 드레인 전극의 한쪽에 접속되어 있다. 제1 TFT(902)(n형)의 소스 전극 또는 드레인 전극의 다른 한쪽은 제3 TFT(906)(p형)의 소스 전극 또는 드레인 전극의 한쪽과, 제3 TFT(906)(p형)의 게이트 전극과, 제4 TFT(908)(p형)의 게이트 전극에 접속되어 있다. 제3 TFT(906)(p형)의 소스 전극 또는 드레인 전극의 다른 한쪽은 전원전위(VDD)에 접속되어 있다. 제4 TFT(908)(p형)의 소스 전극 또는 드레인 전극의 한쪽은 전원전위(VDD)에 접속되어 있다. 제4 TFT(908)(p형)의 소스 전극 또는 드레인 전극의 다른 한쪽은 출력부(912)과, 제2 TFT(904)(n형)의 소스 전극 또는 드레인 전극의 다른 한쪽에 접속되어 있다. 제5 TFT(910)(n형)의 게이트 전극은 배선(914)을 통해 정전류 회 로(1003)(도 10a를 참조.)에 접속되어 있다. 제5 TFT(910)(n형)의 소스 전극 또는 드레인 전극의 다른 한쪽은 제6 TFT(916)(p형)의 소스 전극 또는 드레인 전극의 한쪽에 접속되어 있다. 제6 TFT(916)(p형)의 소스 전극 또는 드레인 전극의 다른 한쪽은 기준전위(VSS)에 접속되어 있다. 이 때 제6 TFT(916)(p형)는 전원전위로부터 기준전위에 흘러들어 오는 전류를 제어할 수 있도록 접속되면 된다. 제6 TFT(916)(p형)는, 제3 TFT(906)(p형)의 소스 전극 또는 드레인 전극의 한쪽 및 제4 TFT(908)(p형)의 소스 전극 또는 드레인 전극의 한쪽을 접속하는 배선과 전원전위의 배선 사이에 배치해도 되고(도 9c의 제6 TFT(916C)를 참조), 제5 TFT(910)(n형)와 기준전위의 배선 사이에 배치해도 되고(도 9a의 제6 TFT(916)를 참조), 제1 TFT(902)(n형)의 소스 전극 또는 드레인 전극의 한쪽 및 제2 TFT(904)(n형)의 소스 전극 또는 드레인 전극의 한쪽을 접속하는 배선과 제5 TFT(910)(n형)의 소스 전극 또는 드레인 전극의 한쪽 사이에 배치해도 된다(도 9b의 제6 TFT(916B)를 참조). 제6 TFT(916)(p형)의 게이트 전극은 제3 입력부(918)와 접속되어 있다. 배선(914)은, 정전류 회로(1003)에 접속되어 있다. 이 때, 콤퍼레이터(510)의 구성은 이것에 한정되지 않는다.
이하에, 콤퍼레이터(510)의 동작에 관하여 설명한다. 우선, 제6 TFT(916)(p형)가 온 상태인 경우를 설명한다.
콤퍼레이터(510)의 정전류원인 제5 TFT(910)(n형)에 흐르는 전류를 Id로 둔다. 여기에서, 제3 TFT(906)(p형)과 제4 TFT(908)(p형)는 커런트 미러 회로를 구성하고 있기 때문에, 제3 TFT(906)(p형) 및 제4 TFT(908)(p형)의 소스 전극과 드레인 전극 간에는 각각, Id/2의 전류가 흐르게 된다. 또한 도 9a 내지 9c에 나타내는 점 a의 전위는 V5로 설정한다.
여기에서, 차동쌍을 구성하고 있는 2개의 TFT에, 다른 전위가 인가되는 경우에 관하여 설명한다. 우선, 제1 입력부(900A)의 전위가, 제2 입력부(900B)의 전위보다 높은 경우에 대해서 생각해본다. 제1 TFT(902)(n형) 및 제2 TFT(904)(n형)에 흐르는 전류는 이하의 수식 (1)로 나타낸다. 여기에서, Vgs는 게이트 전압, Vds는 드레인 전압, Vth는 임계전압이며, k는 트랜스 컨덕턴스 계수, λ는 채널 길이 변조 계수다.
[수식 1]
수식 (1)에 있어서, 제1 입력부(900A)의 전위는 제2 입력부(900B)의 전위보다 높기 때문에, 제1 TFT(902)(n형)의 게이트 전압인 Vgs(902)와, 제2 TFT(904)(n형)의 게이트 전압인 Vgs(904) 사이에는, Vgs(902)>Vgs(904)의 관계가 성립한다. 트랜스 컨덕턴스 계수 k는 TFT의 채널 형성 영역에 있어서의 캐리어의 이동도, 게이트 절연막의 용량, 채널 폭, 및 채널 길이에 의해 결정되는 TFT에 고유한 값(상수)이며, 채널 길이 변조 계수 λ는 TFT의 제조 공정에 의해 결정되는 상수다. 따라서 제1 TFT(902)(n형)과 제2 TFT(904)(n형)에 있어서, 트랜스 컨덕턴스 계수 k과 채널 길이 변조 계수 λ가 동일하면, 제1 TFT(902)(n형)의 드레인 전압 Vds와 제2 TFT(904)(n형)의 드레인 전압 Vds 사이에는 Vds(902)<Vds(904)의 관계가 성립한다. 다음에 제1 입력부(900A)의 전위가, 제2 입력부(900B)의 전위보다 낮을 경우에 대해서 상기와 마찬가지로 고려해보면, 제1 TFT(902)(n형)의 드레인 전압 Vds와 제2 TFT(904)(n형)의 드레인 전압 Vds에는, Vds(902)>Vds(904)의 관계가 성립한다.
이상과 같이, 출력부(912)의 전압은, 입력부(900A)와 입력부(900B)의 전위의 대소관계에 따라 변동한다.
다음에 제6 TFT(916)(p형)가 오프 상태인 경우를 설명한다.
제6 TFT(916)(p형)가 오프 상태로 됨으로써 콤퍼레이터(510)에서는 전원전위(VDD)와 기준전위(VSS)의 캐리어의 이동이 거의 없어지는 지점이 발생한다. 이에 따라 이 지점(노드)이 부동 전위가 되고, 부동 전위가 된 노드는 디바이스의 각 파라미터나 제조 공정 등에 좌우된다.
이 때, 콤퍼레이터(510)는, 상기에 나타내는 구성에 한정되지 않고, 상기와 마찬가지로 기능하는 것이면, 어떠한 구성으로 해도 상관없다.
다음에 아날로그 버퍼 회로(512)의 회로 구성의 예에 대해서, 도 10a, 10b에 나타낸다. 도 10a의 아날로그 버퍼 회로는 입력부(1000)와, 배선(914)과, 소스 폴로워 회로(1001)와, 인버터 회로(1002)와, 정전류 회로(1003)와, 인버터 회로(1004)와, 출력부(1005)를 갖는다. 배선(914)은, 콤퍼레이터(510)의 배선(914)에 접속되어 있다. 출력부(1005)는 제2 복조 신호 생성 회로(202)의 출력부(514)에 접속되어 있다.
도 10b의 아날로그 버퍼 회로는 입력부(1000B)와, 배선(914B)과, 소스 폴로워 회로(1001B)와, 정전류 회로(1003B)와, 출력부(1005B)를 갖는다. 출력부(1005B) 는 제2 복조 신호 생성 회로(202)의 출력부(514)에 접속되어 있다.
도 10a 또는 10b에 나타낸 바와 같은 아날로그 버퍼 회로(512)를 설치함으로써, 더 효과적으로 노이즈를 제거하고, 복조 신호를 안정적으로 생성할 수 있다.
도 11을 사용해서 제1 복조 신호와 제2 복조 신호를 처리하는 선택 회로에 관하여 설명한다. 선택 회로는 디지털 회로의 일부이지만, 클록을 필요로 하지 않는다. 이하에 회로 블록 구성의 일례와, 그 동작에 대해서 나타낸다.
도 11에 나타내는 선택 회로는, 제1 입력부(1100)와, 제2 입력부(1102)와, 제1 출력부(1110)와, 제2 출력부(1112)와, 인버터(1104)와, 플립플롭 회로(1106)와, 셀렉터 회로(1108)를 갖는다. 제1 입력부(1100)는 인버터(1104)의 입력부와 셀렉터 회로(1108)의 A단자에 접속되어 있고, 제2 입력부(1102)는 셀렉터 회로(1108)의 B단자에 접속되어 있다. 이 때, 셀렉터 회로(1108)의 A단자 및 B단자에의 접속은 이것에 한정되지 않는다. 제1 입력부(1100)가 셀렉터 회로(1108)의 B단자에 접속되어 있고, 제2 입력부(1102)가 인버터(1104)의 입력부와 셀렉터 회로(1108)의 A단자에 접속되어 있어도 된다. 인버터(1104)의 출력부는 플립플롭 회로(1106)의 CLK단자에 접속되어 있고, D단자에는 전원전위가 접속되어 있고, 리셋 신호가 XR단자에 입력되어 있다. 플립플롭 회로(1106)의 출력부인 Q단자는 제1 출력부(1110)와 셀렉터 회로(1108)의 S단자에 접속된다. 셀렉터 회로(1108)의 출력부인 Q단자는 제2 출력부(1112)에 접속된다.
이하, 도 11의 선택 회로의 동작에 관하여 설명한다. 동작의 설명중 "HIGH"의 기재는 전원전위와 같은 전위상태를 나타내고, "LOW"는 기준전위와 같은 전위상 태를 나타낸다. 도 11의 선택 회로는, 제1 입력부(1100)의 상태를 모니터하고, 그 결과로부터 2개의 입력부 중 신호의 한쪽을 선택하고, 선택된 신호를 제2 출력부(1112)에 출력하고, 어느 쪽의 신호를 선택했는지의 정보를 제1 출력부(1110)에 출력한다. 선택된 신호는 제2 출력부(1112)로부터 다른 디지털 회로에 출력되고, 어느 쪽의 신호를 선택했는지에 관한 정보는 제1 출력부(1110)로부터 아날로그 회로(130)의 제2 복조 신호 생성 회로(202)에 피드백된다. 피드백 신호는, 제1 복조 신호를 선택할 때는 HIGH가 되고, 제2 복조 신호를 선택할 때는 LOW가 된다. 이 때, 피드백 신호와 선택되는 신호의 관계는 이것에 한정되지 않고, 제1 복조 신호를 선택할 때는 LOW가 되고, 제2 복조 신호를 선택할 때는 HIGH가 되도록 구성해도 좋다.
다음에 인버터(1104)에 관하여 설명한다. 인버터(1104)의 입력부에 접속되어 있는 제1 입력부(1100)가 HIGH에서 LOW가 되거나, LOW에서 HIGH가 될 때, 인버터(1104)의 출력은, 출력의 직전의 상태로부터 반전의 상태로(LOW에서 HIGH가 되거나 HIGH에서 LOW가 된다) 천이한다. 반대로, 인버터(1104)의 입력부에 접속되어 있는 제1 입력부(1100)가 HIGH를 유지하거나 LOW를 유지할 때, 인버터(1104)의 출력은, 출력의 직전의 상태로부터 반전하지 않고, 상태를 유지(HIGH를 유지, 또는 LOW를 유지)한다. 이 성질을 이용하여, 제1 입력부(1100)의 파형의 상태(인버터에 있어서 HIGH에서 LOW가 된 신호인지 또는 LOW에서 HIGH가 된 신호인지 여부)를 검지한다. 이 때, 입력부에 있어서의 신호가 HIGH에서 LOW가 되었는지, 또는 LOW에서 HIGH가 되었는지를 모니터할 수 있으면, 인버터 이외의 소자를 사용해도 된다.
다음에 플립플롭 회로(1106)에 관하여 설명한다. 우선, XR단자에 입력된 리셋 신호에 의해 출력 Q가 LOW가 된다. 다음에 인버터(1104)로부터의 출력이 LOW에서 HIGH(회로 구성에 따라서는 HIGH에서 LOW)로 천이할 때, 플립플롭 회로(1106)는ㄴ D단자에 접속되어 있는 전원전위(VDD이며, 보통 HIGH다. 이하 같다.)를 출력 Q에 전달한다. 반대로, 인버터(1104)로부터의 출력이 LOW에서 HIGH(회로 구성에 따라서는 HIGH에서 LOW)로 천이할 때 이외에는 플립플롭 회로(1106)의 출력은 직전의 상태를 유지한다. 즉, 리셋 신호에 의해 출력 Q가 LOW가 되고, 인버터(1104)로부터의 출력이 LOW에서 HIGH(회로 구성에 따라서는 HIGH에서 LOW)로 천이했을 때만, 전원전위를 출력한다.
다음에 셀렉터 회로(1108)에 관하여 설명한다. 셀렉터 회로는 S단자의 전위에 의해 A단자 또는 B단자를 선택하고, 선택된 단자의 전위를 Y단자에 출력한다. 예를 들면 S단자의 전위가 HIGH일 때, A단자의 전위를 Y단자에 출력하는 구성으로 했을 경우, S단자가 LOW이면 B단자의 전위를 Y단자에 출력한다. 여기에서는 S단자가 HIGH일 때는 A단자를 선택하고, S단자가 LOW일 때는 B단자를 선택하는 것으로 했지만, S단자의 전위와, A단자 또는 B단자를 선택하는 관계는 상기에 한정되지 않고, 자유롭게 설정할 수 있다.
복조 신호 및 그 주변의 신호선의 거동에 대해서 반송파의 변조도가 100%인 경우와 변조도가 10%인 반송파의 경우에 대해서, 각각 설명한다.
변조도가 100%인 때에는, 안테나 회로(102)로부터 변조도 100%의 신호가 아날로그 회로(130)의 제1 복조 신호 생성 회로(201)와 제2 복조 신호 생성 회 로(202)에 입력된다. 제1 복조 신호 생성 회로(201)로부터의 출력 신호인, 제1 복조 신호는 인버터(1104)가 HIGH에서 LOW가 되거나 LOW에서 HIGH가 되는 파형을 갖는다. 그 결과, 제1 복조 신호를 복조 신호로서 선택하고, 다른 디지털 회로에 출력한다. 또한 그 정보를 제2 복조 신호 생성 회로(202)에 피드백 하고, 콤퍼레이터(510)의 동작을 멈추어, 소비 전력의 낭비를 억제한다.
변조도가 10%인 때에는, 안테나 회로(102)로부터 변조도 10%의 신호가 아날로그 회로(130)의 제1 복조 신호 생성 회로(201)와 제2 복조 신호 생성 회로(202)에 입력된다. 제2 복조 신호 생성 회로(202)로부터의 출력 신호인, 제2 복조 신호는 인버터(1104)가 HIGH를 유지하거나 LOW를 유지하는 파형을 갖는다. 그 결과, 제2 복조 신호를 복조 신호로서 선택하고, 다른 디지털 회로에 출력한다. 또한 그 정보를 제2 복조 신호 생성 회로(202)에 피드백하고, 콤퍼레이터(510)의 동작을 멈추지 않고, 그대로 동작시킨다.
이상 설명한 일 구성예에 의해, 변조도가 100%인 반송파와 변조도가 10%인 반송파의 어느 쪽도 복조할 수 있고, 변조도가 100%인 때는 쓸데없는 소비 전력을 억제하는 것이 가능하게 된다.
이상에서 설명한 바와 같이, 본 발명의 반도체장치는 반송파의 변조도가 10%인 경우와 변조도가 100%인 경우에서, 사용하는 복조 신호 생성 회로를 전환하고, 사용하지 않는 회로의 일부의 동작을 정지시키기 때문에, 소비 전력을 저감할 수 있다.
또한 변조도가 10%인 반송파와 변조도가 100%인 반송파의 경우에서, 다른 복 조 신호 생성 회로를 사용하기 때문에, 각각의 복조 신호 생성 회로가 갖는 소자의 파라미터에 대해서, 변조도가 다른 경우까지 고려할 필요가 없고, 설계의 자유도가 향상된다. 또한 반도체장치를 안정적으로 동작시키는 것이 용이해진다.
디지털 회로에 의한 복조 신호의 모니터를, 제1 복조 신호의 파형의 형상만을 사용해서 행하기 때문에, 본 발명은, 작은 회로 규모로 실현할 수 있다.
또한 제2 복조 신호 생성 회로에 있어서 제2 복조 신호 생성 회로 중의 제1 바이어스 회로의 출력과 제2 바이어스 회로의 출력의 차분을 검출함으로써 제2 복조 신호를 생성하고, 변조도가 작은 신호여도 안정적으로 복조 신호를 생성할 수 있다. 따라서 정보의 송수신을 가능하게 한다.
제1 바이어스 회로의 출력과 제2 바이어스 회로의 출력에 존재하는 노이즈는 동위상이다. 본 발명에서는, 제1 바이어스 회로의 출력과 제2 바이어스 회로의 출력을 비교함으로써 제2 복조 신호의 생성을 행한다. 따라서 각각의 노이즈가 캔슬되어, 반송파에 기인하는 노이즈의 영향을 저감해서 신호의 복조를 하는 것이 가능하게 된다. 그 결과, 변조도가 10%인 무선신호에 대해서도 신호의 검출을 안정적으로 행할 수 있다. 그 때문에 ISO/IEC 15693에 준거한 신호의 송수신을 안정적으로 행할 수 있다.
또한, 본 발명의 반도체장치에서는, 무선신호의 수신중에 전원전력의 공급이 계속해서 이루어지기 때문에, 안정된 동작이 가능하다.
(실시의 형태 3)
본 실시의 형태에서는, 본 발명의 복조 신호 생성 회로를 갖는 반도체장치의 구성의 일례에 대해서, 실시의 형태 1 및 2에서 설명한 형태와는 다른 형태에 관하여 설명한다. 구체적으로는, 실시의 형태 2에서 설명한 반도체장치에 배터리를 설치한 구성으로 한다.
도 14에는 본 실시의 형태의 반도체장치의 블럭도를 나타낸다. 본 실시의 형태의 반도체장치(1800)는, 리더/라이터(1811)와 전자기파에 의해 무선으로 데이터의 송수신을 행한다. 리더/라이터(1811)는, 통신회선(1812)을 통해 제어장치(1813)에 접속되어 있는 것이 바람직하다. 제어장치(1813)는, 리더/라이터(1811)와 반도체장치(1800) 사이의 통신을 제어한다.
또한, 반도체장치(1800)에는 리더/라이터(1811)로부터 무선으로 전력이 공급된다.
반도체장치(1800)는, 안테나 회로(1802)와, 충방전 회로(1803)와, 배터리(1804)와, 전원 회로(1805)와, 제1 복조 신호 생성 회로(1806)와, 제2 복조 신호 생성 회로(1807)와, 변조 회로(1808)와, 제어회로(1809)와, 기억회로(1810)를 갖는다. 반도체장치(1800)가 안테나를 갖지 않고, 외부 안테나를 접속하기 위한 배선을 포함해도 된다. 상기 배선과 외부 안테나가 접속되어 있어도 된다. 이 경우에는, 별도 제조된 안테나를 배선에 접속한다. 배선과 안테나의 접속에는, 배선과 전기적으로 접속된, 접속단자(단자전극)를 사용할 수 있다. 또한, 반도체장치(1800)는 상기의 구성에 한정되지 않고, 클록 발생 회로, 또는 중앙처리장치(이하, CPU라고 한다.) 등을 포함할 수도 있다.
이 때, 클록 발생 회로란, 안테나 회로(1802)에 발생한 교류의 유도 전압에 의거하여 제어회로(1809), 기억회로(1810) 등의 동작에 필요한 주파수의 클록 신호를 생성하고, 각 회로에 클록 신호를 공급하는 회로를 말한다. 클록 발생 회로에는, 발진회로를 사용해도 되고, 분주회로를 사용해도 된다.
안테나 회로(1802)는, 안테나와 정류회로를 갖는 것이 바람직하고, 리더/라이터(1811)로부터 발신되는 전자기파를 수신하고, 교류의 유도 전압을 발생한다. 이 유도 전압은 반도체장치(1800)의 전원전력이 되는 것 이외에, 리더/라이터(1811)로부터 송신되는 데이터를 포함하고 있다.
본 발명에 사용할 수 있는 안테나의 형상에 관해서는 특별하게 한정되지 않는다. 그 때문에 반도체장치(1800)에 있어서의 안테나 회로(1802)에 적용하는 신호의 전송방식은, 전자결합방식, 전자유도방식 또는 전파방식 등을 사용할 수 있다. 전송방식은, 실시자가 사용 용도를 고려해서 적절히 선택하면 된다. 따라서 전송방식에 따라 최적의 길이와 형상을 갖는 안테나를 설치하면 좋다. 본 발명에서는 신호의 전송방식으로서, 통신 주파수 13.56MHz인, 전자유도방식을 사용하는 것이 바람직하다.
전송방식으로서 전자결합방식 또는 전자유도방식(예를 들면 13.56MHz 대)을 적용할 경우에는, 전계밀도의 변화에 의한 전자유도를 이용하기 위해서, 안테나로서 기능하는 도전막을 고리형상(예를 들면 루프안테나) 또는 나선형(예를 들면 스파이럴안테나)으로 형성한다.
전송방식으로서 전파방식의 일종인 마이크로파방식(예를 들면 UHF대(860∼960MHz 대) 또는 2.45GHz대 등)을 적용할 경우에는, 신호의 전송에 사용하는 전파 의 파장을 고려해서 안테나로서 기능하는 도전막의 길이나 형상을 적절히 설정하면 좋다. 안테나로서 기능하는 도전막을 예를 들면 선형(예를 들면 다이폴안테나), 평탄한 형상(예를 들면 패치안테나) 등으로 형성할 수 있다. 또한 안테나로서 기능하는 도전막의 형상은 선형에 한정되지 않고, 전자기파의 파장을 고려해서 곡선형이나 에스자 형상 또는 이것들을 조합한 형상으로 형성해도 된다.
이 때, 안테나 회로(1802)에 설치하는 안테나의 형상 및 접속 방법에 관해서는 실시의 형태 1의 반도체장치(1500)가 갖는 안테나인, 도 8에 나타낸 것과 유사하다.
전원 회로(1805)는 안테나 회로(1802)에 발생한 유도 전압을 다이오드 등에 의해 정류하고, 용량을 사용해서 안정화함으로써 기준전위(기준 라인의 전위)와 일정한 전위차를 갖는 안정한 전위를 유지하도록 조정한다.
제어회로(1809)는 제1 복조 신호 또는 제2 복조 신호를 선택하고, 제1 복조 신호의 선택시는 제2 복조 신호 생성 회로(1807)를 제어하기 위한 데이터를 출력한다. 또한 선택된 복조 신호에 근거해 명령의 해석, 기억회로(1810)의 제어, 및 외부에 송신하는 데이터를 변조 회로(1808)에 출력하는 등의 동작을 행한다. 제어회로(1809)는 메모리 제어신호의 생성 회로 외에도, 복호화회로나 정보판정 회로 등을 포함해도 된다. 또한 제어회로(1809)는 반도체장치(1800)로부터 리더/라이터(1811)에 송신된, 기억회로(1810)로부터 추출된 데이터의 일부 또는 전부를 부호화된 신호로 변환하는 회로를 포함해도 된다.
기억회로(1810)에는, 적어도 반도체장치(1800)에 고유한 데이터(개체 식별 정보)가 기억되어 있다. 기억회로(1810)는, 제어회로(1809)에 따라서 데이터의 기록이나 판독을 행하는 제어회로와, 기억소자를 포함한 회로를 갖는다. 기억회로(1810)는, 유기 메모리, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 마스크 ROM(Read Only Memory), PROM(Programmable Read Only Memory), EPROM(Electrically Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read OnlyMemory), 및 플래시 메모리로부터 선택된 일종 또는 복수 종을 갖는다. 기억 내용이 반도체장치(1800)에 고유한 데이터(개체 식별 정보등)이면, 전원이 공급되지 않더라도 기억의 유지가 가능한 불휘발성 메모리를 사용하는 것이 바람직하다. 반도체장치(1800)가 행하는 처리시에 일시적인 기억을 유지하는 것이라면, 휘발성 메모리를 사용해도 된다. 특히, 반도체장치(1800)가 전지를 갖지 않는, 소위 패시브형일 경우에는, 불휘발성 메모리를 사용하는 것이 바람직하다.
유기 메모리는, 한 쌍의 도전층 간에 유기 화합물을 포함한 층이 끼워진 구조를 갖고, 구조가 단순하기 때문에, 적어도 두 가지의 이점이 있다. 하나는 제조 공정을 간략화할 수 있고, 비용을 절감할 수 있는 점이다. 또 하나는 메모리 회로의 면적을 작게 하는 것이 용이해서, 대용량화를 용이하게 실현할 수 있는 점이다. 이 때문에, 기억회로(1810)에는 유기 메모리를 사용하는 것이 바람직하다.
변조 회로(1808)는, 제어회로(1809)로부터의 신호에 근거하여, 안테나 회로(1802)에 부하 변조를 전해준다.
제1 복조 신호 생성 회로(1806)와 제2 복조 신호 생성 회로(1807)는, 안테나 회로(1802)에 발생한 유도 전압에 포함되는 데이터를 복조해서 추출한다.
본 실시의 형태에 있어서의 반도체장치는, 리더/라이터로부터의 전자기파를 수신하고, 상기 전자기파에 의한 전력공급을 받아서 구동한다. 그 때문에 본 실시의 형태에서는 패시브형 반도체장치에 관하여 설명하지만, 본 발명은 이것에 한정되는 것은 아니다. 반도체장치의 내부에 전지를 갖는 구성으로서, 전지에 의해 전력을 공급하고, 구동하는 구성으로 해도 된다.
리더/라이터로부터 발신되는 전자기파는, 규정 주파수의 반송파가 부반송파에 의해 변조되어 있다. 부반송파에 포함되는 신호는, 리더/라이터로부터 반도체장치에 송신하는 이진화된 디지털 신호다. 반송파의 변조방식에는, 진폭을 변경하는 ASK(Amplitude Shift Keying) 변조방식, 주파수를 변경하는 FSK(Frequency Shift Keying) 변조방식이 있다. 본 실시의 형태에서는 ASK 변조방식에 의해 변조된 전자기파를 복조할 경우에 관하여 설명한다.
본 발명의 반도체장치(1800)가 갖는 제1 복조 신호 생성 회로(1806)와, 제2 복조 신호 생성 회로(1807)는 실시의 형태 1에서 설명 한 반도체장치(100)가 갖는 제1 복조 신호 생성 회로(201)와, 제2 복조 신호 생성 회로(202)와 유사하다. 그 때문에 본 실시의 형태에서는 상세한 기재에 관해서는 생략한다.
제1 복조 신호 생성 회로(1806)와, 제2 복조 신호 생성 회로(1807)에서 복조된 신호는 제어회로(1809)에 입력되고, 제어회로(1809)에 의해 기억회로(1810) 내에 기억되어 있는 개체 식별 정보 등이 추출되고, 추출된 정보는 제어회로(1809) 내에서 인코드 되어, 변조 회로(1808)에 입력된다. 변조 회로(1808)는 입력된 신호에 따라서 변조하고, 안테나 회로(1802)로부터 리더/라이터(1811)에 정보를 송신한다. 리더/라이터(1811)에 수신된 정보는 통신회선(1812)에 의해 제어장치(1813)에 송신된다.
도 14에 있어서의 전원 회로(1805)는, 반도체장치(1800)가 갖는 각 회로에 전력을 공급한다. 또한 안테나 회로(1802)에 설치되는 정류회로를 통해서 안테나 회로(1802)로부터 입력되는 외부의 무선신호에 의해 배터리(1804)가 충전되고, 배터리(1804)에 충전된 전력에 의해 충방전 회로(1803)를 통해 각 회로에 전력의 공급을 행할 수 있다. 배터리(1804)에 충전된 전력을 사용함으로써, 통신 거리가 연장된 경우에 반도체장치(1800)의 안테나 회로(1802)로부터 충분한 전력을 얻을 수 없을 때에도 전원 회로(1805)에 전력을 공급할 수 있고, 반도체장치(1800)를 동작시키는 것이 가능하게 된다. 이에 따라 본 발명의 반도체장치를 보다 확실히 안정적으로 동작시킬 수 있다.
또한 안테나 회로(1802)는 복수의 안테나를 갖고 있어도 된다. 안테나 회로(1802)가 복수의 안테나를 가짐으로써 리더/라이터와의 데이터의 송수신에 사용하는 안테나와 전력의 공급을 행하는 안테나를 다르게 설치할 수 있다. 또한 복수의 안테나가 수신하는 주파수대가 각각 다름으로써 리더/라이터(1811) 이외(다른 리더/라이터 등)로부터 송신된 전파 등을 수신할 수 있다. 따라서 전파를 효율적으로 이용해서 전력의 공급을 행할 수 있다.
이 때, 본 명세서에 있어서의 배터리는, 충전함으로써 연속 사용 시간을 회 복할 수 있는 전지를 말한다. 또한 배터리로서는, 시트 형상의 전지를 사용하는 것이 바람직하다. 예를 들면 리튬 전지, 바람직하게는 겔형 전해질을 사용하는 리튬 폴리머 전지나, 리튬 이온 전지 등을 사용함으로써 소형화가 가능하다. 물론, 충전 가능한 전지이면 이것들에 한정되지 않고, 니켈 수소 전지, 니켈 카드뮴 전지 등의 충전 방전 가능한 전지여도 좋고, 또 대용량의 콘덴서 등을 사용해도 된다.
이상에서 설명한 바와 같이, 본 발명의 반도체장치를 사용함으로써 변조도가 작은 변조 신호를 안정적으로 복조하고, 정보를 수신할 수 있다. 구체적으로는, 제1 바이어스 회로의 출력과 제2 바이어스 회로의 출력의 차분을 검출함으로써 복조 신호를 복조하고, 안정적으로 데이터를 추출하는 것이 가능하다.
제1 바이어스 회로의 출력과 제2 바이어스 회로의 출력에 존재하는 노이즈는 동위상이다. 본 발명의 복조 방법은, 제1 바이어스 회로의 출력과 제2 바이어스 회로의 출력을 비교함으로써 복조를 행한다. 따라서 각각의 노이즈는 동위상이기 때문에 캔슬된다. 이상의 이유로, 본 발명의 반도체장치는 반송파에 기인하는 노이즈의 영향을 저감해서 신호의 복조를 하는 것이 가능하게 된다.
또한 본 발명을 사용함으로써 변조도가 10%인 무선신호에 관해서도 신호의 검출이 가능하게 되기 위해서, 전력이 공급되지 않는 기간을 거치지 않고, ISO/IEC 15693로 규격하고 있는 통신방식에 준거한 신호의 송수신이 가능해 진다. 본 발명의 반도체장치에서는, 변조도 10%의 반송파의 수신중에는 전원전력의 공급이 중단되지 않기 때문에, 안정적으로 동작할 수 있다.
본 실시의 형태의 반도체장치는, 배터리를 가지기 때문에, 종래와 같이, 전 지의 경시적 열화로 인한 개체 정보의 송수신을 행하기 위한 전력의 부족을 보충할 수 있다. 특히, 본 발명의 반도체장치는 콤퍼레이터를 사용하고 있고, 콤퍼레이터의 소비 전력은 크기 때문에, 본 실시의 형태에서 설명한 바와 같이 배터리를 설치하는 것이 대단히 효과적이다.
본 실시의 형태의 반도체장치는, 배터리에 무선으로 전력을 공급하기 위해서 복수 개의 안테나를 갖고 있어도 된다. 그 때문에 충전기에 직접 접속하지 않고, 반도체장치를 구동하기 위한 전력을 공급하는 배터리의 충전을, 외부에서의 전자기파에 의해 행할 수 있다. 그 결과, 종래의 액티브 타입의 RFID태그와 같이 전지의 잔존 용량의 확인이나 전지의 교환을 할 필요가 없고, 장시간·장기간에 거쳐서 계속해서 사용할 수 있다. 덧붙여, 반도체장치를 구동하기 위한 전력을 항상 배터리 내에 유지함으로써, 해당 반도체장치가 동작하기 위한 충분한 전력을 얻을 수 있고, 리더/라이터와 반도체장치와의 통신 거리를 증가시킬 수 있다.
이 때, 본 실시의 형태에서는, 축전부로서 배터리를 예시해서 설명했지만, 그 대신에 콘덴서를 사용해서 반도체장치를 구성할 수도 있다. 콘덴서로서는 각종의 것을 사용할 수 있지만, 소형이면서 용량이 큰 전기 이중층 콘덴서나 적층 세라믹 콘덴서를 사용하는 것이 바람직하다. 또한 축전부로서 배터리와 콘덴서를 모두 형성해도 된다.
한편, 본 실시의 형태는, 본 명세서 중의 다른 실시의 형태와 조합해서 실시하는 것이 가능하다.
(실시의 형태 4)
본 실시의 형태에서는, 실시의 형태 1에서 설명한 반도체장치의 제조방법의 일례에 대해서, 도면을 참조해서 설명한다. 본 실시의 형태에 있어서는, 반도체장치에 있어서의 안테나, 배터리, 신호 처리 회로를 동일 기판 위에 박막 트랜지스터를 사용해서 설치하는 구성에 관하여 설명한다. 이 때, 하나의 기판 위에 안테나, 배터리, 신호 처리 회로를 형성함으로써 소형화를 꾀할 수 있다. 또한 본 실시의 형태에서는 배터리로서는 박막의 이차전지를 사용한 예에 관하여 설명한다.
우선, 기판(3401)의 일 표면에 절연막(3402)을 사이에 두고 박리층(3403)을 형성하고, 계속해서 하지막으로서 기능하는 절연막(3404)과, 비정질 반도체막(3405)(예를 들면 비정질 실리콘을 포함한 막)을 적층해서 형성한다(도 15a 참조). 이 때, 절연막(3402), 박리층(3403), 절연막(3404) 및 비정질 반도체막(3405)은, 연속해서 형성할 수 있다. 또한, 박리층(3403)은, 박리할 필요가 없는 경우에는 형성하지 않아도 좋다.
기판(3401)은, 유리 기판, 석영기판, 금속기판(예를 들면 스테인레스 스틸 기판 등), 세라믹 기판 및 실리콘 기판 등의 반도체기판 등으로부터 선택되는 것이다. 그 밖에도, 플라스틱 기판인, 폴리에틸렌 테레프탈레이트(ＰＥＴ), 폴리에틸렌 나프탈레이트(ＰＥＮ), 폴리에테르 술폰(ＰＥＳ), 아크릴 등의 기판을 사용해도 된다. 이 때, 도 15a에 나타낸 단계에서는 박리층(3403)은, 절연막(3402)을 통해 기판(3401)의 전체 면에 설치하지만, 필요에 따라, 기판(3401)의 전체 면에 박리층을 설치한 후에, 포토리소그래픽법에 의해 패턴을 형성해도 좋다.
절연막(3402) 및 절연막(3404)은, CVD법 또는 스퍼터링법 등을 사용하여, 산 화 실리콘, 질화 실리콘, 산화질화 실리콘(SiOxNy)(x>y>0) 또는 질화산화 실리콘(SiNxOy)(x>y>0) 등의 절연재료를 사용해서 형성한다. 예를 들면 절연막(3402) 및 절연막(3404)을 2층의 적층구조로 할 경우, 제1층째의 절연막으로서 질화산화 실리콘 막을 형성하고, 제2층째의 절연막으로서 산화질화 실리콘 막을 형성하면 된다. 또는 제1층째의 절연막으로서 질화 실리콘 막을 형성하고, 제2층째의 절연막으로서 산화 실리콘 막을 형성해도 좋다. 절연막(3402)은, 기판(3401)으로부터 박리층(3403) 또는 그 위에 형성되는 소자에의 불순물원소의 혼입을 막는 블록킹층으로서 기능한다. 절연막(3404)은 기판(3401) 및 박리층(3403)으로부터 그 위에 형성되는 소자에 불순물원소가 혼입하는 것을 막는 블록킹층으로서 기능한다. 이렇게, 블록킹층으로서 기능하는 절연막(3402) 및 절연막(3404)을 형성함으로써, 기판(3401)에 포함되는 나트륨 등의 알칼리 금속 또는 알칼리 토금속, 및 박리층(3403)에 포함되는 불순물원소가 그 위에 형성되는 소자에 악영향을 주는 것을 막을 수 있다. 이 때, 기판(3401)으로서 석영을 사용하는 경우에는 절연막(3402) 및 절연막(3404)을 생략해도 좋다. 석영기판에는 알칼리 금속 및 알칼리 토금속이 포함되어 있지 않기 때문이다.
박리층(3403)은, 금속막 또는 금속막과 금속 산화막을 적층한 적층구조 등으로 형성할 수 있다. 금속막으로서는, 텅스텐, 몰리브덴, 티타늄, 탄탈, 니오브, 니켈, 코발트, 지르코늄, 아연, 루테늄, 로듐, 팔라듐, 오스뮴, 이리듐으로부터 선택된 원소 혹은 이들 원소를 주성분으로 하는 합금재료 혹은 화합물재료로 이루어지는 막을 단층 또는 적층으로 형성한다. 또한 이들 재료는, 스퍼터링법 또는 플라스 마CVD법 등의 각종 CVD법 등을 사용해서 형성할 수 있다. 금속막과 금속 산화막과의 적층구조는, 전술한 금속막을 형성한 후에, 산소분위기 하 또는 N2O분위기 하에 있어서의 플라스마처리, 산소분위기 하 또는 N2O분위기 하에 있어서의 가열처리를 행함으로써, 금속막 표면에 해당 금속막의 산화물 또는 산화질화물을 형성함으로써 얻을 수 있다. 예를 들면 금속막으로서 스퍼터링법 또는 CVD법 등에 의해 텅스텐 막을 설치했을 경우, 텅스텐 막에 플라스마처리를 행하면, 텅스텐 막의 표면에 텅스텐산화물로 된 금속 산화막을 형성할 수 있다. 그 밖에도, 예를 들면 금속막(예를 들면 텅스텐 막)을 형성한 후에, 해당 금속막 위에 스퍼터링법에 의해 산화 실리콘(SiO2) 등으로 이루어지는 절연막을 설치하는 것과 함께, 금속막 위에 금속산화물(예를 들면 텅스텐 막 위에 텅스텐 산화물막)을 형성해도 좋다. 또한 플라스마처리로서, 예를 들면 고밀도 플라스마처리를 행해도 된다. 금속 산화막 이외에, 금속질화물 또는 금속산화질화물을 사용해도 된다. 이 경우, 금속막에 질소분위기 하 또는 질소와 산소의 혼합 분위기 하에서 플라스마처리나 가열처리를 행해도 된다.
비정질 반도체막(3405)은, 스퍼터링법, LPCVD법 또는 플라스마CVD법 등에 의해, 10nm 이상 200nm 이하(바람직하게는 30nm 이상 150nm 이하)의 두께로 형성한다.
다음에 비정질 반도체막(3405)에 레이저광을 조사해서 결정화를 행한다. 이 때, 레이저광의 조사와, ＲＴＡ(Rapid Thermal Annealing) 또는 퍼니스 어닐로를 사용하는 열결정화법, 결정화를 조장하는 금속 원소를 사용하는 열결정화법를 조합 한 방법 등에 의해 비정질 반도체막(3405)을 결정화해도 좋다. 그 후에 얻어진 결정질 반도체막을 원하는 형상으로 에칭하여, 결정질 반도체막(3405a∼3405f)를 형성한다. 그리고 결정질 반도체막(3405a∼3405f)을 덮도록 게이트 절연막(3406)을 형성한다(도 15b 참조). 이 때, 결정질 반도체막의 단부는 테이퍼 형상을 갖도록 에칭하는 것이 바람직하다. 테이퍼 형상으로 함으로써 게이트 절연막을 양호하게 형성할 수 있기 때문이다.
게이트 절연막(3406)은 CVD법 또는 스퍼터링법 등을 사용하여, 산화 실리콘, 질화 실리콘, 산화질화 실리콘(SiOxNy)(x>y>0), 질화산화 실리콘(SiNxOy)(x>y>0) 등의 절연재료에 의해 형성한다. 예를 들면 게이트 절연막(3406)을 2층의 적층구조로 할 경우, 제1층째의 절연막으로서 산화질화 실리콘 막을 형성하고, 제2층째의 절연막으로서 질화산화 실리콘 막을 형성하면 된다. 또는 제1층째의 절연막으로서 산화 실리콘 막을 형성하고, 제2층째의 절연막으로서 질화 실리콘 막을 형성해도 된다.
다음에 결정질 반도체막(3405a∼3405f)의 제조 공정의 일례를 이하에 간단하게 설명한다. 우선, 플라스마CVD법을 사용하여, 막 두께가 50nm∼60nm인 비정질 반도체막을 형성한다. 다음에 결정화를 조장하는 금속 원소인 니켈을 포함한 용액을 비정질 반도체막 위에 유지시킨 후, 탈수소화의 처리(500도, 1시간)와, 열결정화의 처리(550도, 4시간)를 행한다. 이에 따라 결정질 반도체막을 형성한다. 그 후에 결정질 반도체막에 포토리소그래픽법에 의해 레이저광을 조사하고, 에칭을 행함으로써, 결정질 반도체막(3405a∼3405f)을 형성한다. 이 때, 결정화를 조장하는 금속 원소를 사용하는 열결정화를 행하지 않고, 레이저광의 조사만으로 비정질 반도체막의 결정화를 행해도 된다.
결정화에 사용하는 레이저 발진기로서는, 연속발진형의 레이저(CW레이저) 또는 펄스 발진형의 레이저를 사용할 수 있다. 여기에서 사용할 수 있는 레이저 빔에는, Ar레이저, Kr레이저, 엑시머레이저 등의 기체레이저, 단결정의 YAG, YVO4, 포스터라이트(Mg2SiO4), YAlO3, GdVO4 혹은 다결정(세라믹)의 YAG, Y2O3, YVO4, YAlO3, GdVO4에, 불순물로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 일종 또는 복수 종이 첨가되어 있는 것을 매질로 하는 레이저, 유리레이저, 루비레이저, 알렉산드라이트레이저, Tk 사파이어레이저, 구리 증기 레이저 또는 금 증기 레이저 중 일종 또는 복수 종으로부터 발진되는 것이 있다. 이러한 레이저 빔의 기본파, 및 이들 기본파의 제2 고조파 내지 제4 고조파의 레이저 빔을 조사함으로써 대입경의 결정을 얻을 수 있다. 예를 들면 Nd:YVO4레이저(기본파 1064nm)의 제2 고조파(532nm) 또는 제3 고조파(355nm)를 사용할 수 있다. 이 때 레이저의 파워 밀도는 0.01∼100MW/cm2 정도(바람직하게는 0.1MW/cm2 이상 10MW/cm2 이하)가 필요하고, 10∼2000cm/sec 정도의 주사 속도로 조사한다. 이 때 단결정의 YAG, YVO4, 포스터라이트(Mg2SiO4), YAlO3, GdVO4 혹은 다결정(세라믹)의 YAG, Y2O3, YVO4, YAlO3, GdVO4에, 불순물로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 일종 또는 복수 종이 첨가되어 있는 것을 매질로 하는 레이저, Ar이온레이저, 또는 Tk 사파이어레이저는, 연속발진을 시키는 것이 가능하고, Q스위치 동작이나 모드 동기 등을 행함으로써 10MHz 이상의 발진 주파수로 펄스 발진을 시키는 것도 가능하다. 10MHz 이상의 발진 주파수로 레이저 빔을 발진시키면, 반도체막이 레이저에 의해 용융한 후 고화하기까지의 사이에, 다음 펄스의 레이저가 반도체막에 조사될 수 있다. 따라서, 발진 주파수가 낮은 펄스레이저를 사용하는 경우와 달리, 반도체막 중에 있어서 고액 계면을 연속적으로 이동시킬 수 있다. 따라서 주사 방향을 향해서 연속적으로 성장한 결정립을 얻을 수 있다.
게이트 절연막(3406)은 전술한 고밀도 플라스마처리에 의해 결정질 반도체막(3405a∼3405f)의 표면을 산화 또는 질화 함으로써 형성해도 된다. 예를 들면 He, Ar, Kr 또는 Xe 등의 희가스와, 산소, 산화질소, 암모니아, 질소, 또는 수소 등의 혼합 가스를 도입한 플라스마처리를 사용한다. 이 경우의 플라즈마의 여기는, 마이크로파의 도입에 의해 행하면, 저전자온도이며 고밀도의 플라즈마를 생성할 수 있다. 이 고밀도 플라즈마로 생성된 산소 래디컬(OH 래디컬을 포함하는 경우도 있다)이나 질소 래디컬(NH 래디컬을 포함하는 경우도 있다)에 의해, 반도체막의 표면을 산화 또는 질화 할 수 있다.
이러한 고밀도 플라즈마를 사용한 처리에 의해, 1nm 이상 20nm 이하, 대표적으로는 5nm 이상 10nm 이하의 절연막이 반도체막 위에 형성된다. 이 경우의 반응은 고상 반응이기 때문에, 해당 절연막과 반도체막 사이의 계면준위밀도는 상당히 낮게 할 수 있다. 이러한 고밀도 플라스마처리는, 반도체막(결정성 실리콘 또는 다결정 실리콘)을 직접 산화(혹은 질화)하기 때문에, 두께의 편차가 이상적으로는 극히 작은 절연막을 형성할 수 있다. 덧붙여, 결정성 실리콘의 결정립계가 강하게 산화되지 않기 때문에, 상당히 바람직한 상태가 된다. 즉, 여기에 나타내는 고밀도 플라스마처리에 의해 반도체막의 표면을 고상 산화함으로써, 결정립계에 있어서 지나친 산화 반응 없이, 균일성이 좋고, 계면준위밀도가 낮은 절연막을 형성할 수 있다.
게이트 절연막(3406)에는, 고밀도 플라스마처리에 의해 형성되는 절연막만을 사용해도 되고, 거기에 플라즈마나 열반응을 이용한 CVD법으로 산화 실리콘, 산질화 실리콘 또는 질화 실리콘 등의 절연막을 퇴적하고, 적층 해서 형성해도 된다. 어떻든 간에, 고밀도 플라즈마에 의해 형성한 절연막을 게이트 절연막의 일부 또는 전부에 포함해서 형성한 트랜지스터는 특성의 편차를 작게 할 수 있다.
또한 반도체막에 대하여, 연속발진 레이저 혹은 10MHz 이상의 주파수로 발진하는 레이저 빔을 조사하면서 일 방향으로 주사해서 결정화시켜서 얻어진 결정질 반도체막(3405a∼3405f)은, 그 레이저 빔의 주사 방향으로 결정을 성장시킬 수 있다. 주사 방향을 채널 길이방향(채널 형성 영역이 형성되었을 때에 캐리어가 흐르는 방향)에 맞춰서 트랜지스터를 배치하고, 상기 게이트 절연막을 결정질 반도체막과 조합함으로써, 특성의 편차가 작고 전계 효과 이동도가 높은 박막 트랜지스터를 얻을 수 있다.
다음에 게이트 절연막(3406) 위에, 제1 도전막과 제2 도전막을 적층한다. 여기에서는, 제1 도전막은, CVD법 또는 스퍼터링법등에 의해, 20nm 이상 100nm 이하의 두께로 형성한다. 제2 도전막은, 100nm 이상 400nm 이하의 두께로 형성한다. 제 1 도전막과 제2 도전막은, 탄탈, 텅스텐, 티타늄, 몰리브덴, 알루미늄, 구리, 크롬, 니오브 등으로부터 선택된 원소 또는 이러한 원소를 주성분으로 하는 합금재료 혹은 화합물재료로 형성한다. 또는, 제1 도전막과 제2 도전막은 인 등의 불순물원소를 도핑해서 도전성을 부가한 다결정 실리콘 등의 반도체재료로 형성해도 좋다. 제1 도전막과 제2 도전막의 조합의 예를 제시하면, 질화 탄탈 막과 텅스텐 막, 질화 텅스텐 막과 텅스텐 막, 및 질화 몰리브덴 막과 몰리브덴 막 등을 들 수 있다. 텅스텐이나 질화 탄탈은, 내열성이 높다. 따라서 제1 도전막과 제2 도전막을 형성한 후에, 열활성화를 목적으로 한 가열처리를 행할 수 있다. 또한 2층의 적층구조가 아닌, 3층의 적층구조의 경우에는, 알루미늄 막을 몰리브덴 막 사이에 끼운 적층구조를 채용하는 것이 바람직하다.
다음에 포토리소그래픽법을 사용해서 레지스트 마스크를 형성하고, 게이트 전극과 게이트 선을 형성하기 위한 에칭 처리를 행한다. 이로써, 결정질 반도체막(3405a∼3405f)의 위쪽에 게이트 전극(3407)을 형성한다. 여기에서는, 게이트 전극(3407)으로서, 제1 도전막(3407a)와 제2 도전막(3407b)을 적층 해서 설치한 예를 게시하고 있다.
다음에 게이트 전극(3407)을 마스크로 사용해서 결정질 반도체막(3405a, 3405b, 3405d, 3405f)에, 이온 도프법 또는 이온 주입법에 의해, N형을 부여하는 불순물원소를 저농도로 첨가한다. 그 후에 포토리소그래픽법이 의해 레지스트 마스크를 선택적으로 형성하고, P형을 부여하는 불순물원소를 고농도로 결정질 반도체막(3405c, 3405e)에 첨가한다. N형을 부여하는 불순물원소로서는, 인 또는 비소 등 을 사용할 수 있다. P형을 부여하는 불순물원소로서는, 붕소, 알루미늄 또는 갈륨 등을 사용할 수 있다. 여기에서는, N형을 부여하는 불순물원소로서 인을 사용하고, 1×1015∼1×1019/cm3의 농도로 포함되도록 결정질 반도체막(3405a, 3405b, 3405d, 및 3405f)에 선택적으로 도입한다. 이로써 N형을 나타내는 불순물영역(3408)을 형성한다. 또한 P형을 부여하는 불순물원소로서 붕소를 사용하고, 1×1019∼1×1020/cm3의 농도로 포함되도록 선택적으로 결정질 반도체막(3405c, 3405e)에 도입한다. 이로써 P형을 나타내는 불순물영역(3409)을 형성한다(도 15c 참조).
계속해서, 게이트 절연막(3406)과 게이트 전극(3407)을 덮도록, 절연막을 형성한다. 절연막은, 플라스마CVD법 또는 스퍼터링법 등에 의해, 실리콘, 실리콘의 산화물 혹은 실리콘의 질화물 등의 무기재료를 포함한 막, 또는 유기수지 등의 유기재료를 포함한 막을, 단층 또는 적층으로 형성한다. 다음에 절연막을, 이방성 에칭(수직방향을 주체로 함)에 의해 선택적으로 에칭하여, 게이트 전극(3407)의 측면에 접하는 절연막(3410)(사이드월이라고도 불린다)을 형성한다. 절연막(3410)은, LDD(Lightly Doped Drain) 영역을 형성할 때의 도핑용 마스크로 사용한다.
계속해서, 포토리소그래픽법에 의해 형성한 레지스트 마스크와, 게이트 전극(3407) 및 절연막(3410)을 마스크로 사용하여, 결정질 반도체막(3405a), 결정질 반도체막(3405b), 결정질 반도체막(3405d) 및 결정질 반도체막(3405f)에 N형을 부여하는 불순물원소를 고농도로 첨가한다. 이로써 n형을 나타내는 불순물영역(3411) 을 형성한다. 여기에서는 n형을 부여하는 불순물원소로서 인을 사용하고, 1×1019∼1×1020/cm3의 농도로 포함되도록 결정질 반도체막(3405a), 결정질 반도체막(3405b), 결정질 반도체막(3405d) 및 결정질 반도체막(3405f)에 선택적으로 도입한다. 이에 따라 불순물영역(3408)보다 고농도의 n형을 나타내는 불순물영역(3411)을 형성한다.
이상의 공정에 의해, n채널형 박막 트랜지스터(3400a, 3400b, 3400d, 3400f)와 p채널형 박막 트랜지스터(3400c, 3400e)가 형성된다(도 15d 참조).
n채널형 박막 트랜지스터(3400a)에서는, 게이트 전극(3407)과 겹치는 결정질 반도체막(3405a)의 영역에 채널 형성 영역이 형성되고, 게이트 전극(3407) 및 절연막(3410)과 겹치지 않는 영역에 소스 영역 또는 드레인 영역을 형성하는 불순물영역(3411)이 형성되고, 절연막(3410)과 겹치는 영역이며 채널 형성 영역과 불순물영역(3411)의 사이에 저농도 불순물영역(LDD영역)이 형성된다. 또한 n채널형 박막 트랜지스터(3400b, 3400d, 3400f)에 채널 형성 영역, 저농도 불순물영역 및 불순물영역(3411)이 형성되어 있다.
p채널형 박막 트랜지스터(3400c)에서는, 게이트 전극(3407)과 겹치는 결정질 반도체막(3405c)의 영역에 채널 형성 영역이 형성되고, 게이트 전극(3407)과 겹치지 않는 영역에 소스 영역 또는 드레인 영역을 형성하는 불순물영역(3409)이 형성된다. 또한 p채널형 박막 트랜지스터(3400e)에도 마찬가지로 채널 형성 영역 및 불순물영역(3409)이 형성된다. 여기에서는, p채널형 박막 트랜지스터(3400c, 3400e) 에는, LDD영역을 설치하지 않고 있지만, p채널형 박막 트랜지스터에 LDD영역을 형성해도 되고, n채널형 박막 트랜지스터에 LDD영역을 설치하지 않는 구성으로 해도 된다.
다음에 결정질 반도체막(3405a∼3405f) 및 게이트 전극(3407) 등을 덮도록, 절연막을 단층 또는 적층으로 형성한다. 그리고 그 절연막 위에 박막 트랜지스터(3400a∼3400f)의 소스 영역 또는 드레인 영역을 형성하는 불순물영역(3409) 및 불순물영역(3411)과 전기적으로 접속되는 도전막(3413)을 형성한다(도 16a를 참조). 절연막은, CVD법, 스퍼터링법, SOG법, 액적토출법 또는 스크린인쇄법 등에 의해, 실리콘의 산화물 혹은 실리콘의 질화물 등의 무기재료, 폴리이미드, 폴리아미드, 벤조시클로부텐, 아크릴 혹은 에폭시 등의 유기재료 또는 실록산 재료 등에 의해, 단층 또는 적층으로 형성한다. 여기에서는, 상기 절연막을 2층으로 설치하고, 제1층째의 절연막(3412a)으로서 질화산화 실리콘 막으로 형성하고, 제2층째의 절연막(3412b)으로서 산화질화 실리콘 막으로 형성한다. 또한 도전막(3413)들은 각각 박막 트랜지스터(3400a∼3400f)의 소스 전극 또는 드레인 전극을 형성할 수 있다.
이 때, 절연막(3412a) 및 절연막(3412b)을 형성하기 전, 또는 절연막(3412a, 3412b) 중 1개 또는 복수의 박막을 형성한 후에, 반도체막의 결정성의 회복이나 반도체막에 첨가된 불순물원소의 활성화, 반도체막의 수소화를 목적으로 한 가열처리를 행해도 된다. 가열처리로서는, 열 아닐법, 레이저 아닐법 또는 RTA법 등을 적용할 수 있다.
도전막(3413)은, CVD법 또는 스퍼터링법 등에 의해, 알루미늄, 텅스텐, 티타 늄, 탄탈, 몰리브덴, 니켈, 백금, 구리, 금, 은, 망간, 네오디뮴, 탄소 혹은 실리콘으로 선택된 원소, 또는 이들 원소를 주성분으로 하는 합금재료 혹은 화합물재료에 의해, 단층 또는 적층으로 형성한다. 알루미늄을 주성분으로 하는 합금재료는, 예를 들면 알루미늄을 주성분으로 한 니켈을 포함한 재료, 또는 알루미늄을 주성분으로 하고 니켈과, 탄소 및 실리콘의 한쪽 또는 양쪽을 포함한 합금재료에 해당한다. 도전막(3413)은, 예를 들면 배리어 막과 알루미늄 실리콘 막과 배리어 막의 적층구조, 배리어 막과 알루미늄 실리콘 막과 질화 티타늄 막과 배리어 막의 적층구조로 형성할 수 있다. 이 때, 배리어 막은, 티타늄, 티타늄의 질화물, 몰리브덴 또는 몰리브덴의 질화물로 된 박막이다. 알루미늄 및 알루미늄 실리콘은 저항값이 낮고, 저렴하기 때문에, 도전막(3413)의 재료로서 최적이다. 상층과 하층에 배리어층을 설치하면, 알루미늄 및 알루미늄 실리콘에 힐록이 발생하는 것을 방지할 수 있다. 환원성이 높은 원소인 티타늄에 의해 배리어 막을 형성하면, 결정질 반도체막 위에 얇은 자연 산화막이 형성되더라도, 이 자연 산화막을 환원하여 제거할 수 있으므로, 도전막(3413)과 결정질 반도체막 사이의 양호한 콘택을 얻을 수 있다.
다음에 도전막(3413)을 덮도록 절연막(3414)을 형성하고, 박막 트랜지스터(3400a) 및 박막 트랜지스터(3400f)의 소스 전극 또는 드레인 전극을 형성하는 도전막(3413)과 각각 전기적으로 접속되는, 도전막(3415a) 및 도전막(3415b)을 형성한다. 또한 박막 트랜지스터(3400b) 등의 소스 전극 또는 드레인 전극을 형성하는 도전막(3413)과 전기적으로 접속되는 도전막(3416)을 형성한다. 이 때, 도전막(3415a), 도전막(3415b) 및 도전막(3416)은 동일한 재료로 동일한 공정에서 형성 해도 좋다. 도전막(3415a), 도전막(3415b) 및 도전막(3416)은 전술한 도전막(3413)의 재료 중 어느 하나의 재료를 사용해서 형성할 수 있다.
계속해서, 도전막(3416)에 전기적으로 접속되도록 안테나로서 기능하는 도전막(3417)을 형성한다(도 16b 참조).
절연막(3414)은, CVD법 또는 스퍼터링법 등에 의해, 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화질화 실리콘(SiOxNy)(x>y>0) 혹은 질화산화 실리콘(SiNxOy)(x>y>0) 등의 산소 혹은 질소를 갖는 절연막, DLC(다이아몬드 라이크 카본) 등의 탄소를 포함한 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기재료 또는 실록산 수지 등의 실록산 재료로 이루어지는 막을 단층, 또는 적층으로 설치할 수 있다. 이 때, 실록산 재료란, Si-O-Si 결합을 포함한 재료에 해당한다. 실록산은 실리콘과 산소의 결합으로 골격구조가 구성된다. 치환기로서, 적어도 수소를 포함한 유기기(예를 들면 알킬기 또는 방향족 탄화수소)를 사용할 수 있다. 또는 치환기로서 플루오르기를 사용할 수도 있다. 또는 치환기로서 적어도 수소를 포함한 유기기와, 플루오르기를 사용해도 된다.
도전막(3417)은, CVD법, 스퍼터링법, 스크린인쇄 혹은 그라비아인쇄 등의 인쇄법, 액적토출법, 디스펜서법 또는 도금법 등을 사용하여, 도전성 재료에 의해 형성한다. 도전막(3417)은, 알루미늄, 티타늄, 은, 구리, 금, 백금, 니켈, 팔라듐, 탄탈 혹은 몰리브덴으로부터 선택된 원소, 또는 이들 원소를 주성분으로 하는 합금재료 혹은 화합물재료로, 단층 또는 적층으로 형성한다.
예를 들면 스크린인쇄법을 사용해서 안테나로서 기능하는 도전막(3417)을 형 성할 경우에는, 입경이 수 nm 내지 수십 μm인 도전체 입자를 유기수지에 용해 또는 분산시킨 도전성 페이스트를 선택적으로 인쇄함으로써 형성할 수 있다. 도전체 입자로서는, 은, 금, 구리, 니켈, 백금, 팔라듐, 탄탈, 몰리브덴 및 티타늄 중 적어도 하나의 금속입자, 할로겐화은의 미립자 또는 분산성 나노 입자를 사용할 수 있다. 또한 도전성 페이스트에 포함되는 유기수지는, 금속입자의 바인더, 용매, 분산제 및 피복재로서 기능하는 유기수지로부터 선택된 하나 또는 복수를 사용할 수 있다. 대표적으로는, 에폭시 수지 및 실리콘 수지 등의 유기수지를 들 수 있다. 또한 도전성 페이스트를 도포한 후에 소성을 행하는 것이 바람직하다. 예를 들면 도전성 페이스트의 재료로서, 은을 주성분으로 하는 미립자(예를 들면 입경 1nm 이상 100nm 이하)를 사용할 경우, 약 150∼300도로 소성함으로써 경화시켜서 도전막을 얻을 수 있다. 또한 땜납이나 납이 함유되지 않은 땜납을 주성분으로 하는 미립자를 사용해도 된다. 이 경우에는 입경 20μm 이하의 미립자를 사용하는 것이 바람직하다. 땜납이나 납이 함유되지 않은 땜납은 저비용인 이점이 있다.
도전막(3415a) 및 도전막(3415b)은, 후의 공정에 있어서 본 발명의 반도체장치에 포함되는 이차전지와 전기적으로 접속되는 배선으로서 기능한다. 또한 안테나로서 기능하는 도전막(3417)을 형성할 때에, 도전막(3415a) 및 도전막(3415b)에 전기적으로 접속하도록 별도로 또 다른 도전막을 형성하고, 해당 도전막을 이차전지에 접속하는 배선으로서 이용해도 좋다.
다음에 도전막(3417)을 덮도록 절연막(3418)을 형성하고, 박막 트랜지스터(3400a∼3400f) 및 도전막(3417) 등을 포함한 층(이하, "소자 형성층(3419)"이라 고 한다.)을 기판(3401)으로부터 박리한다. 여기에서는, 레이저광(예를 들면 UV광)을 조사함으로써, 박막 트랜지스터(3400a∼3400f)를 제외한 영역에 개구부를 형성한 후, 물리적인 힘을 사용해서 기판(3401)으로부터 소자 형성층(3419)을 박리할 수 있다. 기판(3401)으로부터 소자 형성층(3419)을 박리하기 전에, 형성한 개구부에 에칭제를 도입하여, 박리층(3403)을 선택적으로 제거해도 좋다. 에칭제에는, 불화 할로겐 혹은 할로겐간 화합물을 포함한 기체 또는 액체를 사용한다. 예를 들면 불화 할로겐을 포함한 기체로서 삼불화 염소를 사용한다. 이에 따라 소자 형성층(3419)은 기판(3401)으로부터 박리된 상태가 된다. 이 때, 박리층(3403)은 모두를 제거하지 않고, 일부분을 잔존시켜도 좋다. 따라서, 에칭제의 소비량을 억제하고 박리층의 제거에 요하는 처리 시간을 단축하는 것이 가능해 진다. 그 결과 스루풋이 향상되고, 비용이 절감된다. 또한 박리층(3403)의 제거를 행한 후에도, 기판(3401) 위에 소자 형성층(3419)을 유지해 두는 것이 가능해 진다. 또한 소자 형성층(3419)이 박리된 기판(3401)을 재이용함으로써, 비용을 절감할 수 있다.
절연막(3418)은, CVD법 또는 스퍼터링법 등에 의해, 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화질화 실리콘(SiOxNy)(x>y>0), 질화산화 실리콘(SiNxOy)(x>y>0) 등의 산소 혹은 질소를 갖는 절연막, DLC(다이아몬드 라이크 카본) 등의 탄소를 포함한 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기재료 또는 실록산 수지 등의 실록산 재료로 된 막을 단층 또는 적층으로 설치할 수 있다.
본 실시의 형태에서는, 레이저광의 조사에 의해 소자 형성층(3419)에 개구부 를 형성한 후에, 해당 소자 형성층(3419)의 한쪽의 면(절연막(3418)의 노출한 면)에 제1 시트재(3420)를 부착한 후, 기판(3401)으로부터 소자 형성층(3419)을 박리한다(도 17a를 참조).
다음에 소자 형성층(3419)의 다른 한쪽의 면(박리에 의해 노출한 면)에, 제2 시트재(3421)를 부착한 후, 가열처리와 가압처리의 한쪽 또는 양쪽을 행한다(도 17b 참조). 제1 시트재(3420) 및 제2 시트재(3421)로서, 핫멜트 필름 등을 사용할 수 있다.
제1 시트재(3420) 및 제2 시트재(3421)로서, 정전기 등을 방지하는 대전방지 대책을 실행한 필름(이하, 대전방지 필름이라고 한다)을 사용할 수도 있다. 대전방지 필름으로서는, 대전방지 가능한 재료를 수지에 분산시킨 필름 또는 대전방지 가능한 재료가 부착된 필름 등을 들 수 있다. 대전방지 가능한 재료가 설치된 필름은, 한 면에만 대전방지 가능한 재료를 설치한 필름이어도 되고, 양면에 대전방지 가능한 재료를 설치한 필름이어도 된다. 또한, 한 면에 대전방지 가능한 재료가 설치된 필름은, 대전방지 가능한 재료가 설치된 면을 필름의 내측이 되도록 부착해도 좋고, 필름의 외측이 되도록 부착해도 좋다. 대전방지 가능한 재료는 필름의 전체 면 또는 일부의 면에 설치할 수 있다. 대전방지 가능한 재료로서는, 도전성 재료인 금속, 인듐과 주석의 산화물(ITO) 또는 양성 계면활성제, 양이온성 계면활성제 혹은 비이온성 계면활성제 등의 계면활성제를 사용할 수 있다. 또한 그 밖에도 대전방지재료로서, 측쇄에 카르복실기 및 4급 암모늄 염기를 갖는 가교성 혼성 중합체 고분자를 포함한 수지재료 등을 사용할 수 있다. 이들 재료를 필름에 부착하거나 혼합하거나 도포함으로써 대전방지 필름을 형성할 수 있다. 소자 형성층(3419)을 대전방지 필름으로 밀봉함으로써, 상품으로서 취급할 때에, 외부의 정전기 등에 의해 반도체소자에 악영향이 미치는 것을 방지할 수 있다.
이 때, 전원 회로의 저장용량은, 박막 이차전지의 도전막(3415a, 3415b)에 접속된다. 이차전지와 도전막(3415a, 3415b)의 접속은, 기판(3401)으로부터 소자 형성층(3419)을 박리하기 전(도 16b 또는 도 16c의 단계)에 행해도 좋고, 기판(3401)으로부터 소자 형성층(3419)을 박리한 후(도 17a의 단계)에 행해도 좋고, 소자 형성층(3419)을 제1 시트재 및 제2 시트재로 밀봉한 후(도 17b의 단계)에 행해도 된다. 이하에, 소자 형성층(3419)과 이차전지를 접속해서 형성하는 구성의 일례를 도 18a, 18b 및 도 19a, 19b를 사용하여 설명한다.
도 16b에 있어서, 안테나로서 기능하는 도전막(3417)과 동시에 도전막(3415a) 및 도전막(3415b)에 각각 전기적으로 접속되는 도전막(3431a) 및 도전막(3431b)을 형성한다. 계속해서, 도전막(3417), 도전막(3431a), 도전막(3431b)을 덮도록 절연막(3418)을 형성한 후, 도전막(3431a) 및 도전막(3431b)의 표면이 노출하도록 개구부(3432a) 및 개구부(3432b)를 형성한다. 그 후에 레이저광의 조사에 의해 소자 형성층(3419)에 개구부를 형성하고, 그 소자 형성층(3419)의 한쪽의 면(절연막(3418)의 노출한 면)에 제1 시트재(3420)를 부착하여, 기판(3401)으로부터 소자 형성층(3419)을 박리한다(도 18a를 참조).
다음에 소자 형성층(3419)의 다른 한쪽의 면(박리에 의해 노출한 면)에 제2 시트재(3421)를 부착하고, 소자 형성층(3419)을 제1 시트재(3420)로부터 박리한다. 따라서, 제1 시트재(3420)로서 접착력이 약한 것을 사용한다. 계속해서, 개구부(3432a) 및 개구부(3432b)를 통해서 도전막(3431a) 및 도전막(3431b)과 각각 전기적으로 접속되는 도전막(3434a) 및 도전막(3434b)을 선택적으로 형성한다(도 18b를 참조).
도전막(3434a) 및 도전막(3434b)은, CVD법, 스퍼터링법, 스크린인쇄 혹은 그라비아인쇄 등의 인쇄법, 액적토출법, 디스펜서법 또는 도금법 등을 사용하여, 도전성 재료로 형성한다. 도전막(3434a) 및 도전막(3434b)은, 알루미늄, 티타늄, 은, 구리, 금, 백금, 니켈, 팔라듐, 탄탈 혹은 몰리브덴으로부터 선택된 원소, 또는 이것들의 원소를 주성분으로 하는 합금재료 혹은 화합물재료에 의해, 단층 또는 적층으로 형성한다.
이 때, 여기에서는 기판(3401)으로부터 소자 형성층(3419)을 박리한 후에 도전막(3434a) 및 도전막(3434b)을 형성하는 예를 게시한다. 그러나 도전막(3434a) 및 도전막(3434b)을 형성한 후에 기판(3401)으로부터 소자 형성층(3419)의 박리를 행해도 된다.
다음에 기판 위에 복수의 소자를 형성하는 경우에는, 소자 형성층(3419)을 개별 소자들로 분단한다(도 19a 참조). 분단에는 레이저 조사장치, 다이싱 장치 또는 스크라이브 장치 등을 사용할 수 있다. 여기에서는, 레이저광을 조사함으로써 1매의 기판에 형성된 복수의 소자를 각각 분단한다.
다음에 분단된 소자를 이차전지와 전기적으로 접속한다(도 19b 참조). 본 실시의 형태에 있어서는, 전원 회로의 저장용량으로서 박막의 이차전지가 사용되고, 집전체 박막, 부극활 물질층, 고체 전해질층, 정극활 물질층 및 집전체 박막의 박막층이 순차 적층 된다.
도전막(3436a) 및 도전막(3436b)은, CVD법, 스퍼터링법, 스크린인쇄 혹은 그라비아인쇄 등의 인쇄법, 액적토출법, 디스펜서법 또는 도금법 등에 의해 도전성 재료로 형성한다. 도전막(3436a) 및 도전막(3436b)은, 알루미늄, 티타늄, 은, 구리, 금, 백금, 니켈, 팔라듐, 탄탈, 몰리브덴으로부터 선택된 원소, 또는 이들 원소를 주성분으로 하는 합금재료 혹은 화합물재료에 의해, 단층 또는 적층으로 형성한다. 도전성 재료에는, 부극활 물질과 밀착성이 좋고, 저항이 작은 것이 요구된다. 특히 알루미늄, 구리, 니켈, 바나듐 등을 사용하는 것이 바람직하다.
박막의 이차전지의 구성에 대해서 더욱 상세하게 설명한다. 도전막(3436a) 위에 부극활 물질층(3481)을 형성한다. 일반적으로는 산화바나듐(V2O5) 등을 사용할 수 있다. 다음에 부극활 물질층(3481) 위에 고체 전해질층(3482)을 형성한다. 일반적으로는 인산 리튬(Li3PO4) 등을 사용할 수 있다. 다음에 고체 전해질층(3482) 위에 정극활 물질층(3483)을 형성한다. 일반적으로는, 망간산 리튬(LiMn2O4) 등을 사용할 수 있다. 코발트산 리튬(LiCoO2) 또는 니켈산 리튬(LiNiO2)을 사용해도 된다. 다음에 정극활 물질층(3483) 위에 전극이 되는 집전체 박막(3484)을 형성한다. 집전체 박막(3484)은 정극활 물질층(3483)과 밀착성이 좋고, 저항이 낮아야 한다. 예를 들면, 알루미늄, 구리, 니켈, 바나듐 등을 사용할 수 있다.
상기의 부극활 물질층(3481), 고체 전해질층(3482), 정극활 물질층(3483) 및 집전체 박막(3484)의 각 박막층은 스퍼터 기술을 사용해서 형성해도 되고, 증착 기술을 사용해도 된다. 각 층의 두께는 0.1μm∼3μm가 바람직하다.
다음에 수지막을 스핀 코트법 등에 의해 형성하고, 층간막(3485)을 에칭함으로써 콘택홀을 형성한다. 층간막(3485)은 수지막에 한정되지 않고, CVD법에 의해 형성된 산화막 등의 다른 막을 사용해도 되지만, 평탄성의 관점에서 수지막이 바람직하다. 또한 감광성 수지를 사용함으로써 에칭을 행하지 않고 콘택홀을 형성할 수 있다. 다음에 층간막(3485) 위에 배선층(3486)을 형성하고, 도전막(3436b)과 접속한다. 이로써, 박막 이차전지와의 전기적인 접속을 확보한다.
여기에서는, 소자 형성층(3419)에 설치된 도전막(3434a) 및 도전막(3434b)과, 미리 별도로 형성한 박막의 이차전지(3489)의 접속단자가 되는 도전막(3436a) 및 도전막(3436b)을 각각 접속한다. 여기에서, 도전막(3434a)과 도전막(3436a)의 접속, 또는 도전막(3434b)과 도전막(3436b)의 접속은, 이방 도전성 필름(ACF) 또는 이방 도전성 페이스트(ACP) 등의 접착성을 갖는 재료를 통해 압착시킴으로써 전기적으로 접속하는 경우를 나타내고 있다. 여기에서는, 접착성을 갖는 수지(3437)에 포함되는 도전성 입자(3438)를 통해서 접속되는 예를 게시하고 있다. 또는, 은 페이스트, 구리 페이스트 혹은 카본 페이스트 등의 도전성 접착제 또는 땜납접합 등을 사용해서 접속을 행하는 것도 가능하다.
이 때, 이러한 트랜지스터의 구성은, 여러 가지 형태를 취할 수 있고, 본 실시의 형태에 나타낸 특정한 구성에 한정되지 않는다. 예를 들면 게이트 전극이 2개 이상으로 되어 있는 멀티 게이트 구조를 사용해도 된다. 멀티 게이트 구조로 하면, 채널 영역이 직렬로 접속되는 구성이 되기 때문에, 복수의 트랜지스터가 직렬로 접속된 구성이 된다. 멀티 게이트 구조로 함으로써 오프 전류를 저감하고, 트랜지스터의 내압을 향상시켜서 신뢰성을 향상시키고, 포화 영역에서의 동작시에 드레인 전극과 소스 전극 사이의 전압이 변화되어도, 드레인 전극과 소스 전극 사이의 전류의 변화가 작아져, 플랫 특성으로 하는 것 여러 가지 이점이 있다. 또는 채널의 상하에 게이트 전극이 배치되어 있는 구성도 가능하다. 채널의 상하에 게이트 전극을 배치하면 채널 영역이 증가하고, 거기에 흐르는 전류량이 증가할 수 있다. 이에 따라 공지층을 용이하게 형성할 수 있고, 서브 스레숄드 계수(S값)를 작게 할 수 있다. 채널의 상하에 게이트 전극이 배치되면, 복수의 트랜지스터가 병렬로 접속된 구성이 된다.
또한 본 발명에 사용하는 트랜지스터는, 채널 형성 영역 위에 게이트 전극이 배치되어 있는 구성도 좋고, 채널 형성 영역 아래에 게이트 전극이 배치되어 있는 구성에서도 좋으며, 스태거 구조나, 역 스태거 구조도 좋다. 또한 채널 형성 영역이 복수 개 영역으로 분할되어 있고, 분할된 영역이 병렬로 접속되어 있어도 되고, 직렬로 접속되어 있어도 된다. 또한 채널 형성 영역(혹은 그 일부)에 소스 전극이나 드레인 전극이 겹쳐 있어도 된다. 채널 형성 영역(혹은 그 일부)에 소스 전극이나 드레인 전극이 겹치는 구조로 하면, 채널 형성 영역의 일부에 전하가 축적되어, 동작이 불안정해지는 것을 막을 수 있다. 또한 LDD(Lihgtly Doped Drain)영역이 있어도 된다. LDD영역을 설치함으로써, 오프 전류를 저감하고, 트랜지스터의 내압을 향상시켜서 신뢰성을 향상시키고, 포화 영역에서의 동작시에, 드레인 전극과 소스 전극 사이의 전압이 변화되어도, 드레인 전극과 소스 전극 사이의 전류의 변화가 감소하여 플랫 특성으로 할 수 있다.
이 때, 본 실시의 형태의 반도체장치의 제조방법은, 본 명세서에 기재한 반도체장치에 적용할 수 있다. 즉 본 실시의 형태에 의하면, 신호 파형에 있어서의 신호 라인과 기준 라인의 차분을 검출함으로써 복조 신호를 생성하고, 변조도가 작은 신호여도 안정적으로 복조 신호를 생성해서 정보의 송수신을 가능하게 하는 반도체장치를 제조할 수 있다.
또한, 각각의 노이즈가 캔슬되어, 반송파에 기인하는 노이즈의 영향을 저감해서 신호를 복조할 수 있는 반도체장치를 제조할 수 있다.
또한, 변조도가 10%인 무선신호에 대해서도 신호의 검출이 안정적으로 행할 수 있고, ISO/IEC 15693에 준거한 신호의 송수신을 안정적으로 행할 수 있는 반도체장치를 제조할 수 있다.
본 발명의 반도체장치에서는, 무선신호의 수신중에 전원전력의 공급이 계속해서 이루어지기 때문에, 안정된 동작이 가능하다. 또한 무선에 의한 충전이 가능한 반도체장치로 함으로써 전지의 경과적인 열화에 따른 개체 정보의 송수신을 행하기 위한 전력의 부족을 보충할 수 있다.
또한, 제1 바이어스 회로의 출력과 제2 바이어스 회로의 출력의 차분을 검출함으로써 복조 신호를 생성하고, 변조도가 작은 신호여도 안정적으로 복조 신호를 생성할 수 있고, 노이즈의 영향을 저감해서 신호를 복조할 수 있는 반도체장치를 제조할 수 있다.
또한 본 발명의 반도체장치에서는, 변조도 10%의 반송파의 수신중에 전원전력의 공급이 계속해서 이루어지기 때문에, 안정된 동작이 가능하다. 또한 무선에 의한 충전이 가능한 반도체장치로 함으로써 전지의 경시적인 열화로 인한 개체 정보의 송수신을 행하기 위한 전력의 부족을 보충할 수 있다.
(실시의 형태 5)
본 실시의 형태에서는, 상기의 실시의 형태에서 나타낸 반도체장치의 제조방법의 일례에 관해서, 도면을 참조해서 설명한다. 본 실시의 형태에 있어서는, 반도체장치가 갖는 안테나, 배터리 및 신호 처리 회로를 동일 기판 위에 설치하는 구성에 관하여 설명한다. 이 때 하나의 단결정 기판 위에, 채널 형성 영역이 형성된 트랜지스터를 사용해서 한번에 안테나, 배터리 및 신호 처리 회로를 형성한다. 단결정 기판 위에 트랜지스터를 형성함으로써 전기적 특성의 편차가 적은 트랜지스터에 의해 반도체장치를 구성할 수 있으므로 바람직하다. 또한 배터리로서는 박막 이차전지를 사용한 예에 관하여 설명한다.
우선, 소자영역을 분리한 후 반도체기판(3500)에 영역(3504) 및 영역(3506)을 형성한다(도 20a 참조). 반도체기판(3500)에 형성된 영역(3504) 및 영역(3506)은, 각각 절연막(3502)(필드 산화막이라고도 한다)에 의해 분리되어 있다. 또한 여기에서는, 반도체기판(3500)으로서 n형의 도전형을 갖는 단결정 실리콘 기판을 사용하고, 반도체기판(3500)의 영역(3506)에 p웰(3507)을 설치한 예를 게시하고 있다.
기판(3500)으로서는, 반도체기판이면 특별히 한정되지 않는다. 예를 들면 n 형 또는 p형의 도전형을 갖는 단결정 실리콘 기판, 화합물 반도체기판(GaAs기판, InP기판, GaN기판, SiC기판, 사파이어 기판, ZnSe기판 등), 접합법 또는 ＳＩＭＯＸ(Separation by Implanted Oxygen)법을 사용해서 제조된 ＳＯＩ(Silicon On Insulator)기판 등을 사용할 수 있다.
영역(3504) 및 영역(3506)은, 선택 산화법(LOCOS; Local Oxidation of Silicon) 또는 트렌치 분리법 등을 적절히 사용함으로써 형성할 수 있다.
또한 반도체기판(3500)의 영역(3506)에 형성된 p웰(3507)은, 반도체기판(3500)에 P형을 부여하는 불순물원소를 선택적으로 도입함으로써 형성할 수 있다. P형을 부여하는 불순물원소로서는, 붕소, 알루미늄 또는 갈륨 등을 사용할 수 있다.
본 실시의 형태에서는, 반도체기판(3500)으로서 n형의 도전형을 갖는 반도체기판을 사용하고 있기 때문에, 영역(3504)에는 불순물원소의 도입을 행하지 않고 있지만, N형을 부여하는 불순물원소를 도입함으로써, 영역(3504)에 n웰을 형성해도 좋다. N형을 부여하는 불순물원소로서는, 인 또는 비소 등을 사용할 수 있다. 한편, P형의 도전형을 갖는 반도체기판을 사용할 경우에는, 영역(3504)에 N형을 부여하는 불순물원소를 도입해서 n웰을 형성하고, 영역(3506)에는 불순물원소의 도입을 행하지 않는 구성으로 해도 된다.
다음에 영역(3504) 및 영역(3506)을 덮도록 절연막(3532) 및 절연막(3534)을 각각 형성한다(도 20b 참조).
절연막(3532) 및 절연막(3534)은, 예를 들면 열처리에 의해 반도체기 판(3500)에 형성된 영역(3504) 및 영역(3506)의 표면을 산화시킴으로써 산화 실리콘 막으로 절연막(3532) 및 절연막(3534)을 형성할 수 있다. 또는 열산화법에 의해 산화 실리콘 막을 형성한 후에 질화처리를 행함으로써, 산화 실리콘 막의 표면을 질화 시켜, 산화 실리콘 막과, 산소와 질소를 갖는 막(산화질화 실리콘 막)을 적층 해서 형성해도 좋다.
그 밖에도, 상기한 바와 같이, 플라스마처리에 의해 절연막(3532) 및 절연막(3534)을 형성해도 좋다. 예를 들면 반도체기판(3500)에 형성된 영역(3504) 및 영역(3506)의 표면에 고밀도 플라스마처리를 행함으로써 표면을 산화 또는 질화 하여, 절연막(3532) 및 절연막(3534)으로서 산화 실리콘 막 또는 질화 실리콘 막을 형성할 수 있다. 또한 고밀도 플라스마처리에 의해 영역(3504) 및 영역(3506)의 표면에 산화 처리를 행한 후, 고밀도 플라스마처리를 행함으로써 질화 해도 좋다. 이 경우, 영역(3504) 및 영역(3506)의 표면에 접해서 산화 실리콘 막이 형성된 후, 그 산화 실리콘 막 위에 산화질화 실리콘 막이 형성된다. 이에 따라, 절연막(3532) 및 절연막(3534)은 산화 실리콘 막과 산질화 실리콘 막이 적층된 막이 된다. 또한 열산화법에 의해 영역(3504) 및 영역(3506)의 표면에 산화 실리콘 막을 형성하고, 고밀도 플라스마처리에 의해 표면을 산화 또는 질화 해도 좋다.
반도체기판(3500)의 영역(3504) 및 영역(3506)에 형성된 절연막(3532) 및 절연막(3534)은, 후에 완성되는 트랜지스터에 있어서 게이트 절연막으로서 기능한다.
다음에 영역(3504) 및 영역(3506)의 위쪽에 형성된 절연막(3532) 및 절연막(3534)을 덮도록 도전막을 형성한다(도 20c 참조). 여기에서는, 도전막으로서, 도전막(3536)과 도전막(3538)을 순차적으로 적층 해서 형성한 예를 게시하고 있다. 물론, 도전막은, 단층으로 또는 3층 이상을 적층 해서 형성해도 좋다.
도전막(3536) 및 도전막(3538)으로서는, 탄탈, 텅스텐, 티타늄, 몰리브덴, 알루미늄, 구리, 크롬, 혹은 니오브 등으로부터 선택된 원소 또는 이러한 원소를 주성분으로 하는 합금재료 혹은 화합물재료로 형성할 수 있다. 또한 이들 원소를 질화한 금속질화막으로 형성할 수도 있다. 그 밖에도, 인 등의 불순물원소를 도핑한 다결정 실리콘로 대표되는 반도체재료에 의해 형성할 수도 있다.
여기에서는, 도전막(3536)으로서 질화 탄탈 막을 형성하고, 그 위에 도전막(3538)으로서 텅스텐 막을 형성한다. 또는, 도전막(3536)으로서, 질화 텅스텐 막, 질화 몰리브덴 막 혹은 질화 티타늄 막을 단층으로, 또는 적층 해서 형성하고, 도전막(3538)으로서, 텅스텐 막, 탄탈 막, 몰리브덴 막 혹은 티타늄 막을 단층으로, 또는 적층 해서 형성할 수 있다.
다음에 적층 해서 설치된 도전막(3536) 및 도전막(3538)을 선택적으로 에칭해서 제거함으로써, 영역(3504) 및 영역(3506) 위의 원하는 위치에 도전막(3536) 및 도전막(3538)을 잔존시킨다. 이에 따라, 게이트 전극(3540) 및 게이트 전극(3542)을 형성한다(도 21a 참조).
다음에 영역(3504)을 덮도록 레지스트 마스크(3548)를 선택적으로 형성하고, 레지스트 마스크(3548) 및 게이트 전극(3542)을 마스크로 삼아서 영역(3506)의 원하는 위치에 불순물원소를 도입하여, 불순물영역을 형성한다(도 21b 참조). 불순물원소로서는, N형을 부여하는 불순물원소 또는 P형을 부여하는 불순물원소를 사용한 다. N형을 부여하는 불순물원소로서는, 인 또는 비소 등을 사용할 수 있다. P형을 부여하는 불순물원소로서는, 붕소, 알루미늄 또는 갈륨 등을 사용할 수 있다. 여기에서는, 불순물원소로서, 인을 사용한다.
도 21b에 있어서는, 불순물원소를 도입함으로써 영역(3506)에 소스 영역 및 드레인 영역을 형성하는 불순물영역(3552)과, 채널 형성 영역(3550)이 형성된다.
다음에 영역(3506)을 덮도록 레지스트 마스크(3566)를 선택적으로 형성하고, 레지스트 마스크(3566) 및 게이트 전극(3540)을 마스크로 사용해서 영역(3504)에 불순물원소를 도입하여, 불순물영역을 형성한다(도 21c를 참조). 불순물원소로서는, N형을 부여하는 불순물원소 또는 P형을 부여하는 불순물원소를 사용한다. N형을 부여하는 불순물원소로서는, 인 또는 비소 등을 사용할 수 있다. P형을 부여하는 불순물원소로서는, 붕소, 알루미늄 또는 갈륨 등을 사용할 수 있다. 여기에서는, 도 21c에서 영역(3506)에 도입한 불순물원소와 다른 도전형을 부여하는 불순물원소(예를 들면 붕소)를 도입한다. 그 결과, 영역(3504)에 소스 영역 및 드레인 영역을 형성하는 불순물영역(3570)과, 채널 형성 영역(3568)이 형성된다.
다음에 절연막(3532), 절연막(3534), 게이트 전극(3540) 및 게이트 전극(3542)을 덮어서 절연막(3572)을 형성한다. 그리고 절연막(3572) 위에 영역(3504) 및 영역(3506)에 각각 형성된 불순물영역(3552) 및 불순물영역(3570)과 전기적으로 접속되는 배선(3574)을 형성한다(도 22a 참조).
제2 절연막(3572)은, CVD법 또는 스퍼터링법 등에 의해, 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화질화 실리콘(SiOxNy)(x>y), 질화산화 실리콘(SiNxOy)(x>y) 등의 산소 혹은 질소를 갖는 절연막, DLC(다이아몬드 라이크 카본) 등의 탄소를 포함한 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기재료 또는 실록산 수지 등의 실록산 재료로 이루어지는 막을 단층으로, 또는 적층 해서 설치할 수 있다. 이 때, 실록산 재료란, Si-O-Si 결합을 포함한 재료에 해당한다. 실록산은, 실리콘과 산소의 결합으로 골격구조가 구성된다. 치환기로서, 적어도 수소를 포함한 유기기(예를 들면 알킬기 또는 방향족 탄화수소)를 사용할 수 있다. 또는 치환기로서, 플루오르기를 사용할 수도 있다. 또는 치환기로서, 적어도 수소를 포함한 유기기와, 플루오르기를 사용해도 된다.
배선(3574)은, CVD법 또는 스퍼터링법 등에 의해, 알루미늄, 텅스텐, 티타늄, 탄탈, 몰리브덴, 니켈, 백금, 구리, 금, 은, 망간, 네오디뮴, 탄소, 실리콘으로부터 선택된 원소, 또는 이것들의 원소를 주성분으로 하는 합금재료 혹은 화합물재료의 막을, 단층으로, 또는 적층 해서 형성한다. 알루미늄을 주성분으로 하는 합금재료는, 예를 들면 알루미늄을 주성분으로 하고 니켈을 포함한 재료, 또는 알루미늄을 주성분으로 하고 니켈과, 탄소 및 실리콘의 한쪽 또는 양쪽을 포함한 합금재료에 해당한다. 배선(3574)은, 예를 들면 배리어 막과 알루미늄 실리콘 막과 배리어 막과의 적층구조, 배리어 막과 알루미늄 실리콘 막과 질화 티타늄 막과 배리어 막과의 적층구조를 채용하면 좋다. 이 때, 배리어 막은, 티타늄, 티타늄의 질화물, 몰리브덴 또는 몰리브덴의 질화물로 된 박막에 의해 설치된다. 알루미늄 및 알루미늄 실리콘은 저저항이며, 또한 저렴하기 때문에, 배선(3574)의 재료로서 최적이다. 도전막(3413)의 상층과 하층에 배리어 막을 설치하면, 알루미늄 및 알루미늄 실리콘에 힐록이 발생하는 것을 방지할 수 있다. 환원성이 높은 원소인 티타늄에 의해 배리어 막을 형성하면, 결정질 반도체막 위에 얇은 자연 산화막이 형성되더라도, 이 자연 산화막을 환원할 수 있으므로 자연 산화막이 제거되고, 배선(3574)과 결정질 반도체막 사이에 양호한 콘택을 얻을 수 있다.
이 때, 본 발명에서 적용하는 트랜지스터의 구조는 도시한 구조에 한정되지 않는다. 예를 들면 역 스태거 구조, FinFET 구조 등으로 해도 된다. FinFET 구조로 하면 트랜지스터 사이즈의 미세화에 따르는 단채널 효과를 억제할 수 있으므로 바람직하다.
본 발명의 반도체장치는, 신호 처리 회로에 전력을 공급하는, 전력을 축적할 수 있는 배터리를 구비한다. 배터리로서는, 전기 이중층 콘덴서 등의 콘덴서 또는 박막의 이차전지를 사용하는 것이 바람직하다. 이에 따라 본 실시의 형태에 있어서는, 트랜지스터와 박막의 이차전지와의 접속에 관하여 설명한다.
본 실시의 형태에 있어서 이차전지는, 트랜지스터에 접속된 배선(3574) 위에 적층 해서 형성된다. 이차전지는, 집전체 박막, 부극활 물질층, 고체 전해질층, 정극활 물질층 및 집전체 박막이 순차 적층된 구조를 갖는다(도 22b 참조). 따라서 이차전지의 집전체 박막과 겸용되는 배선(3574)의 재료에는, 부극활 물질과 밀착성이 좋고, 저항이 낮은 것이 요구된다. 특히 알루미늄, 구리, 니켈 및 바나듐 등이 바람직하다.
다음에 박막 이차전지의 구성에 대해서 상세히 설명한다. 배선(3574) 위에 부극활 물질층(3591)을 형성한다. 일반적으로는 산화바나듐(V2O5) 등을 사용할 수 있다. 다음에 부극활 물질층(3591) 위에 고체 전해질층(3592)을 형성한다. 일반적으로는 인산 리튬((Li3PO4) 등을 사용할 수 있다. 다음에 고체 전해질층(3592) 위에 정극활 물질층(3593)을 형성한다. 일반적으로는 망간산 리튬(LiMn2O4) 등을 사용할 수 있다. 코발트산 리튬(LiCoO2) 또는 니켈산 리튬(LiNiO2)을 사용해도 된다. 다음에 정극활 물질층(3593) 위에 전극이 되는 집전체 박막(3594)을 형성한다. 집전체 박막(3594)에는 정극활 물질층(3593)과 밀착성이 좋고, 저항이 낮은 것이 요구된다. 예를 들면, 알루미늄, 구리, 니켈, 바나듐 등을 사용할 수 있다.
상기의 부극활 물질층(3591), 고체 전해질층(3592), 정극활 물질층(3593) 및 집전체 박막(3594)의 각 박막층은 스퍼터링 기술을 사용해서 형성해도 좋고, 증착 기술을 사용해서 형성해도 좋다. 또한 각각의 층의 두께는 0.1μm∼3μm가 바람직하다.
다음에 수지막을 스핀 코트법 등에 의해 형성한다. 그리고, 이 수지막을 에칭해서 콘택홀을 형성하고, 층간막(3596)을 형성한다. 층간막(3596)은 수지막에 한정되지 않고, CVD법에 의해 형성한 산화막 등의 다른 막으로 해도 되고, 평탄성의 관점에서 수지인 것이 바람직하다. 또한 감광성 수지를 사용하면, 에칭을 행하지 않고 콘택홀을 형성할 수 있다. 다음에 층간막(3596) 위에 배선층(3595)을 형성하고, 배선(3597)과 접속시킨다. 이로써 이차전지와의 전기적인 접속을 확보한다.
이상과 같은 구성으로 함으로써, 본 발명의 반도체장치에 있어서는, 단결정 기판 위에 트랜지스터를 형성하고, 그 위에 박막 이차전지를 갖는 구성을 취할 수 있다. 따라서, 본 실시의 형태에 있어서는, 극히 얇고 소형인 반도체장치를 제조할 수 있다.
이 때, 본 실시의 형태의 반도체장치의 제조방법은, 본 명세서에 기재한 반도체장치에 적용할 수 있다. 즉 본 실시의 형태에 의하면, 신호 파형에 있어서의 신호 라인과 기준 라인의 차분을 검출함으로써 복조 신호를 생성하고, 변조도가 작은 신호여도 안정적으로 복조 신호를 생성해서 정보의 송수신을 가능하게 하는 반도체장치를 제조할 수 있다.
또한, 각각의 노이즈가 캔슬되어, 반송파에 기인하는 노이즈의 영향을 저감해서 신호를 복조할 수 있는 반도체장치를 제조할 수 있다.
또한, 변조도가 10%인 무선신호에 관해서도 신호의 검출이 안정적으로 행할 수 있고, ISO/IEC 15693에 준거한 신호의 송수신을 안정적으로 행할 수 있는 반도체장치를 제조할 수 있다.
본 발명의 반도체장치에서는, 무선신호의 수신중에 전원전력의 공급이 계속해서 이루어지기 때문에, 안정된 동작이 가능하다. 또한 무선에 의한 충전이 가능한 반도체장치로 함으로써 전지의 경시적인 열화로 인한 개체 정보의 송수신을 행하기 위한 전력의 부족을 보충할 수 있다.
또한, 제1 바이어스 회로의 출력과 제2 바이어스 회로의 출력의 차분을 검출함으로써 복조 신호를 생성하고, 변조도가 작은 신호여도 안정적으로 복조 신호를 생성 가능하고, 노이즈의 영향을 저감해서 신호를 복조할 수 있는 반도체장치를 제 조할 수 있다.
또한 본 발명의 반도체장치에서는, 변조도 10%의 반송파의 수신중에 전원전력의 공급이 계속해서 이루어지기 때문에, 안정된 동작이 가능하다. 또한 무선에 의한 충전이 가능한 반도체장치로 함으로써 전지의 경시적인 열화로 인한 개체 정보의 송수신을 행하기 위한 전력의 부족을 보충할 수 있다.
(실시의 형태 6)
본 실시의 형태에서는, 상기의 실시의 형태와는 다른 반도체장치의 제조방법의 일례에 관해서, 도면을 참조해서 설명한다.
우선, 기판(3600) 위에 절연막을 형성한다. 여기에서는, n형의 도전형을 갖는 단결정 실리콘 기판을 기판(3600)으로서 사용하고, 기판(3600) 위에 절연막(3602) 및 절연막(3604)을 형성한다(도 23a 참조). 예를 들면 기판(3600)에 열처리를 함으로써 절연막(3602)으로서 산화 실리콘 막을 형성하고, 절연막(3602) 위에 CVD법을 사용해서 질화 실리콘 막을 형성한다.
기판(3600)은, 반도체기판이면 특별히 한정되지 않는다. 예를 들면 n형 또는 p형의 도전형을 갖는 단결정 실리콘 기판, 화합물 반도체기판(GaAs기판, InP기판, GaN기판, SiC기판, 사파이어 기판, ZnSe기판 등), 접합법 또는 ＳＩＭＯＸ(Separation by Implanted Oxygen)법을 사용해서 제조된 ＳＯＩ(Silicon On Insulator)기판 등을 사용할 수 있다.
또는 절연막(3604)은, 절연막(3602)을 형성한 후에, 고밀도 플라스마처리에 의해 절연막(3602)을 질화함으로써 형성해도 된다. 이 때, 기판(3600) 위에 설치하 는 절연막은 단층으로, 또는 3층 이상으로 적층해서 형성해도 된다.
다음에 절연막(3604) 위에 선택적으로 레지스트 마스크(3606)의 패턴을 형성하고, 레지스트 마스크(3606)를 마스크로 사용해서 선택적으로 에칭을 행함으로써, 기판(3600)에 선택적으로 오목부(3608)를 형성한다(도 23b 참조). 기판(3600)의 일부, 절연막(3602) 및 절연막(3604)의 에칭은, 플라즈마를 이용한 드라이에칭에 의해 행할 수 있다.
다음에 레지스트 마스크(3606)의 패턴을 제거한 후, 기판(3600)에 형성된 오목부(3608)를 충전하도록 절연막(3610)을 형성한다(도 23c 참조).
절연막(3610)은, CVD법 또는 스퍼터링법 등을 사용하여, 산화 실리콘, 질화 실리콘, 산화질화 실리콘(SiOxNy)(x>y>0) 또는 질화산화 실리콘(SiNxOy)(x>y>0) 등의 절연재료를 사용해서 형성한다. 여기에서는, 절연막(3610)으로서, 상압CVD법 또는 감압CVD법을 사용하고, TEOS(Tetra Ethyl Ortho Silicate) 가스에 의해 산화 실리콘 막을 형성한다.
다음에 연삭 처리, 연마 처리 또는 ＣＭＰ(화학적 기계적 연마) 처리를 행함으로써, 기판(3600)의 표면을 노출한다. 여기에서는, 기판(3600)의 표면을 노출함으로써, 기판(3600)의 오목부(3608)에 형성된 절연막(3611) 사이에 영역(3612) 및 영역(3613)이 형성된다. 절연막(3611)은, 기판(3600)의 표면에 형성된 절연막(3610)이 연삭처리, 연마 처리 또는 ＣＭＰ처리에 의해 제거됨으로써 얻어지는 것이다. 계속해서, P형의 도전형을 부여하는 불순물원소를 선택적으로 도입함으로써, 기판(3600)의 영역(3613) 및 영역(3614)에 p웰(3615)을 형성한다(도 24a 참조 ).
P형을 부여하는 불순물원소로서는, 붕소, 알루미늄 또는 갈륨 등을 사용할 수 있다. 여기에서는, 불순물원소로서, 붕소를 영역(3613)에 도입한다.
또한, 본 실시의 형태에서는, 기판(3600)으로서 n형의 도전형을 갖는 반도체기판을 사용하고 있기 때문에, 영역(3612)에는 불순물원소의 도입을 행하지 않고 있지만, N형을 부여하는 불순물원소를 도입함으로써 영역(3612)에 n웰을 형성해도 좋다. N형을 부여하는 불순물원소로서는, 인 또는 비소 등을 사용할 수 있다.
한편, P형의 도전형을 갖는 반도체기판을 사용할 경우에는, 영역(3612)에 N형을 부여하는 불순물원소를 도입해서 n웰을 형성하고, 영역(3613)에는 불순물원소의 도입을 행하지 않는 구성으로 해도 된다.
다음에 기판(3600)의 영역(3612) 및 영역(3613)의 표면에 절연막(3632) 및 절연막(3634)을 각각 형성한다(도 24b를 참조).
예를 들면 열처리를 행해서 기판(3600)에 형성된 영역(3612) 및 영역(3613)의 표면을 산화시킴으로써, 산화 실리콘 막으로 절연막(3632) 및 절연막(3634)을 형성할 수 있다. 또한 열산화법에 의해 산화 실리콘 막을 형성하고, 질화처리를 행함으로써 산화 실리콘 막의 표면을 질화 시켜, 산화 실리콘 막과, 산소 및 질소를 갖는 막(산질화 실리콘 막)를 적층 해서 형성해도 좋다.
그 밖에도, 상기한 바와 같이, 플라스마처리에 의해 절연막(3632) 및 절연막(3634)을 형성해도 좋다. 예를 들면 기판(3600)에 형성된 영역(3612) 및 영역(3613)의 표면에 고밀도 플라스마처리를 행하고, 표면을 산화 또는 질화함으로 써, 절연막(3632) 및 절연막(3634)으로서 산화 실리콘 막 또는 질화 실리콘 막을 형성할 수 있다. 또한 고밀도 플라스마처리에 의해 영역(3612) 및 영역(3613)의 표면에 산화 처리를 행하고, 다시 고밀도 플라스마처리를 행함으로써 질화 해도 좋다. 이 경우, 영역(3612) 및 영역(3613)의 표면에 접해서 산화 실리콘 막이 형성되어, 이 산화 실리콘 막 위에 산화질화 실리콘 막이 형성되고, 절연막(3632) 및 절연막(3634)은 산화 실리콘 막과 산질화 실리콘 막이 적층 된 막이 된다. 또한 열산화법에 의해 영역(3612) 및 영역(3613)의 표면에 산화 실리콘 막을 형성한 후에 고밀도 플라스마처리를 행하고, 표면을 산화 또는 질화 해도 좋다.
기판(3600)의 영역(3612) 및 영역(3613)에 형성된 절연막(3632) 및 절연막(3634)은, 후에 완성되는 트랜지스터에 있어서 게이트 절연막으로서 기능한다.
다음에 기판(3600)에 형성된 영역(3612) 및 영역(3613) 위에 형성된 절연막(3632) 및 절연막(3634)을 덮도록 도전막을 형성한다(도 24c 참조). 여기에서는, 도전막으로서, 도전막(3636)과 도전막(3638)을 순차적으로 적층 해서 형성한 예를 게시하고 있다. 물론, 도전막은, 단층으로, 또는 3층 이상으로 적층 해서 형성해도 좋다.
도전막(3636) 및 도전막(3638)으로서는, 탄탈, 텅스텐, 티타늄, 몰리브덴, 알루미늄, 구리, 크롬, 혹은 니오브 등으로부터 선택된 원소 또는 이러한 원소를 주성분으로 하는 합금재료 혹은 화합물재료로 형성할 수 있다. 또한 이들 원소를 질화한 금속질화막으로 형성할 수도 있다. 그 밖에도, 인 등의 불순물원소를 도핑한 다결정 실리콘으로 대표되는 반도체재료에 의해 형성할 수도 있다.
여기에서는, 도전막(3636)으로서 질화 탄탈 막을 형성하고, 그 위에 도전막(3638)으로서 텅스텐 막을 형성해서 적층구조로 설치한다. 또는 도전막(3636)으로서, 질화 탄탈 막, 질화 텅스텐, 질화 몰리브덴 또는 질화 티타늄으로부터 선택된 재료로 이루어지는 막을 단층으로, 또는 적층 해서 형성한 막을 사용하고, 도전막(3638)으로서, 텅스텐, 탄탈, 몰리브덴, 티타늄으로부터 선택된 재료로 이루어지는 막을 단층으로, 또는 적층 해서 형성할 수 있다.
다음에 적층 해서 설치된 도전막(3636) 및 도전막(3638)을 선택적으로 에칭해서 제거함으로써, 기판(3600)의 영역(3612) 및 영역(3613) 상의 일부에 도전막(3636) 및 도전막(3638)을 잔존시킨다. 이로써, 각각 게이트 전극으로서 기능하는 도전막(3640) 및 도전막(3642)을 형성한다(도 25a 참조). 여기에서는, 기판(3600)에 있어서, 도전막(3640) 및 도전막(3642)과 겹치지 않는 영역(3612) 및 영역(3613)의 표면을 노출한다.
구체적으로는, 기판(3600)의 영역(3612)에 있어서, 도전막(3640)의 아래쪽에 형성된 절연막(3632)의 중 도전막(3640)과 겹치지 않는 부분을 선택적으로 제거하여, 도전막(3640)과 절연막(3632)의 단부가 대략 일치하도록 형성한다. 또한 기판(3600)의 영역(3613)에 있어서, 도전막(3642)의 아래쪽에 형성된 절연막(3634) 중 도전막(3642)과 겹치지 않는 부분을 선택적으로 제거하여, 도전막(3642)과 절연막(3634)의 단부가 대략 일치하도록 형성한다.
이 경우, 도전막(3640) 및 도전막(3642)의 형성과 동시에 겹치지 않는 부분의 절연막 등을 제거해도 좋다. 또는 도전막(3640) 및 도전막(3642)을 형성한 후 잔존한 레지스트 마스크 또는 도전막(3640) 및 도전막(3642)을 마스크로 사용해서 도전막(3640) 및 도전막(3642)과 겹치지 않는 부분의 절연막 등을 제거해도 좋다.
다음에 기판(3600)의 영역(3612) 및 영역(3613)에 불순물원소를 선택적으로 도입한다(도 25b를 참조). 여기에서는, 영역(3613)에는 도전막(3642)을 마스크로 사용해서 N형을 부여하는 불순물원소를 선택적으로 도입하고, 영역(3612)에는 도전막(3640)을 마스크로 사용해서 P형을 부여하는 불순물원소를 선택적으로 도입한다. N형을 부여하는 불순물원소로서는, 인 또는 비소 등을 사용할 수 있다. P형을 부여하는 불순물원소로서는, 붕소, 알루미늄 또는 갈륨 등을 사용할 수 있다.
다음에 도전막(3640) 및 도전막(3642)의 측면에 접하는 사이드월(3654)을 형성한다. 구체적으로는, 플라스마CVD법 또는 스퍼터링법 등에 의해, 실리콘, 실리콘의 산화물 혹은 실리콘의 질화물 등의 무기재료를 포함한 막 또는 유기수지 등의 유기재료를 포함한 막을, 단층으로, 또는 적층 해서 형성한다. 그리고, 이 절연막을, 수직방향을 주체로 한 이방성 에칭에 의해 선택적으로 에칭함으로써 도전막(3640) 및 도전막(3642)의 측면에 접하도록 형성할 수 있다. 사이드월(3654)은, LDD(Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ)영역을 형성할 때의 도핑용 마스크로서 사용한다. 또한 여기에서는, 사이드월(3654)은, 도전막(3640) 및 도전막(3642)의 아래쪽에 형성된 절연막의 측면에도 접하도록 형성된다.
계속해서, 사이드월(3654), 도전막(3640) 및 도전막(3642)을 마스크로 사용해서 기판(3600)의 영역(3612) 및 영역(3613)에 불순물원소를 도입함으로써, 소스 영역 또는 드레인 영역으로서 기능하는 불순물영역을 형성한다(도 25c 참조). 여기 에서는, 기판(3600)의 영역(3613)에 사이드월(3654)과 도전막(3642)을 마스크로 사용해서 LDD영역보다 고농도로 N형을 부여하는 불순물원소를 도입한다. 반면에 영역(3612)에는 사이드월(3654)과 도전막(3640)을 마스크로 사용해서 LDD영역보다 고농도로 P형을 부여하는 불순물원소를 도입한다.
그 결과, 기판(3600)의 영역(3612)에는, 소스 영역 및 드레인 영역을 형성하는 불순물영역(3658)과, LDD영역을 형성하는 저농도 불순물영역(3660)과, 채널 형성 영역(3656)이 형성된다. 또한 기판(3600)의 영역(3613)에는, 소스 영역 및 드레인 영역을 형성하는 불순물영역(3664)과, LDD영역을 형성하는 저농도 불순물영역(3666)과, 채널 형성 영역(3662)이 형성된다.
본 실시의 형태에서는, 도전막(3640) 및 도전막(3642)과 겹치지 않는 기판(3600)의 영역(3612) 및 영역(3613)을 노출한 상태에서 불순물원소의 도입을 행하고 있다. 따라서, 기판(3600)의 영역(3612) 및 영역(3613)에 각각 형성되는 채널 형성 영역(3656) 및 채널 형성 영역(3662)은 도전막(3640) 및 도전막(3642)이 자기정합적으로 형성될 수 있다.
다음에 기판(3600)의 영역(3612) 및 영역(3613) 위에 설치된 절연막 및 도전막 등을 덮도록 절연막을 형성하고, 이 절연막에 개구부(3678)를 형성함으로써 절연막(3677)을 형성한다(도 26a를 참조).
절연막(3677)은, CVD법 또는 스퍼터링법 등에 의해, 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화질화 실리콘(SiOxNy)(x>y), 질화산화 실리콘(SiNxOy)(x>y) 등의 산소 혹은 질소를 갖는 절연막, DLC(다이아몬드 라이크 카본) 등의 탄소를 포 함한 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐 혹은 아크릴 등의 유기재료 또는 실록산 수지 등의 실록산 재료로 이루어지는 막을 단층으로, 또는 적층 해서 설치할 수 있다. 이 때, 실록산 재료는, Si-O-Si 결합을 포함한 재료에 해당한다. 실록산은, 실리콘과 산소의 결합으로 골격구조가 구성된다. 치환기로서, 적어도 수소를 포함한 유기기(예를 들면 알킬기, 방향족 탄화수소)를 사용할 수 있다. 또는 치환기로서, 플루오르기를 사용할 수도 있다. 또는 치환기로서, 적어도 수소를 포함한 유기기와, 플루오르기를 사용해도 된다.
다음에 CVD법 등을 사용해서 개구부(3678)에 도전막(3680)을 형성하고, 그 도전막(3680)과 전기적으로 접속되도록 절연막(3677) 위에 도전막(3682a∼3682d)을 선택적으로 형성한다(도 26b를 참조).
도전막(3680) 및 도전막(3682a∼3682d)은, CVD법이나 스퍼터링법 등에 의해, 알루미늄, 텅스텐, 티타늄, 탄탈, 몰리브덴, 니켈, 백금, 구리, 금, 은, 망간, 네오디뮴, 탄소 혹은 실리콘으로 선택된 원소 또는 이러한 원소를 주성분으로 하는 합금재료 혹은 화합물재료에 의해, 단층으로, 또는 적층 해서 형성한다. 알루미늄을 주성분으로 하는 합금재료는, 예를 들면 알루미늄을 주성분으로 하고 니켈을 포함한 재료, 또는, 알루미늄을 주성분으로 하고 니켈과, 탄소 및 실리콘의 한쪽 또는 양쪽을 포함한 합금재료에 해당한다. 도전막(3680) 및 도전막(3682a∼3682d)은, 예를 들면 배리어 막과 알루미늄 실리콘 막과 배리어 막의 적층구조, 배리어 막과 알루미늄 실리콘 막과 질화 티타늄 막과 배리어 막의 적층구조를 채용하면 좋다. 이 때, 배리어 막은, 티타늄, 티타늄의 질화물, 몰리브덴 또는 몰리브덴의 질화물 로 된 박막에 의해 형성된다. 알루미늄 및 알루미늄 실리콘은 저저항값이며, 또한 저렴하기 때문에, 도전막(3680) 및 도전막(3682a∼3682d)의 재료로서 최적이다. 또한 상층과 하층에 배리어 막을 설치하면, 알루미늄 및 알루미늄 실리콘에 힐록이 발생하는 것을 방지할 수 있다. 또한 환원성이 높은 원소인 티타늄에 의해 배리어 막을 형성하면, 결정질 반도체막 위에 얇은 자연 산화막이 형성되더라도, 이 자연 산화막을 환원할 수 있으므로 자연 산화막이 제거되어, 결정질 반도체막으로 양호한 콘택을 얻을 수 있다. 여기에서는, 도전막(3680) 및 도전막(3682a∼3682d)은 CVD법에 의해 텅스텐을 선택 성장함으로써 형성할 수 있다.
이상의 공정에 의해, 기판(3600)의 영역(3612)에 형성된 P형의 트랜지스터와, 영역(3613)에 형성된 N형의 트랜지스터를 얻을 수 있다.
이 때, 본 발명에서 적용하는 트랜지스터의 구조는 도시한 구조에 한정되지 않는다. 예를 들면 역 스태거 구조 또는 핀ＦＥＴ구조 등이어도 된다. 핀ＦＥＴ구조로 함으로써 트랜지스터 사이즈의 미세화에 따른 단채널 효과를 억제할 수 있으므로 바람직하다.
본 발명의 반도체장치에 있어서는, 신호 처리 회로에 전력을 공급하는 전력을 축적할 수 있는 배터리를 구비한다. 배터리로서는, 전기 이중층 콘덴서와 같은 콘덴서 또는 박막의 이차전지를 사용하는 것이 바람직하다. 본 실시의 형태에 있어서는, 트랜지스터와, 박막의 이차전지와의 접속에 관하여 설명한다.
본 실시의 형태에 있어서 이차전지는, 트랜지스터에 접속된 도전막(3682d) 위에 적층 해서 형성된다. 이차전지는, 집전체 박막, 부극활 물질층, 고체 전해질 층, 정극활 물질층 및 집전체 박막의 박막층이 순차 적층 된다(도 26b 참조). 그 때문에 이차전지의 집전체 박막과 겸용되는 도전막(3682d)의 재료에는, 부극활 물질과 밀착성이 좋고, 저항이 낮은 것이 요구된다. 특히 알루미늄, 구리, 니켈, 바나듐 등이 바람직하다.
다음에, 박막 이차전지의 구성에 대해서 상세히 설명한다. 도전막(3682d) 위에 부극활 물질층(3691)을 형성한다. 일반적으로는 산화바나듐(V2O5) 등을 사용할 수 있다. 다음에 부극활 물질층(3691) 위에 고체 전해질층(3692)을 형성한다. 일반적으로는, 인산 리튬((Li3PO4) 등을 사용할 수 있다. 다음에 고체 전해질층(3692) 위에 정극활 물질층(3693)을 형성한다. 일반적으로는, 망간산 리튬(LiMn2O4) 등을 사용할 수 있다. 코발트산 리튬(LiCoO2) 또는 니켈산 리튬(LiNiO2)을 사용해도 된다. 다음에 정극활 물질층(3693) 위에 전극이 되는 집전체 박막(3694)을 형성한다.집전체 박막(3694)은 정극활 물질층(3693)과 밀착성이 좋고, 저항이 낮은 것이 요구된다. 예를 들면, 알루미늄, 구리, 니켈 바나듐 등을 사용할 수 있다.
상기의 부극활 물질층(3691), 고체 전해질층(3692), 정극활 물질층(3693) 및 집전체 박막(3694)의 각 박막층은 스퍼터링 기술을 사용해서 형성해도 좋고, 증착 기술을 사용해도 된다. 또한 각각의 층의 두께는 0.1μm∼3μm가 바람직하다.
다음에 수지막을 스핀 코트법 등에 의해 형성한다. 그리고, 이 수지막을 에칭해서 콘택홀을 형성하고, 층간막(3696)을 형성한다. 층간막(3696)은 수지막에 한정되지 않고, CVD법에 의해 형성된 산화막으로 형성해도 되지만, 평탄성의 관점에 서 수지막인 것이 바람직하다. 또한 감광성 수지를 사용하면, 에칭을 행하지 않고 콘택홀을 형성할 수 있다. 다음에 층간막(3696) 위에 배선층(3695)을 형성하고, 배선(3697)과 접속시킨다. 이로써, 박막 이차전지와의 전기적인 접속을 확보한다.
이상과 같은 구성으로 함으로써, 본 발명의 반도체장치에 있어서는, 단결정 기판 위에 트랜지스터를 형성하고, 그 위에 박막 이차전지를 갖는 구성을 취할 수 있다. 따라서, 본 실시의 형태에 있어서는, 극히 얇고 소형인 반도체장치를 제조할 수 있다.
이 때, 본 실시의 형태의 반도체장치의 제조방법은, 본 명세서에 기재한 반도체장치에 적용할 수 있다. 즉 본 실시의 형태에 의하면, 신호 파형에 있어서의 신호 라인과 기준 라인의 차분을 검출함으로써 복조 신호를 생성하고, 변조도가 작은 신호여도 안정적으로 복조 신호를 생성해서 정보의 송수신을 가능하게 하는 반도체장치를 제조할 수 있다.
또한, 각 라인의 노이즈가 캔슬되어, 반송파의 노이즈의 영향을 저감해서 신호를 복조할 수 있는 반도체장치를 제조할 수 있다.
또한, 변조도가 10%인 무선신호에 관해서도 신호의 검출이 안정적으로 행할 수 있고, ISO/IEC 15693에 준거한 신호의 송수신을 안정적으로 행할 수 있는 반도체장치를 제조할 수 있다.
본 발명의 반도체장치에서는, 무선신호의 수신중에 전원전력의 공급이 계속해서 이루어지기 때문에, 안정된 동작이 가능하다. 또한 무선에 의한 충전이 가능한 반도체장치로 함으로써 전지의 경시적인 열화로 인한 개체 정보의 송수신을 행 하기 위한 전력의 부족을 보충할 수 있다.
또한, 제1 바이어스 회로의 출력과 제2 바이어스 회로의 출력의 차분을 검출함으로써 복조 신호를 생성하고, 변조도가 작은 신호여도 안정적으로 복조 신호를 생성 가능해서, 노이즈의 영향을 저감해서 신호를 복조할 수 있는 반도체장치를 제조할 수 있다.
또한 본 발명의 반도체장치에서는, 변조도 10%의 반송파의 수신중에 전원전력의 공급이 계속해서 이루어지기 때문에, 안정된 동작이 가능하다. 또한 무선에 의한 충전이 가능한 반도체장치로 함으로써 전지의 경시적인 열화로 인한 개체 정보의 송수신을 행하기 위한 전력의 부족을 보충할 수 있다.
(실시의 형태 7)
본 발명을 적용한 반도체장치(2000)는, 전자기파를 송수신하는 기능을 활용하여, 여러 가지 물품이나 시스템에 사용할 수 있다. 물품은, 예를 들면 열쇠(도 13a 참조), 지폐, 동전, 유가 증권류, 무기명채권류, 증서류(운전면허증이나 주민표 등, 도 13b 참조), 서적류, 용기류(샬레 등, 도 13c 참조), 포장용 용기류(포장지나 보틀 등, 도 13e, 13f 참조), 기록 매체(디스크나 비디오테이프 등), 탈것류(자전거 등), 장신구(가방이나 안경 등, 도 13d 참조), 식품류, 의류, 생활용품류, 전자기기(액정표시장치, ＥＬ표시장치, 텔레비전 장치, 휴대 단말 등) 등이다. 본 발명의 반도체장치는, 상기와 같은 여러 가지 형상의 물품의 표면에 붙이거나, 매립해서 고정된다. 또한 시스템은, 물품관리시스템, 인증 기능 시스템, 유통시스템 등을 말한다.
본 발명의 반도체장치를 사용함으로써, 무선통신에 의해 연속적으로 전력을 공급하면서 동작시킬 수 있다. 또한 반송파의 노이즈를 저감할 수 있다.
또한 본 발명의 반도체장치를 사용하여, 변조도 10%의 반송파의 수신중에 연속적으로 전원전력을 공급하면서 동작시킬 수 있다. 또한 반송파의 노이즈를 저감할 수 있다. 본 실시의 형태는, 다른 실시의 형태와 자유롭게 조합할 수 있다.
[실시예 1]
본 발명을 적용한 무선통신 가능한 반도체장치를, 실제로 동작시켰을 때의 신호의 파형에 대해서, 도면을 참조해서 설명한다. 무선통신 가능한 반도체장치로서, 실시의 형태 1에서 설명한 반도체장치(100)를 사용했다. 복조 신호 생성 회로 중의 각부에 있어서, 오실로스코프를 사용해서 파형을 취득했다. 아날로그 버퍼 회로에는 도 10a에 나타내는 것을 사용했다.
본 실시의 형태에서 사용한 반도체장치중의 각 소자의 파라미터는, 다음과 같다. 제1 복조 회로(154)에서는, 제1 용량(602)을 10pF, 제2 용량(610)을 2pF, 제3 용량(614)을 1pF, 제1 저항(608)을 200kΩ, 제2 저항(612)을 100kΩ이라고 했다. 제2 복조 회로(156)에서는, 제1 용량(622)을 10pF, 제2 용량(630)을 2pF, 제3 용량(634)을 1pF라고 했다. 제1 바이어스 회로(158)에서는, 용량(802A)를 500pF, 제1 저항(804A)를 300kΩ, 제2 저항(806A)를 400kΩ이라고 했다. 제2 바이어스 회로(160)에서는, 용량(802B)을 500pF, 제1 저항(804B)을 300kΩ, 제2 저항(806B)을 400kΩ이라고 했다. 정전류 회로(1003)가 갖는 저항의 저항값은 100kΩ이라고 했다.
도 27a, 27b는, 복조 신호 생성 회로의 입력부(152)에 입력되는 파형 1400, 및 출력부(166)로부터 출력되는 파형 1401을 나타낸다. 입력부(152)에 파형 1400을 입력하면, 출력부(166)로부터 파형 1401이 출력된다. 또한, 도 27b는, 도 27a 중의 영역 1402를 확대한 것이다.
도 28a, 28b는 입력부(152)에 파형 1400을 입력했을 때의, 콤퍼레이터(162)의 제1 입력부(900A) 및 제2 입력부(900B)에서 검출되는 파형을 나타낸다. 도 28a는 제1 입력부(900A)에서 검출되는 파형 1403을 나타낸다. 도 28b는 제2 입력부(900B)에서 검출되는 파형 1404를 나타낸다.
제1 입력부(900A)에 파형 1403을, 제2 입력부(900B)에 파형 1404를 각각 입력하면, 콤퍼레이터(162)의 출력부(912)에서는 파형 1406이 검출된다. 도 29a에는 파형 1406을 나타낸다. 도 32a 및 도 33a에는, 비교를 위해 파형 1404 및 파형 1403을 각각 나타낸다. 파형 1403 및 파형 1404과, 도 29a에 나타내는 파형 1406을 비교하면, 콤퍼레이터(162)를 통해 파형 1403과 파형 1404의 차분을 얻을 수 있어, 파형 1406과 같이 노이즈가 작은 신호를 얻을 수 있다. 또한 도 29b로부터, 파형 1406에서는, 파형 1403 및 파형 1404와 비교하여, 반송파의 노이즈가 작아진 것을 알 수 있다. 이 때, 도 29a의 영역 1405를 확대한 것을 도 29b에 나타낸다. 마찬가지로, 도 32a의 영역 1407을 확대한 것을 도 32b에 나타내고, 도 33a의 영역 1408을 확대한 것을 도 33b에 나타낸다.
본 실시의 형태에서 나타낸 바와 같이, 본 발명의 반도체장치를 사용함으로써, 신호 파형에 있어서의 신호 라인과 기준 라인의 차분을 검출함으로써 복조 신 호를 생성하고, 변조도가 작은 신호여도 안정적으로 복조 신호를 생성한다. 이에 따라 정보의 송수신을 가능하게 한다.
상기의 신호 파형에 있어서, 신호 라인과 기준 라인에 존재하는 노이즈는 동위상이다. 본 발명에서는, 신호 라인과 기준 라인을 비교함으로써 복조를 행한다. 따라서, 각각의 노이즈가 캔슬되어, 반송파에 기인하는 노이즈의 영향을 저감해서 신호의 복조를 하는 것이 가능하게 된다.
또한, 본 발명을 사용함으로써 변조도가 10%인 무선신호에 관해서도 신호의 검출이 안정적으로 행할 수 있고, ISO/IEC 15693에 준거한 신호의 송수신을 안정적으로 행할 수 있다.
본 발명의 반도체장치에서는, 무선신호의 수신중에 전원전력의 공급이 계속해서 이루어지기 때문에, 안정된 동작이 가능하다. 또한 실시의 형태 2에 나타낸 바와 같이, 본 발명의 반도체장치에 배터리를 탑재함으로써 보다 안정된 동작이 가능하게 된다.
본 출원은 2006년 12월 25일 및 2006년 12월 26일에 각각 일본 특허청에 출원된 일본 특허 출원 no. 2006-347086 및 no. 2006-350344에 근거하는 것으로, 그 모든 내용은 여기에 참조에 의해 인용된다.
[부호의 설명]
100 반도체장치 102 안테나 회로
104 아날로그 회로 106 디지털 회로
108 메모리 회로 110 리더/라이터
112 전원 회로 114 변조 회로
116 리더/라이터 118 통신회선
120 제어장치 130 아날로그 회로
150 복조 신호 생성 회로 152 입력부
154 제1 복조 회로 156 제2 복조 회로
158 제1 바이어스 회로 160 제2 바이어스 회로
162 콤퍼레이터 164 아날로그 버퍼 회로
166 출력부 200 전원 회로
201 복조 신호 생성 회로 202 복조 신호 생성 회로
204 변조 회로 206 입출력부
208 출력부 210 출력부
212 출력부 214 출력부
216 입력부 218 입력부
300 제1 용량 302 정류부
304 평활화 용량 306 지연 회로
400 입력부 402 제1 용량
404 제1 다이오드 406 제2 다이오드
408 제1 저항 410 제2 용량
412 제2 저항 414 제3 용량
416 출력부 500 입력부
502 제1 복조 회로 504 제2 복조 회로
506 제1 바이어스 회로 508 제2 바이어스 회로
510 콤퍼레이터 512 아날로그 버퍼 회로
514 출력부 518 입력부
600 입력부 602 제1 용량
604 제1 다이오드 606 제2 다이오드
608 제1 저항 610 제2 용량
612 제2 저항 614 제3 용량
616 출력부 618 회로
620 입력부 622 제1 용량
624 제1 다이오드 626 제2 다이오드
628 제1 저항 630 제2 용량
632 제2 저항 634 제3 용량
636 출력부 638 회로
700 n형 TFT 702 n형 TFT
704 p형 TFT 706 p형 TFT
708 n형 TFT 710 n형 TFT
712 p형 TFT 714 p형 TFT
800 입력부 800A 입력부
800B 입력부 802 용량
802A 용량 802B 용량
804 제1 저항 804A 제1 저항
804B 제1 저항 806 제2 저항
806A 제2 저항 806B 제2 저항
808 출력부 808A 출력부
808B 출력부 900A 입력부
900B 입력부 902 제1 TFT
904 제2 TFT 906 제3 TFT
908 제4 TFT 910 제5 TFT
912 출력부 914 배선
914B 배선 916 TFT
916B TFT 916C TFT
918 입력부 1000 입력부
1000B 입력부 1001 소스 폴로워 회로
1001B 소스 폴로워 회로 1002 인버터 회로
1003 정전류 회로 1003B 정전류 회로
1004 인버터 회로 1005 출력부
1005B 출력부 1100 입력부
1102 입력부 1104 인버터
1106 플립플롭 회로 1108 셀렉터 회로
1110 출력부 1112 출력부
1200 칩 1201 안테나
1202 칩 1203 안테나
1204 칩 1205 안테나
1206 칩 1207 안테나
1208 칩 1209 안테나
1400 파형 1401 파형
1402 영역 1403 파형
1404 파형 1405 영역
1406 파형 1407 영역
1408 영역 1500 반도체장치
1800 반도체장치 1802 안테나 회로
1803 충방전 회로 1804 배터리
1805 전원 회로 1806 복조 신호 생성 회로
1807 복조 신호 생성 회로 1808 변조 회로
1809 제어회로 1810 기억회로
1811 리더/라이터 1812 통신회선
1813 제어장치 2000 반도체장치
3400a 박막 트랜지스터 3400b 박막 트랜지스터
3400c 박막 트랜지스터 3400e 박막 트랜지스터
3400f 박막 트랜지스터 3401 기판
3402 절연막 3403 박리층
3404 절연막 3405 비정질 반도체막
3405a 결정질 반도체막 3405b 결정질 반도체막
3405c 결정질 반도체막 3405d 결정질 반도체막
3405e 결정질 반도체막 3405f 결정질 반도체막
3406 게이트 절연막 3407 게이트 전극
3407a 도전막 3407b 도전막
3408 불순물영역 3409 불순물영역
3410 절연막 3411 불순물영역
3412a 절연막 3412b 절연막
3413 도전막 3414 절연막
3415a 도전막 3415b 도전막
3416 도전막 3417 도전막
3418 절연막 3419 소자 형성층
3420 시트재 3421 시트재
3431a 도전막 343lb 도전막
3432a 개구부 3432b 개구부
3434a 도전막 3434b 도전막
3436a 도전막 3436b 도전막
3437 수지 3438 도전성 입자
3481 부극활 물질층 3482 고체 전해질층
3483 정극활 물질층 3484 집전체 박막
3485 층간막 3486 배선층
3489 이차전지 3500 반도체기판
3502 절연막 3504 영역
3506 영역 3507 p웰
3532 절연막 3534 절연막
3536 도전막 3538 도전막
3540 게이트 전극 3542 게이트 전극
3548 레지스트 마스크 3550 채널 형성 영역
3552 불순물영역 3566 레지스트 마스크
3568 채널 형성 영역 3570 불순물영역
3572 절연막 3574 배선
3591 부극활 물질층 3592 고체 전해질층
3593 정극활 물질층 3594 집전체 박막
3595 배선층 3596 층간막
3597 배선 3600 기판
3602 절연막 3604 절연막
3606 레지스트 마스크 3608 오목부
3610 절연막 3611 절연막
3612 영역 3613 영역
3614 영역 3615 p웰
3632 절연막 3634 절연막
3636 도전막 3638 도전막
3640 도전막 3642 도전막
3654 사이드월 3656 채널 형성 영역
3658 불순물영역 3660 저농도 불순물영역
3662 채널 형성 영역 3664 불순물영역
3666 저농도 불순물영역 3677 절연막
3678 개구부 3680 도전막
3682a 도전막 3682d 도전막
3691 부극활 물질층 3692 고체 전해질층
3693 정극활 물질층 3694 집전체 박막
3695 배선층 3696 층간막
3697 배선 3700 반도체장치
Claims (26)
- 입력부와,상기 입력부를 통해 안테나 회로에 전기적으로 접속되고, 제1 전기 신호를 복조하는 제1 복조 회로와,상기 입력부에 전기적으로 접속되고, 상기 제1 전기 신호와는 반대 극성의 제2 전기 신호를 복조하는 제2 복조 회로와,상기 제1 복조 회로의 출력부에 전기적으로 접속된 입력부를 갖는 제1 바이어스 회로와,상기 제2 복조 회로의 출력부에 전기적으로 접속된 입력부를 갖는 제2 바이어스 회로와,제1 입력부와 제2 입력부를 갖는 콤퍼레이터를 갖고,상기 제1 바이어스 회로의 출력부는 상기 콤퍼레이터의 상기 제1 입력부에 전기적으로 접속되어 있고,상기 제2 바이어스 회로의 출력부는 상기 콤퍼레이터의 상기 제2 입력부에 전기적으로 접속되어 있는, 무선통신 가능한 반도체장치.
- 삭제
- 삭제
- 삭제
- 입력부와,상기 입력부를 통해 안테나 회로에 전기적으로 접속된 제1 복조 회로와,상기 입력부에 전기적으로 접속되고, 상기 제1 복조 회로에 의해 복조되는 전기 신호와는 반대 극성의 전기 신호를 복조하는 제2 복조 회로와,상기 제1 복조 회로의 출력부에 전기적으로 접속된 입력부를 갖는 제1 바이어스 회로와,상기 제2 복조 회로의 출력부에 전기적으로 접속된 입력부를 갖는 제2 바이어스 회로와,제1 입력부와 제2 입력부를 갖는 콤퍼레이터와,상기 콤퍼레이터의 출력부에 전기적으로 접속된 아날로그 버퍼 회로를 갖고,상기 제1 바이어스 회로의 출력부는 상기 콤퍼레이터의 상기 제1 입력부에 전기적으로 접속되어 있고,상기 제2 바이어스 회로의 출력부는 상기 콤퍼레이터의 상기 제2 입력부에 전기적으로 접속되어 있는, 무선통신 가능한 반도체장치.
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- 안테나 회로와,상기 안테나 회로에 전기적으로 접속된 제1 복조 신호 생성 회로와,상기 제1 복조 신호 생성 회로의 변조도보다 작은 변조도의 신호를 복조하는 제2 복조 신호 생성 회로와,상기 안테나 회로를 통해 신호를 수신할 때에, 상기 제1 복조 신호 생성 회로와 상기 제2 복조 신호 생성 회로 중 어느 쪽을 사용하는지에 대해서 선택을 행하는 선택 회로를 갖고,상기 제2 복조 신호 생성 회로는 콤퍼레이터를 갖고,상기 콤퍼레이터와, 전원전위의 배선 또는 기준전위의 배선은, 트랜지스터를 통해서 접속되는, 무선통신 가능한 반도체장치.
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- 안테나 회로와,변조도 90% 이상 100% 이하의 신호를 복조하는 제1 복조 신호 생성 회로와,변조도 10% 이상 30% 이하의 신호를 복조하는 제2 복조 신호 생성 회로와,상기 안테나 회로를 통해서 신호를 수신할 때에, 상기 제1 복조 신호 생성 회로와 상기 제2 복조 신호 생성 회로 중 어느 쪽을 사용하는지에 대해서 선택을 행하는 선택 회로를 갖고,상기 제2 복조 신호 생성 회로는 콤퍼레이터를 갖고,상기 콤퍼레이터와, 전원전위의 배선 또는 기준전위의 배선은, 트랜지스터를 통해서 접속되는, 무선통신 가능한 반도체장치.
- 제 10항 또는 제 18항에 있어서,상기 선택 회로는 인버터 회로와, 플립플롭 회로와, 셀렉터 회로를 갖는, 무선통신 가능한 반도체장치.
- 제 10항 또는 제 18항에 있어서,상기 제2 복조 신호 생성 회로는,입력부와,상기 입력부를 통해 상기 안테나 회로에 전기적으로 접속된 한 개의 입력부를 갖는 제1 복조 회로와,상기 입력부에 전기적으로 접속되고, 상기 제1 복조 회로의 전기 신호와는 반대의 극성의 전기 신호를 복조하는 제2 복조 회로와,상기 제1 복조 회로의 출력부에 전기적으로 접속된 입력부를 갖는 제1 바이어스 회로와,상기 제2 복조 회로의 출력부에 전기적으로 접속된 입력부를 갖는 제2 바이어스 회로를 갖고,상기 콤퍼레이터는 제1 입력부와 제2 입력부를 갖고,상기 제1 바이어스 회로의 출력부는 상기 제1 입력부에 전기적으로 접속되어 있고,상기 제2 바이어스 회로의 출력부는 상기 제2 입력부에 전기적으로 접속되어 있는, 무선통신 가능한 반도체장치.
- 제 10항 또는 제 18항에 있어서,상기 제2 복조 신호 생성 회로는,입력부와,상기 입력부를 통해 상기 안테나 회로에 전기적으로 접속된 한 개의 입력부를 갖는 제1 복조 회로와,상기 입력부에 전기적으로 접속되고, 상기 제1 복조 회로의 전기 신호와는 반대의 극성의 전기 신호를 복조하는 제2 복조 회로와,상기 제1 복조 회로의 출력부에 전기적으로 접속된 입력부를 갖는 제1 바이어스 회로와,상기 제2 복조 회로의 출력부에 전기적으로 접속된 입력부를 갖는 제2 바이어스 회로와,제1 입력부와 제2 입력부를 갖는 콤퍼레이터와,상기 콤퍼레이터의 출력부에 전기적으로 접속된 아날로그 버퍼 회로를 갖고,상기 제1 바이어스 회로의 출력부는 상기 제1 입력부에 전기적으로 접속되어 있고,상기 제2 바이어스 회로의 출력부는 상기 제2 입력부에 전기적으로 접속되어 있는, 무선통신 가능한 반도체장치.
- 제 1항, 제 5항, 제 10항 또는 제 18항 중 어느 한 항에 있어서,상기 콤퍼레이터는 차동 회로, 차동 증폭기, 또는 OP 앰프 중 어느 하나인, 무선통신 가능한 반도체장치.
- 제 1항, 제 5항, 제 10항 또는 제 18항 중 어느 한 항에 있어서,상기 안테나 회로에서의 안테나는 고리형상 또는 나선형인, 무선통신 가능한 반도체장치.
- 제 1항, 제 5항, 제 10항 또는 제 18항 중 어느 한 항에 있어서,상기 반도체장치가 무선에 의해 충전 가능한 배터리를 갖는, 무선통신 가능한 반도체장치.
- 제 5항에 있어서,상기 아날로그 버퍼 회로는 소스 폴로워 회로와, 정전류 회로와, 인버터 회로를 갖는, 무선통신 가능한 반도체장치.
- 제 21항에 있어서,상기 아날로그 버퍼 회로는 소스 폴로워 회로와, 정전류 회로와, 인버터 회로를 갖는, 무선통신 가능한 반도체장치.
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