JPH04207229A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
- Publication number
- JPH04207229A JPH04207229A JP33243390A JP33243390A JPH04207229A JP H04207229 A JPH04207229 A JP H04207229A JP 33243390 A JP33243390 A JP 33243390A JP 33243390 A JP33243390 A JP 33243390A JP H04207229 A JPH04207229 A JP H04207229A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 13
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はバランス伝送されたアナログ信号のＡ／Ｄ変換
を行う装置に関するものである。
を行う装置に関するものである。
従来の技術
信号の伝送方法には多くの種類があるが、正相と逆相の
２本の信号線を用いるパランヌ型伝送方法を利用するこ
とが多々ある。従来用いられていた、バランス伝送され
た信号をＡ／Ｄ変換する装置の一例を第３図に示しその
説明を行う。
２本の信号線を用いるパランヌ型伝送方法を利用するこ
とが多々ある。従来用いられていた、バランス伝送され
た信号をＡ／Ｄ変換する装置の一例を第３図に示しその
説明を行う。
第３図で、３ｏは正相入力端子、３１は逆相入力端子、
３２〜３５は抵抗、３６はオペアンプ、３７は低域通過
フィルタ（ローパスフィルタ）、３８はＡ／Ｄ変換器、
３９は出力端子である。正相入力端子３０、逆相入力端
子３１から入力された正相入力信号、逆相入力信号はオ
ペアンプ３６において差動加算され、その出力はローパ
スフィルタ３７を通過し、Ａ／Ｄ変換器３８によってデ
ィジタル信号に変換される。
３２〜３５は抵抗、３６はオペアンプ、３７は低域通過
フィルタ（ローパスフィルタ）、３８はＡ／Ｄ変換器、
３９は出力端子である。正相入力端子３０、逆相入力端
子３１から入力された正相入力信号、逆相入力信号はオ
ペアンプ３６において差動加算され、その出力はローパ
スフィルタ３７を通過し、Ａ／Ｄ変換器３８によってデ
ィジタル信号に変換される。
発明が解決しようとする課題
しかしながら前記従来の構成では、入力段にオペアンプ
３６の特有の非直線性や雑音などの問題があり、またオ
ペアンプ３６からローパスフィルタ３７を通ってＡ／Ｄ
変換器３８まですべて不平衡信号であるため、バランス
伝送と比較して外部からの雑音の混入に対して弱いとい
う問題点があった。
３６の特有の非直線性や雑音などの問題があり、またオ
ペアンプ３６からローパスフィルタ３７を通ってＡ／Ｄ
変換器３８まですべて不平衡信号であるため、バランス
伝送と比較して外部からの雑音の混入に対して弱いとい
う問題点があった。
本発明は前記従来の問題点を解決するものであリ、差動
加算用のオペアンプを必要としない構成でオペアンプの
歪を除去し、さらに不平衡であったアナログ回路部分（
オペアンプ３６からＡ／Ｄ変換器３８まで）をすべてバ
ランヌ型にすることによって外部からの雑音などの影響
を大幅に減少させることのできるＡ／Ｄ変換装置を提供
するものである。
加算用のオペアンプを必要としない構成でオペアンプの
歪を除去し、さらに不平衡であったアナログ回路部分（
オペアンプ３６からＡ／Ｄ変換器３８まで）をすべてバ
ランヌ型にすることによって外部からの雑音などの影響
を大幅に減少させることのできるＡ／Ｄ変換装置を提供
するものである。
課題を解決するための手段
本発明は上記目的を達成するために、バランス伝送され
た正相、逆相のそれぞれの信号を入力とする第１、第２
のＡ／Ｄ変換器と、前記第１、第２のＡ／Ｄ変換器出力
の差動加算を行なう手段とを備え、そして前記第１、第
２の何れか一方のＡ／Ｄ変換器と前記差動加算手段の間
にレベル調整手段を接続する手段によって構成される。
た正相、逆相のそれぞれの信号を入力とする第１、第２
のＡ／Ｄ変換器と、前記第１、第２のＡ／Ｄ変換器出力
の差動加算を行なう手段とを備え、そして前記第１、第
２の何れか一方のＡ／Ｄ変換器と前記差動加算手段の間
にレベル調整手段を接続する手段によって構成される。
作 用
前記した構成によυ本発明は、従来のオペアンプ３６を
用いていないのでオペアンプによる歪がなく、正相と逆
相の２本の信号線をそれぞれＡ／Ｄ変換したディジタル
信号を差動加算しているので、オペアンプの歪の影響を
受ける従来のアナログ差動加算よりも高精度な差動加算
を行うことができる。さらにアナログ回路がすべてバラ
ンス伝送となるので外部からの影響を大幅に減少させる
ことができる。
用いていないのでオペアンプによる歪がなく、正相と逆
相の２本の信号線をそれぞれＡ／Ｄ変換したディジタル
信号を差動加算しているので、オペアンプの歪の影響を
受ける従来のアナログ差動加算よりも高精度な差動加算
を行うことができる。さらにアナログ回路がすべてバラ
ンス伝送となるので外部からの影響を大幅に減少させる
ことができる。
実施例
以下本発明の実施例について図面を参照しながら説明す
る。
る。
第１図は本発明によるＡ／Ｄ変換装置の一実施例を表す
ブロック図である。第１図を説明すると、１１は正相入
力端子、１２は逆相入力端子、１３゜１４はローパスフ
ィルタ、１６．１６はＡ／Ｄ変換器、１７は減算器、１
８は出力端子である。
ブロック図である。第１図を説明すると、１１は正相入
力端子、１２は逆相入力端子、１３゜１４はローパスフ
ィルタ、１６．１６はＡ／Ｄ変換器、１７は減算器、１
８は出力端子である。
正相入力端子１１、逆相入力端子１２から入力された正
相入力信号、逆相入力信号はそれぞれローパスフィルタ
１３．１４を通過し、Ａ／Ｄ変換器１５．１６へ入力さ
れてディジタル信号に変換され、減算器１７の加算端子
、減算端子に入力されて、減算器１７の出力信号は出力
端子１８へ出力される。
相入力信号、逆相入力信号はそれぞれローパスフィルタ
１３．１４を通過し、Ａ／Ｄ変換器１５．１６へ入力さ
れてディジタル信号に変換され、減算器１７の加算端子
、減算端子に入力されて、減算器１７の出力信号は出力
端子１８へ出力される。
以上のように本発明においてはオペアンプを用いていな
いので、従来のオペアンプの雑音、非直線性による歪の
影響などが全くない。
いので、従来のオペアンプの雑音、非直線性による歪の
影響などが全くない。
次に差動加算に関しては、従来はオさアンプを用いてい
たためにオペアンプ特有の非直線性ｏ影響などがあった
。しかし本発明においては減算器１７においてＡ／Ｄ変
換出力、すなわちデイジ−タル信号の差動加算を行うの
で、オペアンプの歪の影響を受ける従来のアナログ差動
加算よりも高精度な差動加算を行うことができ同相信号
をより効果的に除去することができる。
たためにオペアンプ特有の非直線性ｏ影響などがあった
。しかし本発明においては減算器１７においてＡ／Ｄ変
換出力、すなわちデイジ−タル信号の差動加算を行うの
で、オペアンプの歪の影響を受ける従来のアナログ差動
加算よりも高精度な差動加算を行うことができ同相信号
をより効果的に除去することができる。
また従来の回路構成では、オペアンプ３６がらローパス
フィルタ３７を通ってＡ／Ｄ変換器３８まで不平衡信号
であシ、アナログ回路に雑音などが混入するとそのまま
影響を受けていた。しかし、本発明ではバランス信号を
直接Ａ／Ｄ変換器１６゜１６に接続しておシ、アナログ
回路に外部から雑音などが混入しても減算器１７におい
て打ち消すことができるので、外部からの影響を大幅に
除去できる構成になっている。
フィルタ３７を通ってＡ／Ｄ変換器３８まで不平衡信号
であシ、アナログ回路に雑音などが混入するとそのまま
影響を受けていた。しかし、本発明ではバランス信号を
直接Ａ／Ｄ変換器１６゜１６に接続しておシ、アナログ
回路に外部から雑音などが混入しても減算器１７におい
て打ち消すことができるので、外部からの影響を大幅に
除去できる構成になっている。
第２図は第１図の第１．第２の何れか一方のＡ／Ｄ変換
器の後段にレベル調整手段を接続したＡ／Ｄ変換装置の
一実施例を表すブロック図である。第２図を説明すると
、２１は正相入力端子、２２は逆相入力端子、２３．２
４はローパスフィルタ、２５．２６はＡ／Ｄ変換器、２
７はレベル調整手段、２８は減算器、２９は出力端子で
ある。
器の後段にレベル調整手段を接続したＡ／Ｄ変換装置の
一実施例を表すブロック図である。第２図を説明すると
、２１は正相入力端子、２２は逆相入力端子、２３．２
４はローパスフィルタ、２５．２６はＡ／Ｄ変換器、２
７はレベル調整手段、２８は減算器、２９は出力端子で
ある。
正相入力端子２１と逆相入力端子２２に同一の信号を入
力し、出力端子２９の出力がＯになるようにレベル調整
手段の係数を調整することにより、Ａ／Ｄ変換器２５．
２６のレベルのばらつきがあっても同相信号をよシ効果
的に除去することができる。
力し、出力端子２９の出力がＯになるようにレベル調整
手段の係数を調整することにより、Ａ／Ｄ変換器２５．
２６のレベルのばらつきがあっても同相信号をよシ効果
的に除去することができる。
なお、本実施例では、入力信号として正相入力信号と逆
相入力信号を用いているが、一方の入力端子をグラウン
ドに接続し、他方の入力端子に不平衡信号を入力しても
よい。この場合も、端子１１．１２からＡ／Ｄ変換器１
５．１６までの間に混入した雑音を減算器１７において
打ち消すことができる。
相入力信号を用いているが、一方の入力端子をグラウン
ドに接続し、他方の入力端子に不平衡信号を入力しても
よい。この場合も、端子１１．１２からＡ／Ｄ変換器１
５．１６までの間に混入した雑音を減算器１７において
打ち消すことができる。
発明の効果
以上述べたように本発明は、バランヌ信号を直接Ａ／Ｄ
変換器に接続しその出力を減算器において差動加算して
いるので、アナログ信号線に混入する雑音などの影響を
打ち消すことができ、かつ従来用いていたオペアンプを
削除できるので歪や雑音を大幅に減少させることができ
る。さらにＡ／Ｄ変換出力、すなわちディジタル信号の
差動加算を行っているので、オペアンプの歪の影響を受
ける従来のアナログ差動加算よりも高精度な差動加算を
行うことができ同相信号をより効果的に除去することが
できるという優れたＡ／Ｄ変換装置を実現することがで
きるものである。
変換器に接続しその出力を減算器において差動加算して
いるので、アナログ信号線に混入する雑音などの影響を
打ち消すことができ、かつ従来用いていたオペアンプを
削除できるので歪や雑音を大幅に減少させることができ
る。さらにＡ／Ｄ変換出力、すなわちディジタル信号の
差動加算を行っているので、オペアンプの歪の影響を受
ける従来のアナログ差動加算よりも高精度な差動加算を
行うことができ同相信号をより効果的に除去することが
できるという優れたＡ／Ｄ変換装置を実現することがで
きるものである。
第１図は本発明の一実施例を表すＡ／Ｄ変換装置のブロ
ック図、第２図は同Ａ／Ｄ変換装置にレベル調整手段を
内蔵したＡ／Ｄ変換装置を表すブロック図、第３図は従
来のＡ／Ｄ変換装置を表すブロック図である。 １１・・・・・・正相入力端子、１２・・・・・逆相入
力端子、１３．１４・・・・・ローパヌフィルタ、１５
．１６・・・・・・Ａ／Ｄ変換器、１７・・・・・減算
器、１８・・・・・・出力端子。
ック図、第２図は同Ａ／Ｄ変換装置にレベル調整手段を
内蔵したＡ／Ｄ変換装置を表すブロック図、第３図は従
来のＡ／Ｄ変換装置を表すブロック図である。 １１・・・・・・正相入力端子、１２・・・・・逆相入
力端子、１３．１４・・・・・ローパヌフィルタ、１５
．１６・・・・・・Ａ／Ｄ変換器、１７・・・・・減算
器、１８・・・・・・出力端子。
Claims (2)
- （１）バランス伝送された正相、逆相のそれぞれの信号
を入力とする第１、第２のＡ／Ｄ変換器と、前記第１、
第２のＡ／Ｄ変換器出力の差動加算を行なう手段とを備
えたＡ／Ｄ変換装置。 - （２）第１、第２の何れか一方のＡ／Ｄ変換器と前記差
動加算を行なう手段の間にレベル調整手段を接続する特
許請求の範囲第１項記載のＡ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33243390A JPH04207229A (ja) | 1990-11-28 | 1990-11-28 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33243390A JPH04207229A (ja) | 1990-11-28 | 1990-11-28 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04207229A true JPH04207229A (ja) | 1992-07-29 |
Family
ID=18254919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33243390A Pending JPH04207229A (ja) | 1990-11-28 | 1990-11-28 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04207229A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008182687A (ja) * | 2006-12-25 | 2008-08-07 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2013042347A (ja) * | 2011-08-15 | 2013-02-28 | Toshiba Corp | 歪み補正装置 |
-
1990
- 1990-11-28 JP JP33243390A patent/JPH04207229A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008182687A (ja) * | 2006-12-25 | 2008-08-07 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2013042347A (ja) * | 2011-08-15 | 2013-02-28 | Toshiba Corp | 歪み補正装置 |
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