JPH06152409A - オフセット補償回路 - Google Patents
オフセット補償回路Info
- Publication number
- JPH06152409A JPH06152409A JP29590592A JP29590592A JPH06152409A JP H06152409 A JPH06152409 A JP H06152409A JP 29590592 A JP29590592 A JP 29590592A JP 29590592 A JP29590592 A JP 29590592A JP H06152409 A JPH06152409 A JP H06152409A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- converter
- offset
- down counter
- code signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Analogue/Digital Conversion (AREA)
- Dc Digital Transmission (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】
【目的】 本発明はオフセット補償回路に関し、符号化
を正確に、かつ、迅速に行うオフセット補償回路を提供
することを目的としている。 【構成】 入力されるアナログ信号を、該アナログ信号
に対応するデジタル信号に変換するＡ／Ｄ変換器と、該
Ａ／Ｄ変換器から出力されるデジタル信号における正及
び負の符号信号の連続した出力をカウントするＵＰ／Ｄ
ＯＷＮカウンタと、該ＵＰ／ＤＯＷＮカウンタによる同
一の符号信号のカウント値が予め設定された所定値に達
した時点で該ＵＰ／ＤＯＷＮカウンタのカウント値を任
意値に設定するカウント値設定手段と、該ＵＰ／ＤＯＷ
Ｎカウンタにより同一の符号信号が連続して所定値に達
した時点で、また、さらに同一の符号信号が連続する場
合には符号信号がカウントされる度に該Ａ／Ｄ変換器に
入力されるアナログ信号のオフセット電圧を修正する電
圧修正手段とを備えるように構成する。
を正確に、かつ、迅速に行うオフセット補償回路を提供
することを目的としている。 【構成】 入力されるアナログ信号を、該アナログ信号
に対応するデジタル信号に変換するＡ／Ｄ変換器と、該
Ａ／Ｄ変換器から出力されるデジタル信号における正及
び負の符号信号の連続した出力をカウントするＵＰ／Ｄ
ＯＷＮカウンタと、該ＵＰ／ＤＯＷＮカウンタによる同
一の符号信号のカウント値が予め設定された所定値に達
した時点で該ＵＰ／ＤＯＷＮカウンタのカウント値を任
意値に設定するカウント値設定手段と、該ＵＰ／ＤＯＷ
Ｎカウンタにより同一の符号信号が連続して所定値に達
した時点で、また、さらに同一の符号信号が連続する場
合には符号信号がカウントされる度に該Ａ／Ｄ変換器に
入力されるアナログ信号のオフセット電圧を修正する電
圧修正手段とを備えるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、オフセット補償回路に
係り、詳しくは、例えば、通信回路の分野に用いて好適
な、特に、交換機加入者回路システムにおける通信回路
に用いられるオフセット補償回路に関する。 ［発明の背景］交換機加入者回路（ＳＬＩＣ：Subscrib
er Line Interface Circuit ）システムでのＣＯＤＥＣ
（符号・復号化機能）においては、アナログ信号をデジ
タル信号に変換する際、アナログ信号の入力レベルが小
さい場合にはＡ／Ｄ変換器の分解能を上げることにより
対処しており、回路内部で発生したＤＣオフセット電圧
がそのまま符号化されると、このＤＣオフセット電圧値
は送信信号内の誤差信号となってしまう。
係り、詳しくは、例えば、通信回路の分野に用いて好適
な、特に、交換機加入者回路システムにおける通信回路
に用いられるオフセット補償回路に関する。 ［発明の背景］交換機加入者回路（ＳＬＩＣ：Subscrib
er Line Interface Circuit ）システムでのＣＯＤＥＣ
（符号・復号化機能）においては、アナログ信号をデジ
タル信号に変換する際、アナログ信号の入力レベルが小
さい場合にはＡ／Ｄ変換器の分解能を上げることにより
対処しており、回路内部で発生したＤＣオフセット電圧
がそのまま符号化されると、このＤＣオフセット電圧値
は送信信号内の誤差信号となってしまう。
【０００２】また、このＤＣオフセット電圧はノイズの
原因にもなり、送信信号のＳ／Ｎ比を低下させる。そこ
で、オフセット電圧を補償する回路が必要となる。
原因にもなり、送信信号のＳ／Ｎ比を低下させる。そこ
で、オフセット電圧を補償する回路が必要となる。
【０００３】
【従来の技術】従来のこの種のオフセット補償回路とし
ては、例えば、図４に示すようなものがある。このオフ
セット補償回路１００は、フィルタ１０１、Ａ／Ｄ変換
器１０２、選択回路１０３、積分回路１０４から構成さ
れている。
ては、例えば、図４に示すようなものがある。このオフ
セット補償回路１００は、フィルタ１０１、Ａ／Ｄ変換
器１０２、選択回路１０３、積分回路１０４から構成さ
れている。
【０００４】フィルタ１０１は、入力されるアナログ信
号中、必要な周波数帯域のみを抽出するためのものであ
る。Ａ／Ｄ変換器１０２は、入力されるアナログ信号に
応じたデジタル信号を出力するものである。選択回路１
０３は、Ａ／Ｄ変換器１０２からのデジタル出力が
“１”であれば＋ＶR を、またＡ／Ｄ変換器１０２から
のデジタル出力が“０”であれば−ＶRを選択して出力
するものである。
号中、必要な周波数帯域のみを抽出するためのものであ
る。Ａ／Ｄ変換器１０２は、入力されるアナログ信号に
応じたデジタル信号を出力するものである。選択回路１
０３は、Ａ／Ｄ変換器１０２からのデジタル出力が
“１”であれば＋ＶR を、またＡ／Ｄ変換器１０２から
のデジタル出力が“０”であれば−ＶRを選択して出力
するものである。
【０００５】積分回路１０４は、容量Ｃ1 ，Ｃ2 、オペ
アンプＯＰから構成され、選択回路１０３からの印加電
圧に基づいた出力信号をフィルタ１０１からの出力と混
合するものである。以上の構成において、アナログ信号
が入力されると、図５（ａ）に示すように、フィルタ１
０１を介して所定の周波数帯域のアナログ信号が出力さ
れ、図５（ｂ）に示すように、アナログ信号がＡ／Ｄ変
換器１０２によりデジタル信号に変換され、Ａ／Ｄ変換
器１０２により変換されたデジタル信号は次段回路に出
力されるとともに、選択回路１０３に出力される。
アンプＯＰから構成され、選択回路１０３からの印加電
圧に基づいた出力信号をフィルタ１０１からの出力と混
合するものである。以上の構成において、アナログ信号
が入力されると、図５（ａ）に示すように、フィルタ１
０１を介して所定の周波数帯域のアナログ信号が出力さ
れ、図５（ｂ）に示すように、アナログ信号がＡ／Ｄ変
換器１０２によりデジタル信号に変換され、Ａ／Ｄ変換
器１０２により変換されたデジタル信号は次段回路に出
力されるとともに、選択回路１０３に出力される。
【０００６】そして、選択回路１０３では、入力される
デジタル入力信号に基づいて積分回路１０４に印加され
る電圧レベルが選択され、積分回路１０４から、図５
（ｃ）に示すような出力がフィードバックされ、図５
（ｄ）に示すように、Ａ／Ｄ変換器１０２に入力される
信号にオフセット出力が補償される方向に徐々に動かさ
れ、補償動作が行われる。
デジタル入力信号に基づいて積分回路１０４に印加され
る電圧レベルが選択され、積分回路１０４から、図５
（ｃ）に示すような出力がフィードバックされ、図５
（ｄ）に示すように、Ａ／Ｄ変換器１０２に入力される
信号にオフセット出力が補償される方向に徐々に動かさ
れ、補償動作が行われる。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のオフセット補償回路にあっては、Ａ／Ｄ変換
器からのデジタル出力信号に基づいて逐次オフセット補
償を行うという構成となっていたため、例えば、図６
（ａ）に示すように、正の部分よりも負の部分が極めて
長い信号が入力された場合、図６（ｂ），（ｃ）に示す
ように、オフセット電圧がなくても正側にオフセット補
償のための信号が出力されるため、図６（ｄ）に示すよ
うに、正確な符号化が行われないという問題点があっ
た。
うな従来のオフセット補償回路にあっては、Ａ／Ｄ変換
器からのデジタル出力信号に基づいて逐次オフセット補
償を行うという構成となっていたため、例えば、図６
（ａ）に示すように、正の部分よりも負の部分が極めて
長い信号が入力された場合、図６（ｂ），（ｃ）に示す
ように、オフセット電圧がなくても正側にオフセット補
償のための信号が出力されるため、図６（ｄ）に示すよ
うに、正確な符号化が行われないという問題点があっ
た。
【０００８】そこで、正の部分よりも負の部分が極めて
長い信号が入力された場合における不具合に対処するた
め、図７に示すようなオフセット補償回路が案出されて
いる。このオフセット補償回路は、図４に示す従来例に
おける選択回路１０３の代わりにＵＰ／ＤＯＷＮカウン
タ１０５を設け、積分回路１０４の代わりに積分器１０
６を設けたものである。
長い信号が入力された場合における不具合に対処するた
め、図７に示すようなオフセット補償回路が案出されて
いる。このオフセット補償回路は、図４に示す従来例に
おける選択回路１０３の代わりにＵＰ／ＤＯＷＮカウン
タ１０５を設け、積分回路１０４の代わりに積分器１０
６を設けたものである。
【０００９】ＵＰ／ＤＯＷＮカウンタ１０５は、入力さ
れる符号信号の差が予め設定された所定数（本例では、
１６）に達した場合に積分器１０６によってＡ／Ｄ変換
器１０２にフィードバックをかけるものである。すなわ
ち、ＣＯＤＥＣでは３００〜３４００Ｈｚの周波数帯域
でのアナログ信号をＡ／Ｄ変換することから８ｋＨｚで
サンプリングを行っており、符号信号をＵＰ／ＤＯＷＮ
カウンタ１０５で受け取ることにより、図８に示すよう
に、符号信号の差が１６に達していない場合、オフセッ
ト調整はされず、符号信号の差が１６を越えた場合にの
み積分器１０６からオフセット補償のための信号が出力
されて補償動作が行われ、前述した従来例のように、誤
ってオフセット調整することが防止される。
れる符号信号の差が予め設定された所定数（本例では、
１６）に達した場合に積分器１０６によってＡ／Ｄ変換
器１０２にフィードバックをかけるものである。すなわ
ち、ＣＯＤＥＣでは３００〜３４００Ｈｚの周波数帯域
でのアナログ信号をＡ／Ｄ変換することから８ｋＨｚで
サンプリングを行っており、符号信号をＵＰ／ＤＯＷＮ
カウンタ１０５で受け取ることにより、図８に示すよう
に、符号信号の差が１６に達していない場合、オフセッ
ト調整はされず、符号信号の差が１６を越えた場合にの
み積分器１０６からオフセット補償のための信号が出力
されて補償動作が行われ、前述した従来例のように、誤
ってオフセット調整することが防止される。
【００１０】ところが、このオフセット補償回路にあっ
ては、Ａ／Ｄ変換器からのデジタル出力信号に基づいて
ＵＰ／ＤＯＷＮカウンタ１０５によりカウントし、この
カウント値に基づいてオフセット補償を行うという構成
となっていたため、例えば、図９に示すように、正，負
のいずれかの部分が極めて長く連続している信号が入力
された場合、オフセット調整時間（オートゼロ時間）が
長くなってしまい、正確な符号化がすばやく行えないと
いう新たな問題点が生じてしまう。
ては、Ａ／Ｄ変換器からのデジタル出力信号に基づいて
ＵＰ／ＤＯＷＮカウンタ１０５によりカウントし、この
カウント値に基づいてオフセット補償を行うという構成
となっていたため、例えば、図９に示すように、正，負
のいずれかの部分が極めて長く連続している信号が入力
された場合、オフセット調整時間（オートゼロ時間）が
長くなってしまい、正確な符号化がすばやく行えないと
いう新たな問題点が生じてしまう。
【００１１】［目的］そこで本発明は、符号化を正確
に、かつ、迅速に行うオフセット補償回路を提供するこ
とを目的としている。
に、かつ、迅速に行うオフセット補償回路を提供するこ
とを目的としている。
【００１２】
【課題を解決するための手段】本発明によるオフセット
補償回路は上記目的達成のため、入力されるアナログ信
号を、該アナログ信号に対応するデジタル信号に変換す
るＡ／Ｄ変換器と、該Ａ／Ｄ変換器から出力されるデジ
タル信号における正及び負の符号信号の連続した出力を
カウントするＵＰ／ＤＯＷＮカウンタと、該ＵＰ／ＤＯ
ＷＮカウンタによる同一の符号信号のカウント値が予め
設定された所定値に達した時点で該ＵＰ／ＤＯＷＮカウ
ンタのカウント値を任意値に設定するカウント値設定手
段と、該ＵＰ／ＤＯＷＮカウンタにより同一の符号信号
が連続して所定値に達した時点で、また、さらに同一の
符号信号が連続する場合には符号信号がカウントされる
度に該Ａ／Ｄ変換器に入力されるアナログ信号のオフセ
ット電圧を修正する電圧修正手段とを備えるように構成
している。
補償回路は上記目的達成のため、入力されるアナログ信
号を、該アナログ信号に対応するデジタル信号に変換す
るＡ／Ｄ変換器と、該Ａ／Ｄ変換器から出力されるデジ
タル信号における正及び負の符号信号の連続した出力を
カウントするＵＰ／ＤＯＷＮカウンタと、該ＵＰ／ＤＯ
ＷＮカウンタによる同一の符号信号のカウント値が予め
設定された所定値に達した時点で該ＵＰ／ＤＯＷＮカウ
ンタのカウント値を任意値に設定するカウント値設定手
段と、該ＵＰ／ＤＯＷＮカウンタにより同一の符号信号
が連続して所定値に達した時点で、また、さらに同一の
符号信号が連続する場合には符号信号がカウントされる
度に該Ａ／Ｄ変換器に入力されるアナログ信号のオフセ
ット電圧を修正する電圧修正手段とを備えるように構成
している。
【００１３】
【作用】本発明では、ＵＰ／ＤＯＷＮカウンタにより同
一の符号信号が連続して所定値に達した時点で、電圧修
正手段によりオフセット電圧が修正されるため、Ａ／Ｄ
変換器による符号化が正確に行われる。また、さらに同
一の符号信号が連続する場合には符号信号がカウントさ
れる度にＡ／Ｄ変換器に入力されるアナログ信号のオフ
セット電圧が修正されるため、迅速にオフセット補償が
なされる。
一の符号信号が連続して所定値に達した時点で、電圧修
正手段によりオフセット電圧が修正されるため、Ａ／Ｄ
変換器による符号化が正確に行われる。また、さらに同
一の符号信号が連続する場合には符号信号がカウントさ
れる度にＡ／Ｄ変換器に入力されるアナログ信号のオフ
セット電圧が修正されるため、迅速にオフセット補償が
なされる。
【００１４】
【実施例】以下、本発明を図面に基づいて説明する。図
１，２は本発明に係るオフセット補償回路の一実施例を
示す図であり、図１はその要部構成を示すブロック図、
図２は図１におけるＵＰ／ＤＯＷＮカウンタ及びリセッ
ト回路を含む回路図である。
１，２は本発明に係るオフセット補償回路の一実施例を
示す図であり、図１はその要部構成を示すブロック図、
図２は図１におけるＵＰ／ＤＯＷＮカウンタ及びリセッ
ト回路を含む回路図である。
【００１５】まず、構成を説明する。本実施例のオフセ
ット補償回路１は、大別して、フィルタ２、Ａ／Ｄ変換
器３、ＵＰ／ＤＯＷＮカウンタ４、カウント値設定手段
であるリセット回路５、積分器６から構成されている。
フィルタ２は、アナログ入力信号から所望の周波数帯域
（３００〜３４００Ｈｚ）の信号を抽出するものであ
る。
ット補償回路１は、大別して、フィルタ２、Ａ／Ｄ変換
器３、ＵＰ／ＤＯＷＮカウンタ４、カウント値設定手段
であるリセット回路５、積分器６から構成されている。
フィルタ２は、アナログ入力信号から所望の周波数帯域
（３００〜３４００Ｈｚ）の信号を抽出するものであ
る。
【００１６】Ａ／Ｄ変換器３は、入力されるアナログ信
号を、このアナログ信号のレベルに対応するデジタル信
号に変換するものである。ＵＰ／ＤＯＷＮカウンタ４
は、Ａ／Ｄ変換器３から出力されるデジタル信号におけ
る正及び負の符号信号の連続した出力をカウントする６
ビットのカウンタである。
号を、このアナログ信号のレベルに対応するデジタル信
号に変換するものである。ＵＰ／ＤＯＷＮカウンタ４
は、Ａ／Ｄ変換器３から出力されるデジタル信号におけ
る正及び負の符号信号の連続した出力をカウントする６
ビットのカウンタである。
【００１７】リセット回路５は、Ａ／Ｄ変換器３から出
力した符号信号が所定数回（この場合、１６回）連続し
た場合、ＵＰ／ＤＯＷＮカウンタ４をリセットすること
なく、オーバーフロー，ダウンフローの状態をホールド
し、さらに、同じ符号信号が出力される度に積分器６に
よってフィルタ２にオフセット補償のためのフィードバ
ックをかけるものである。
力した符号信号が所定数回（この場合、１６回）連続し
た場合、ＵＰ／ＤＯＷＮカウンタ４をリセットすること
なく、オーバーフロー，ダウンフローの状態をホールド
し、さらに、同じ符号信号が出力される度に積分器６に
よってフィルタ２にオフセット補償のためのフィードバ
ックをかけるものである。
【００１８】積分器６は、ＵＰ／ＤＯＷＮカウンタ４か
らの出力信号に基づいてアナログ入力信号路に対してフ
ィードバックによるオフセット補償を行うものである。
次に作用を説明する。本発明は非常に大きなオフセット
電圧があった場合には、Ａ／Ｄ変換器３から同符号の信
号が長く連続して出力されるという点に着目してなされ
たものである。
らの出力信号に基づいてアナログ入力信号路に対してフ
ィードバックによるオフセット補償を行うものである。
次に作用を説明する。本発明は非常に大きなオフセット
電圧があった場合には、Ａ／Ｄ変換器３から同符号の信
号が長く連続して出力されるという点に着目してなされ
たものである。
【００１９】すなわち、Ａ／Ｄ変換器３から出力された
同一の符号信号がＵＰ／ＤＯＷＮカウンタ４により１６
回連続してカウントされると、リセット回路５によりＵ
Ｐ／ＤＯＷＮカウンタ４はリセットされず、オーバーフ
ロー，ダウンフローの状態がホールドされ、さらに、同
一の符号信号が出力される度に、図３に示すように、積
分器６によってフィルタ２にオフセット補償のためのフ
ィードバックが、オフセット電圧がキャンセルされるま
でかけ続けられる。
同一の符号信号がＵＰ／ＤＯＷＮカウンタ４により１６
回連続してカウントされると、リセット回路５によりＵ
Ｐ／ＤＯＷＮカウンタ４はリセットされず、オーバーフ
ロー，ダウンフローの状態がホールドされ、さらに、同
一の符号信号が出力される度に、図３に示すように、積
分器６によってフィルタ２にオフセット補償のためのフ
ィードバックが、オフセット電圧がキャンセルされるま
でかけ続けられる。
【００２０】このように本実施例では、ＵＰ／ＤＯＷＮ
カウンタにより同一の符号信号が連続して所定値に達し
た時点で、電圧修正手段によりオフセット電圧を修正す
ることで、Ａ／Ｄ変換器による符号化を正確に行うこと
ができ、また、さらに同一の符号信号が連続する場合に
は符号信号がカウントされる度にＡ／Ｄ変換器に入力さ
れるアナログ信号のオフセット電圧を修正することで、
オフセット補償を迅速に行うことができる。
カウンタにより同一の符号信号が連続して所定値に達し
た時点で、電圧修正手段によりオフセット電圧を修正す
ることで、Ａ／Ｄ変換器による符号化を正確に行うこと
ができ、また、さらに同一の符号信号が連続する場合に
は符号信号がカウントされる度にＡ／Ｄ変換器に入力さ
れるアナログ信号のオフセット電圧を修正することで、
オフセット補償を迅速に行うことができる。
【００２１】したがって、内部発生したＤＣオフセット
電圧を正確に、また、大きなＤＣオフセット電圧なら
ば、迅速に調整することができる。
電圧を正確に、また、大きなＤＣオフセット電圧なら
ば、迅速に調整することができる。
【００２２】
【発明の効果】本発明では、同一の符号信号が連続して
所定値に達した時点でオフセット電圧を修正すること
で、Ａ／Ｄ変換器による符号化を正確に行うことができ
る。また、さらに同一の符号信号が連続する場合には符
号信号がカウントされる度にオフセット電圧を修正する
ことで、迅速にオフセット補償を行うことができる。
所定値に達した時点でオフセット電圧を修正すること
で、Ａ／Ｄ変換器による符号化を正確に行うことができ
る。また、さらに同一の符号信号が連続する場合には符
号信号がカウントされる度にオフセット電圧を修正する
ことで、迅速にオフセット補償を行うことができる。
【図１】一実施例のオフセット補償回路の要部構成を示
すブロック図である。
すブロック図である。
【図２】図１におけるＵＰ／ＤＯＷＮカウンタ及びリセ
ット回路を含む回路図である。
ット回路を含む回路図である。
【図３】本実施例の動作例を説明するための図である。
【図４】従来例のオフセット補償回路の要部構成を示す
ブロック図である。
ブロック図である。
【図５】図４のオフセット補償回路の動作例を説明する
ための図である。
ための図である。
【図６】図４のオフセット補償回路の問題点を説明する
ための図である。
ための図である。
【図７】他の従来例のオフセット補償回路の要部構成を
示すブロック図である。
示すブロック図である。
【図８】図７のオフセット補償回路の動作例を説明する
ための図である。
ための図である。
【図９】図７のオフセット補償回路の問題点を説明する
ための図である。
ための図である。
１ オフセット補償回路 ２ フィルタ ３ Ａ／Ｄ変換器 ４ ＵＰ／ＤＯＷＮカウンタ ５ リセット回路（カウント値設定手段） ６ 積分器
Claims (1)
- 【請求項１】入力されるアナログ信号を、該アナログ信
号に対応するデジタル信号に変換するＡ／Ｄ変換器と、 該Ａ／Ｄ変換器から出力されるデジタル信号における正
及び負の符号信号の連続した出力をカウントするＵＰ／
ＤＯＷＮカウンタと、 該ＵＰ／ＤＯＷＮカウンタによる同一の符号信号のカウ
ント値が予め設定された所定値に達した時点で該ＵＰ／
ＤＯＷＮカウンタのカウント値を任意値に設定するカウ
ント値設定手段と、 該ＵＰ／ＤＯＷＮカウンタにより同一の符号信号が連続
して所定値に達した時点で、また、さらに同一の符号信
号が連続する場合には符号信号がカウントされる度に該
Ａ／Ｄ変換器に入力されるアナログ信号のオフセット電
圧を修正する電圧修正手段と、 を備えることを特徴とするオフセット補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29590592A JPH06152409A (ja) | 1992-11-05 | 1992-11-05 | オフセット補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29590592A JPH06152409A (ja) | 1992-11-05 | 1992-11-05 | オフセット補償回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06152409A true JPH06152409A (ja) | 1994-05-31 |
Family
ID=17826672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29590592A Withdrawn JPH06152409A (ja) | 1992-11-05 | 1992-11-05 | オフセット補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06152409A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8126087B2 (en) | 2008-01-15 | 2012-02-28 | Samsung Electronics Co., Ltd. | DC offset correction circuit for canceling a DC offset in a real time and a receiving system having the same |
| US8646307B2 (en) | 2009-03-11 | 2014-02-11 | Horiba Stec, Co., Ltd. | Mass flow controller verifying system, verifying method and verifying program |
-
1992
- 1992-11-05 JP JP29590592A patent/JPH06152409A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8126087B2 (en) | 2008-01-15 | 2012-02-28 | Samsung Electronics Co., Ltd. | DC offset correction circuit for canceling a DC offset in a real time and a receiving system having the same |
| US8646307B2 (en) | 2009-03-11 | 2014-02-11 | Horiba Stec, Co., Ltd. | Mass flow controller verifying system, verifying method and verifying program |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3135409B2 (ja) | 被ディザリング・アナログ／デジタル変換回路 | |
| US5381148A (en) | Method and apparatus for calibrating a gain control circuit | |
| US4896155A (en) | Method and apparatus for self-calibration of subranging A/D converter | |
| US4805192A (en) | Method and apparatus for pulse code modulation combination chip having an improved autozero circuit | |
| JP3762368B2 (ja) | クランプ回路装置 | |
| EP0399968B1 (en) | A method and arrangement for avoiding erroneous echoelimination and/or for avoiding erroneous equalization in a telecommunication system | |
| CA1340064C (en) | Signal processing apparatus with dual parallel a/d and d/a converters | |
| JPH06152409A (ja) | オフセット補償回路 | |
| US4227183A (en) | Analog to digital converting device | |
| JP2718454B2 (ja) | 高精度及び直線性時間領域応答を有するデジタル２ｂｉｑ送信機 | |
| JPS59181719A (ja) | オフセツト補償回路 | |
| JP2605284Y2 (ja) | データ変換装置 | |
| JPH0555917A (ja) | Ａ／ｄコンバータ | |
| JPH0526372B2 (ja) | ||
| JPH0223778A (ja) | デジタルテレビジョンカメラ装置 | |
| JPS60263525A (ja) | デイジタルアナログ変換装置 | |
| JPH025609A (ja) | 光伝送におけるパルス幅歪補正回路 | |
| JPS5952574B2 (ja) | オフセット補償回路 | |
| JPH0526909A (ja) | オフセツト自動調整回路 | |
| JPS6041311A (ja) | 自動校正機能付増幅装置 | |
| JPH06204870A (ja) | 自動補正機能付ｄ／ａ変換器 | |
| JPS621325A (ja) | アナログ・デジタル変換装置 | |
| JP3387165B2 (ja) | クランプ電位補正回路 | |
| JPH01101734A (ja) | 信号変換回路 | |
| JPS6157128A (ja) | Ａ−ｄ変換器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |