JPS6157128A

JPS6157128A - Ａ−ｄ変換器

Info

Publication number: JPS6157128A
Application number: JP18007284A
Authority: JP
Inventors: Kenji Nakamura; 健次中村
Original assignee: Shimadzu Corp
Current assignee: Shimadzu Corp
Priority date: 1984-08-28
Filing date: 1984-08-28
Publication date: 1986-03-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野この発明は、電圧−周波数変換器を用いたＡ−り変換器
に関する。

（ロ）従来技術一般に電圧−周波数変換器は安定で変換時間を長くする
ことにより、最終のデジタル信号のデータ長を任意に設
定できる等すぐれた特徴をもっているが反面、入力信号
がゼロに近づくと直線性が劣化する、変換動作が停止す
る等の問題点があった。

（ハ）目的この発明の目的は、電圧−周波数変換器の長所をいかし
つつ、上記した欠点をも補い、任意のデータ長を得るＡ
−Ｄ変換器を提供することである。

（ニ）構成上記目的を達成するために、この発明のＡ−Ｄ変換器は
入力信号にオフセント電圧を加算し、入力信号がゼロボ
ルトの場合でも所定値の電圧が宙乗されてＡ−Ｄ変換さ
れ、さらにこの変換された値を重畳した分だけ補正する
ようにしている。すなわちこの発明のＡ−Ｄ変換器はア
ナログ入力信号に所定のオフセット電圧を加算するアナ
ログ加算器と、このアナログ加算器の出力電圧を電圧値
においた周波数のパルス信号に変換する電圧−周波数変
換器と、このパルス信号を計数する第１の計数手段と、
クロックパルス信号を発生するクロックパルス発生器と
、前記クロックパルス信号を計数する第２の計数手段と
、前記アナログ入力信号をゼロとした時の前記第１と第
２の計数手段の計数値の比を算出する手段と、所定のア
ナログ信号を入力した時の第１及び第２の計数手段の計
数値と、前記比とからアナログ入力信号に対応するデジ
タル値を算出する補正演算手段とから構成されている。

（ホ）実施例第１図はこの発明の１実施例を示すＡ−Ｄ変換器のブロ
ック図である。入力端子１は、アナログ信号が加えられ
るようになっており、スイッチ２を介してアナログ加算
器４の入力の一端に接続されている。アナログ加算器４
の他端にはオフセ・ント電圧源３よりオフセット電圧が
入力されるようになっており、入力端子１からのアナロ
グ入力信号とオフセット電圧源３からのオフセット電圧
がアナログ加算器４で加算され、出力されるようになっ
て゛いる。このアナログ加算器４の出力はさらに電圧−
周波数変換器５で電圧に応じたパルス信号に変換され、
カウンタ６でカウントされるようになっている。一方、
クロックパルス発生器８によってクロックパルス信号が
発生され、このクロックパルス信号は、カウンタ９に入
力されて計数されるようになっている。

カウンタ６及びカウンタ９のカウント値ｄ、　ｅは、イ
ンターフェイス７を介してＣＰＵＩ　Ｏに取り込まれる
ようになっている。なお、ＲＯＭ１１にはＣＰＵｌ０用
のプログラムを記憶するメモリであり、ＲＡＭ１２はＣ
ＰＵ１０がプログラムを実行する際に演算する場合の演
算値等を記憶するメモリである。

カウンタ６及び９はここでは８ビツトのものが使用され
、それぞれカウントアツプするとカウントアツプ信号ｆ
、ｇを出力するようになっている。

なお、この信号ｆ、ｇもインターフェイス７を介してＣ
ＰＵＩ　Ｏに取り込まれる。また、ＣＰＵｌ０からイン
ターフェイス７を介して加えられる信号ｉ及びｈによっ
てカウンタ６及び９の内容がクリアされ、またカウント
停止されるようになっている。

またＣＰＵｌ０はＲＯＭＩＩに記憶されるプログラムに
従いスイッチ２をｂ側に倒し、アナログ加算器４の入力
がゼロである場合のカウンタ６及び９の内容からカウン
タ９の一歩進あたりのカウンタ６の内容を示す比を計算
する機能、さらにスイッチ２をａ側に倒し、入力端子１
から入力されるアナログ入力信号と、オフセット電圧源
３からのオフセント電圧の加算時にカウンタ６とカウン
タ９の計数値を読み取り、先に求めていた比との関係か
ら今回のカウンタ６の内容を補正する機能等を備えてい
る。

次に第２図乃至第４図に示すフロー図により上記実施例
Ａ−Ｄ変換器の動作について説明する。

尚、以下の説明においてＸ、Ｙ、Ｚ、Ｐはそれぞれ次の
ものを示している。

Ｘ：電圧−周波数変換器５の出力パルスのカウント量Ｙ
：クロソクパルス発生器８よりのパルスのカウント量Ｚ：クロックパルス１個あたりの電圧−周波数変換器５
の出力パルスのカウント−ｉＰ　：　Ａ−Ｄ変換値である。

Ａ／Ｄ変換処理動作に入る前にＣＰＵｌ０はまずＺを算
出する。すなわち第２図に示すように動作が開始すると
先ず、スイッチ２をｂ側に倒し、入力信号をゼロボルト
にする（ステップ５Ｔｌ）。

使いてＺをゼロにして（ステップ５Ｔ２）　、後述する
第３図のフローのステップ５Ｔ１６の演算によりＡ−Ｄ
値を決定する処理を行う（ステップ５Ｔ３）。第３図の
ステップ５Ｔ１６でＰ＝Ｘ−ＹＸＺのうちはＺは上記ス
テップＳＴ２でゼロとしているのでこの場合Ｐ＝Ｘとな
り、Ｚ＝Ｐ／Ｙ、すなわちＸ／Ｙより求めることができ
る（ステップ５Ｔ４）。

このＺすなわちクロックパルス発生器８よりのクロック
パルス−発毎にカウンタ６に計数される電圧−周波数変
換器５の出力パルス信号のパルス数がＣＰＵｌ０により
取り込まれ、ＲＡＭ１２に記ｊｔ７される。

第３図はＡ−Ｄ変換処理のメインルーチンを示しており
、このルーチンではまず、動作がスタートするとステッ
プ５ＴＩＩでＲＡＭＬ２のＸ及びＹをゼロにする（ステ
ップＳＴＩ　１）と同時に、カウンタ６及び９０力ウン
ト動作も停止しくステップ５Ｔ１２）、カウンタ６・９
をクリアする（ステップ５Ｔ１３）。

そして続いてステップＳＴＩ　４でＸが７以上になった
か否かを判定する。このαはデータ長を決める値であり
、図示外のキーから入力される。このαはカウンタ６の
オーバーフローする２５６以内であってもよいが通常、
分解能をあげる為に２５６よりも大なる値に選定される
。

Ｘがαに達するまではこのメインルーチンのフローはス
テップ５Ｔ１４にとどまり、カウンタ６あるいはカウン
タ９のカウントアソフ゛ｆ言号ｆあるいはｇによる割り
込み待ちとなる。

ここでカウンタ６及びカウンタ９のカウントアンプ信号
ｆ、ｇによる割込み処理について説明する。第４図にそ
のフローを示している。この割込み処理は動作が開始さ
れると先ずステップ５Ｔ２１でカウンタ６及び９のカウ
ントを停止した後、電圧−周波数変換器５の“割込みか
否か”すなわちカウンタ６よりのカウントアンプ信号ｆ
による割込みであるか否か判定する（ステップ５Ｔ１２
）。

カウンタ６よりの信号ｆによる割込みでない時にはステ
ップ５Ｔ２３をスキップし、ステップ５Ｔ２４でカウン
タ６の内容χを読み込み、それまでのカウント値ＸにＸ
を加算した値を電圧−周波数変換器５の出力値としてＲ
ＡＭ１２にＸ＝　（Ｘ十ｘ）を記憶する。次に今度はカ
ウンタ９のカウントアツプ信号である信号ｇによる割込
みがあったか否かを判定しくステップ５Ｔ２６）、この
カウントアツプ信号ｇも取り込まれていない時はステッ
プ５Ｔ２７をスキップし、−ステップ５Ｔ２８で時間と
ともにクロックパルス発生器８よりのパルス信号を計数
しているカウンタ９の内容ｙを読み込む。そしてそれま
でのＲＡＭ１２のクロックパルス発生器８のパルス出力
記憶値Ｙに前記カウンタ９の内容ｙを加算し、新たなり
ロックパルスカウント値Ｙ　Ｃ＝　Ｙ　＋　ｙ　）とし
て記憶する（ステ　。

ツブ５Ｔ２９）。

以上のようにして、すなわちステップ５Ｔ２５とステッ
プ５Ｔ２９で現時点の電圧−周波数変換器５の出力パル
スカウント値Ｘとクロックパルス発生器８よりのパルス
カウント値ＹがそれぞれＲＡＭ１２に記憶されたのでこ
こでカウンタ６及び９の内容をクリアする（ステップ５
Ｔ３０）とともに再びカウンタ６及び９のカウントを再
開する（ステップ５Ｔ３１）。そして割込み処理を終了
する。

第４図に示す割込み処理は、第３図に示すメインルーチ
ンのステップ５Ｔ１４でＸがα以上に達するまでは、ａ
械的に割込み処理がなされ、そしてもしステップ５Ｔ２
２あるいはステップ５Ｔ２６でカウンタ６のカウントア
ンプ信号〔が出力されると、これによりカウント値Ｘに
はカウンタ６のフルカウント値である２５６が加算され
、同様にカウンタ９がカウントアツプし、カウントアツ
プ信号ｇが出力された場合にはステップ５Ｔ２７でそれ
までのＲＡＭ１２のカウント値Ｙに２５６を加算して新
たなカウント値Ｙとする。

このようにカウンタ６あるいはカウンタ９がカウントア
ツプするたびにＲＡＭ１２のカウント値Ｘ、あるいはＹ
にそれぞれ２５６の加算がなされ、逐次累積されていく
。この動作はカウント値Ｘがαを越えるまでなされるこ
とになる。

第４図に示す割込み処理がすすめられていくなかで、第
３図に示すメインルーチンのステップ５Ｔ１４の判定が
ＹＥＳになると、すなわちカウント値Ｘの内容がαより
も大となるとここでステップ５Ｔ１５でＦＪ込み停止処
理がなされ、ｐ＝ｘ−Ｙ×Ｚの演算がなされる（ステッ
プ５Ｔ１６）。

この式は今回得られた電圧−周波数変換器５の出力パル
スｆｉＸからクロックパルス発生器８より得られるパル
ス９　Ｙ　ｘ　Ｚすなわちオフセット分を除くものであ
り、真のアナログ入力信号に対するデジタル信号が得ら
れる。その後、ＲＡＭ１２のカウント値Ｘ、Ｙをゼロに
し、カウンタ６・９の内容もクリアしくステップ５Ｔ１
７）、停止した割込みを再び開始させ（ステップ５Ｔ１
８）、次のＡ−Ｄ変換処理を行うため、ステップ５Ｔ１
４にリターンする。そして以後カウント値Ｘが再びα以
上となるまで第４図に示す割込み処理を行う。

尚、上記実施例において、カウンタ６及び９は８ビツト
のものを使用する例について説明したがもちろんこれは
分解能その他を考慮し、８ビツト以上のものあるいは以
下のものを用いてもよい。

また、初期較正値Ｚを求めるのに上記実施例ではスイッ
チ２を切替えてゼロボルトの状態でＺを求めでいるが、
対象となるアナログ信号を発生する源のバックグランド
状態をＺとして算出すれば、パックグランド補正も同時
に行うことができる。

（へ）効果＋＋この発明のＡ−Ｄ変換器によれば、入力アナログ信号に
重畳してオフセット電圧を加算し、その値、状態でＡ−
Ｄ変換処理した後、オフセ・ノド分のみを補正するよう
にしているので、電圧−周波数変換器の欠点であるゼロ
ボルト入力近傍の直線性の悪さを解消することができる
。

また、オフセット電圧を適宜設定することによって正負
両極性の変換を行うことができる。さらに、較正はすべ
てデジタル演算で実現できるため、調整機構が不要であ
る。その上、クロックカウンタ１個設定すれば、複数個
の電圧−周波数変換器を較正できる等の利点がある。

【図面の簡単な説明】

第１図はこの発明の１実施例を示すＡ−Ｄ変換器のブロ
ック図、第２図乃至第４図は上記実施例Ａ−Ｄ変換器の
動作を説明するためのフロー図であり、第２図は較正値
Ｚを算出するためのフロー図、第３図はメインルーチン
を示すフロー図、第４図は第３図のメインルーチンにお
ける割込み処理ルーチンを示す図である。に入力端子、　　　２：切替スイッチ、３：オフセット
電圧源、４：アナログ加算器、５：電圧−周波数変換器
、６・９：カウンタ、８：クロックパルス発生器、１０
：ｃＰＵ。１２　：　ＲＡＭ特許出願人　　　　　　　株式会社島津製作所代理人　
　　　　弁理士　中　村　茂　信第１図第３図　　　　　　　　　　　　　　第２図第４図

Claims

【特許請求の範囲】

（１）アナログ入力信号に所定のオフセット電圧を加算
するアナログ加算器と、このアナログ加算器の出力電圧
を電圧値に応じた周波数のパルス信号に変換する電圧−
周波数変換器と、このパルス信号を計数する第１の計数
手段と、クロックパルス信号を発生するクロックパルス
発生器と、前記クロックパルス信号を計数する第２の計
数手段と、前記アナログ入力信号を０とした時の前記第
１と第２の計数手段の計数値の比を算出する手段と、所
定のアナログ入力信号を入力した時の第１及び第２の計
数手段の計数値と前記比とから、アナログ入力信号に対
応するデジタル値を算出する補正演算手段とからなるＡ
−Ｄ変換器。