JP3135409B2 - 被ディザリング・アナログ／デジタル変換回路 - Google Patents
被ディザリング・アナログ／デジタル変換回路Info
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明は広義には、ディザリング
を用いたアナログ／デジタル変換回路に関し、より詳細
にはディザーの使用により発生する雑音誤差の修正に関
する。
を用いたアナログ／デジタル変換回路に関し、より詳細
にはディザーの使用により発生する雑音誤差の修正に関
する。
【０００２】
【従来の技術及び発明が解決しようとする課題】ディザ
リングは、アナログ／デジタル変換の精度及びデジタル
分解能を向上させる周知の技術である。ディザリングと
いう技術は、アナログ入力信号の変換前にそのアナログ
入力信号にランダム雑音信号（以下ディザー信号と称
す）を加え、その後、変換出力からこのディザー信号を
減算する。
リングは、アナログ／デジタル変換の精度及びデジタル
分解能を向上させる周知の技術である。ディザリングと
いう技術は、アナログ入力信号の変換前にそのアナログ
入力信号にランダム雑音信号（以下ディザー信号と称
す）を加え、その後、変換出力からこのディザー信号を
減算する。
【０００３】典型的な被ディザリング(dithered)・アナ
ログ／デジタル変換回路においては、ディザー信号は、
一連のランダムデジタル値を生成するデジタル疑似ラン
ダム雑音（ＰＲＮ）生成器を用いて生成される。このラ
ンダムデジタル値は、デジタル／アナログ変換器（ＤＡ
Ｃ）によりアナログ形式に変換され、加算ノードにおい
てアナログ入力信号と組み合わせられる。アナログ入力
信号とディザー信号との合併信号は、デジタル出力信号
を生成するアナログ／デジタル変換器（ＡＤＣ）により
変換される。最後に、もとの形式のディザー信号（一連
のランダムデジタル値）がデジタル出力信号から減算さ
れる。理想的には、そのデジタル出力信号は、アナログ
入力信号にのみ対応する。典型的な被ディザリング・ア
ナログ／デジタル回路においてディザー信号が通るパス
を図２にブロック図で示す。
ログ／デジタル変換回路においては、ディザー信号は、
一連のランダムデジタル値を生成するデジタル疑似ラン
ダム雑音（ＰＲＮ）生成器を用いて生成される。このラ
ンダムデジタル値は、デジタル／アナログ変換器（ＤＡ
Ｃ）によりアナログ形式に変換され、加算ノードにおい
てアナログ入力信号と組み合わせられる。アナログ入力
信号とディザー信号との合併信号は、デジタル出力信号
を生成するアナログ／デジタル変換器（ＡＤＣ）により
変換される。最後に、もとの形式のディザー信号（一連
のランダムデジタル値）がデジタル出力信号から減算さ
れる。理想的には、そのデジタル出力信号は、アナログ
入力信号にのみ対応する。典型的な被ディザリング・ア
ナログ／デジタル回路においてディザー信号が通るパス
を図２にブロック図で示す。
【０００４】デジタル出力信号からのデジタルディザー
信号の減算によってデジタル出力信号からディザー信号
が完全に除去されない場合、ディザリング技術に問題が
発生する。このようにデジタル出力信号にディザー信号
が残留すると、そのデジタル出力信号はアナログ入力信
号を不正確にデジタル表現したものとなる。ディザー信
号の残留が発生する一因は、ディザー信号がディザー信
号パス中で増幅されることである。増幅は、例えばＤＡ
ＣあるいはＡＤＣによるディザー信号の変換中に発生す
ることがある。この場合、減算前のデジタル出力信号中
に存在するディザー信号は、元のデジタルディザー信号
より大きい場合もあり、また小さい場合もある。このデ
ジタルディザー信号だけが減算されるため、増幅された
ディザー信号の残りがデジタル出力信号中にとどまる。
加算されるディザーと減算されるディザーとの間の利得
の不整合は、利得誤差として周知である。この利得誤差
によって雑音が増大し、これによりＡＤＣ回路のＳＮダ
イナミックレンジが制限されることになる。
信号の減算によってデジタル出力信号からディザー信号
が完全に除去されない場合、ディザリング技術に問題が
発生する。このようにデジタル出力信号にディザー信号
が残留すると、そのデジタル出力信号はアナログ入力信
号を不正確にデジタル表現したものとなる。ディザー信
号の残留が発生する一因は、ディザー信号がディザー信
号パス中で増幅されることである。増幅は、例えばＤＡ
ＣあるいはＡＤＣによるディザー信号の変換中に発生す
ることがある。この場合、減算前のデジタル出力信号中
に存在するディザー信号は、元のデジタルディザー信号
より大きい場合もあり、また小さい場合もある。このデ
ジタルディザー信号だけが減算されるため、増幅された
ディザー信号の残りがデジタル出力信号中にとどまる。
加算されるディザーと減算されるディザーとの間の利得
の不整合は、利得誤差として周知である。この利得誤差
によって雑音が増大し、これによりＡＤＣ回路のＳＮダ
イナミックレンジが制限されることになる。
【０００５】本発明の発明者でもあるDonald Hillerの1
992年1月7日に提出の同時係属中の米国特許出願第07/81
7,710号には、能動利得制御ループを用いて利得誤差を
修正する技術が開示されている。その技術により構成さ
れた回路を図１に示す。この技術は、ディザー信号の減
算後のデジタル出力信号中のディザー信号の残留量に応
じてディザー信号パスの利得を調整するものである。デ
ィザー信号の残留は、デジタル出力信号をデジタルディ
ザー信号に相関させることにより検出される（簡略化さ
れたものにおいては、デジタル出力信号をデジタルディ
ザー信号の最上位ビットに相関させるだけで十分であ
る）。この相関量は、デジタル出力信号中の残留ディザ
ー信号の量に対応する。相関量に比例する信号が、ディ
ザー信号パス中の調整可能な利得を有する構成要素にフ
ィードバックされて、ディザー信号パスの利得の動的調
整に用いられる。適正に調整されたとき、ディザー信号
パス中にはディザー信号の増幅が存在せず、利得誤差に
起因する残留も存在しない。
992年1月7日に提出の同時係属中の米国特許出願第07/81
7,710号には、能動利得制御ループを用いて利得誤差を
修正する技術が開示されている。その技術により構成さ
れた回路を図１に示す。この技術は、ディザー信号の減
算後のデジタル出力信号中のディザー信号の残留量に応
じてディザー信号パスの利得を調整するものである。デ
ィザー信号の残留は、デジタル出力信号をデジタルディ
ザー信号に相関させることにより検出される（簡略化さ
れたものにおいては、デジタル出力信号をデジタルディ
ザー信号の最上位ビットに相関させるだけで十分であ
る）。この相関量は、デジタル出力信号中の残留ディザ
ー信号の量に対応する。相関量に比例する信号が、ディ
ザー信号パス中の調整可能な利得を有する構成要素にフ
ィードバックされて、ディザー信号パスの利得の動的調
整に用いられる。適正に調整されたとき、ディザー信号
パス中にはディザー信号の増幅が存在せず、利得誤差に
起因する残留も存在しない。
【０００６】上記の技術は一次的な利得ドリフトを修正
するには有効である。しかし、被ディザリング・アナロ
グ／デジタル変換回路は、回路の構成要素の制約によっ
て発生する二次、あるいはより高次の誤差機構に影響さ
れる場合がある。構成要素の非理想的な特性もまた、デ
ジタル出力信号からのデジタルディザー信号の減算を不
完全なものにし、デジタル出力信号中にディザー信号が
残留したままとなる。かかる二次的な影響は、被ディザ
リング・アナログ／デジタル変換回路の理論的に達成可
能なＳＮダイナミックレンジを根本的に制約するものと
なり得る。
するには有効である。しかし、被ディザリング・アナロ
グ／デジタル変換回路は、回路の構成要素の制約によっ
て発生する二次、あるいはより高次の誤差機構に影響さ
れる場合がある。構成要素の非理想的な特性もまた、デ
ジタル出力信号からのデジタルディザー信号の減算を不
完全なものにし、デジタル出力信号中にディザー信号が
残留したままとなる。かかる二次的な影響は、被ディザ
リング・アナログ／デジタル変換回路の理論的に達成可
能なＳＮダイナミックレンジを根本的に制約するものと
なり得る。
【０００７】ディザーの不完全な減算につながりうる構
成要素上の制約の重要な例としては、整定速度と信号絶
縁とがある。被ディザリング・アナログ／デジタル変換
回路には、その回路のアナログ構成要素の速度上の制約
に起因する整定誤差がある。ＰＲＮ生成器は、高速で動
作して一連のランダムディザー値を生成する。このラン
ダムディザー値の大きさは、この一連の値のうちの一つ
のディザー値と次のディザー値との間で大きく変動す
る。ディザー信号パス中のアナログ回路及び構成要素
は、ＡＤＣが加算ノードからの次のサンプルのアナログ
／デジタル変換を行う前に次のディザー値の正確な大き
さへと整定できない場合がある。従って、デジタル出力
信号から正確なディザー値が減算されると、アナログ構
成要素の不完全な整定によって導入された残留誤差が残
ることになる。
成要素上の制約の重要な例としては、整定速度と信号絶
縁とがある。被ディザリング・アナログ／デジタル変換
回路には、その回路のアナログ構成要素の速度上の制約
に起因する整定誤差がある。ＰＲＮ生成器は、高速で動
作して一連のランダムディザー値を生成する。このラン
ダムディザー値の大きさは、この一連の値のうちの一つ
のディザー値と次のディザー値との間で大きく変動す
る。ディザー信号パス中のアナログ回路及び構成要素
は、ＡＤＣが加算ノードからの次のサンプルのアナログ
／デジタル変換を行う前に次のディザー値の正確な大き
さへと整定できない場合がある。従って、デジタル出力
信号から正確なディザー値が減算されると、アナログ構
成要素の不完全な整定によって導入された残留誤差が残
ることになる。
【０００８】残留誤差の第２の発生源は、ディザー信号
パス中の構成要素の不完全な入力−出力信号絶縁に起因
する誤差（以下、フィードスルー誤差と称す）である。
構成要素の不完全な入力−出力信号絶縁により、ディザ
ー値が漏出して誤ったアナログ／デジタル変換サンプル
が生じることとなる。また、かかる誤出力されたディザ
ー値はデジタル出力信号から適正に減算することができ
ない。通常、不完全な入力−出力信号絶縁が発生するの
はＡＤＣ、詳細にはＡＤＣ中のサンプル・ホールド回路
である。
パス中の構成要素の不完全な入力−出力信号絶縁に起因
する誤差（以下、フィードスルー誤差と称す）である。
構成要素の不完全な入力−出力信号絶縁により、ディザ
ー値が漏出して誤ったアナログ／デジタル変換サンプル
が生じることとなる。また、かかる誤出力されたディザ
ー値はデジタル出力信号から適正に減算することができ
ない。通常、不完全な入力−出力信号絶縁が発生するの
はＡＤＣ、詳細にはＡＤＣ中のサンプル・ホールド回路
である。
【０００９】
【課題を解決するための手段】本発明は、一次的利得制
御技術を改良したものである。本発明は、整定誤差やフ
ィードスルー誤差といった二次的な誤差機構の修正を意
図するものである。また、本発明の技術は、ディザー信
号と相関関係にあるより高次の誤差機構の修正をも行う
ものである。
御技術を改良したものである。本発明は、整定誤差やフ
ィードスルー誤差といった二次的な誤差機構の修正を意
図するものである。また、本発明の技術は、ディザー信
号と相関関係にあるより高次の誤差機構の修正をも行う
ものである。
【００１０】整定誤差やフィードスルー誤差といった二
次的誤差機構や一層高次の誤差機構は、以前のディザー
値あるいは後続のディザー値の残留分が現在の変換サン
プルに漏出して減算されないことに起因するものであ
る。従って、高次の誤差の修正は、以前のディザー値あ
るいは後続のディザー値により発生する誤差量を予測
し、それを演繹的に減算することにより達成することが
できる。整定誤差の修正は、例えば、一連のＰＲＮにお
ける現在のディザー値に先行するディザー値に比例する
修正信号を生成し、この修正信号を加算ノードで減算す
ることにより達成することができる。整定誤差の修正信
号は、ＤＡＣによる現在のディザー値の変換と同時に第
２のＤＡＣによって先行するディザ−値をアナログ信号
に変換し、このアナログ信号を比例定数でスケーリング
することにより生成することができる。同様に、フィー
ドスルー誤差は、一連のＰＲＮ中の現在のディザー値の
次のディザー値に比例する修正信号を生成し、この修正
信号を加算ノードで減算することにより修正することが
できる。
次的誤差機構や一層高次の誤差機構は、以前のディザー
値あるいは後続のディザー値の残留分が現在の変換サン
プルに漏出して減算されないことに起因するものであ
る。従って、高次の誤差の修正は、以前のディザー値あ
るいは後続のディザー値により発生する誤差量を予測
し、それを演繹的に減算することにより達成することが
できる。整定誤差の修正は、例えば、一連のＰＲＮにお
ける現在のディザー値に先行するディザー値に比例する
修正信号を生成し、この修正信号を加算ノードで減算す
ることにより達成することができる。整定誤差の修正信
号は、ＤＡＣによる現在のディザー値の変換と同時に第
２のＤＡＣによって先行するディザ−値をアナログ信号
に変換し、このアナログ信号を比例定数でスケーリング
することにより生成することができる。同様に、フィー
ドスルー誤差は、一連のＰＲＮ中の現在のディザー値の
次のディザー値に比例する修正信号を生成し、この修正
信号を加算ノードで減算することにより修正することが
できる。
【００１１】修正信号の生成に用いるべき正しい比例定
数は、特定の回路の構成要素上の制約によって決まる。
特定の誤差機構の影響を最小限にする一定の値に比例定
数を予めマニュアル設定することにより、適当な比例定
数を決定することができる。しかし、回路の構成要素の
性能特性は温度及び時間によって変動しやすい。かかる
変動により、特定の誤差機構に起因する残留誤差の量が
変化し、比例定数の変更が必要となる場合がある。
数は、特定の回路の構成要素上の制約によって決まる。
特定の誤差機構の影響を最小限にする一定の値に比例定
数を予めマニュアル設定することにより、適当な比例定
数を決定することができる。しかし、回路の構成要素の
性能特性は温度及び時間によって変動しやすい。かかる
変動により、特定の誤差機構に起因する残留誤差の量が
変化し、比例定数の変更が必要となる場合がある。
【００１２】性能特性の変動を補償するために、本発明
は比例定数を動的に設定する技術を提供する。各修正信
号についての比例定数は、能動利得制御ループを用いて
動的に調整される。特定の誤差機構に起因する残留誤差
の量は、相関器と累算器との組合せを用いて検出され
る。その検出誤差量が最小限になるように、誤差機構に
関連する修正信号のための比例定数が調整される。
は比例定数を動的に設定する技術を提供する。各修正信
号についての比例定数は、能動利得制御ループを用いて
動的に調整される。特定の誤差機構に起因する残留誤差
の量は、相関器と累算器との組合せを用いて検出され
る。その検出誤差量が最小限になるように、誤差機構に
関連する修正信号のための比例定数が調整される。
【００１３】本発明のもう一つの特徴は、誤差修正回路
を完全にデジタル回路で実施することができることであ
る。従って、本発明は被ディザリングＡＤＣ回路用の単
一の集積回路に組み込むことができる。
を完全にデジタル回路で実施することができることであ
る。従って、本発明は被ディザリングＡＤＣ回路用の単
一の集積回路に組み込むことができる。
【００１４】本発明の上述その他の特徴及び利点は、図
面を参照して行う以下の詳細説明から容易に理解するこ
とができよう。
面を参照して行う以下の詳細説明から容易に理解するこ
とができよう。
【００１５】
【実施例】図２は、被ディザリング・アナログ／デジタ
ル変換（ＡＤＣ）回路中のディザーパス11を示してい
る。ディザーパス11は、従来技術、即ち図１に示す被デ
ィザリングＡＤＣ回路におけるディザー信号の伝送パス
と同様である。疑似ランダム雑音（ＰＲＮ）生成器12
は、一連のランダムディザー値14を生成する。ディザー
ＤＡＣ16は、それらのディザー値を順次アナログディザ
ー信号18に変換する。利得制御増幅器20は、図１の能動
利得制御ループの一部を成す。この能動利得制御ループ
は、Donald Hillerによる同時係属中の米国特許出願第0
7/817,710号に開示された技術に従ってディザーパス11
の利得誤差を補償するものである。アナログディザー信
号18は、加算ノード26においてアナログ入力信号24と加
算される。加算ノード26からの合併信号28は、アナログ
／デジタル変換器（ＡＤＣ）30によりデジタル形式に変
換され、デジタル合併信号32が生成される。被ディザリ
ングＡＤＣ 回路（図１参照）では、減算器34によりデ
ジタル合併信号32からディザー値14が減算されて、アナ
ログ入力信号24に対応するデジタル出力信号36が生成さ
れる。
ル変換（ＡＤＣ）回路中のディザーパス11を示してい
る。ディザーパス11は、従来技術、即ち図１に示す被デ
ィザリングＡＤＣ回路におけるディザー信号の伝送パス
と同様である。疑似ランダム雑音（ＰＲＮ）生成器12
は、一連のランダムディザー値14を生成する。ディザー
ＤＡＣ16は、それらのディザー値を順次アナログディザ
ー信号18に変換する。利得制御増幅器20は、図１の能動
利得制御ループの一部を成す。この能動利得制御ループ
は、Donald Hillerによる同時係属中の米国特許出願第0
7/817,710号に開示された技術に従ってディザーパス11
の利得誤差を補償するものである。アナログディザー信
号18は、加算ノード26においてアナログ入力信号24と加
算される。加算ノード26からの合併信号28は、アナログ
／デジタル変換器（ＡＤＣ）30によりデジタル形式に変
換され、デジタル合併信号32が生成される。被ディザリ
ングＡＤＣ 回路（図１参照）では、減算器34によりデ
ジタル合併信号32からディザー値14が減算されて、アナ
ログ入力信号24に対応するデジタル出力信号36が生成さ
れる。
【００１６】ＡＤＣ30が変換を行う前に合併信号28が完
全に整定するのを妨げるＤＡＣ16、増幅器20、加算ノー
ド26及びＡＤＣ30の速度上の制約に起因して、ディザー
パス11に整定誤差が発生することがある。一連のディザ
ー値14は高速に生成され、またその大きさが大幅に変動
する。それぞれの新しいディザー値は、ディザーＤＡＣ
16によりアナログ形式に変換された後、アナログ回路の
構成要素中を伝搬し、ＡＤＣ30が次の変換を行う前にＡ
ＤＣ30に到達しなければならない。さもなければ、デジ
タル合併信号32は、アナログ入力信号24と一連のディザ
ー値14からの現在のデジタルディザー値との和に等しい
大きさにならない。この場合には、続いてデジタル出力
信号から現在のデジタルディザー値を減算しても（図１
参照）、アナログ入力信号24を正確に表すデジタル出力
信号36は得られない。
全に整定するのを妨げるＤＡＣ16、増幅器20、加算ノー
ド26及びＡＤＣ30の速度上の制約に起因して、ディザー
パス11に整定誤差が発生することがある。一連のディザ
ー値14は高速に生成され、またその大きさが大幅に変動
する。それぞれの新しいディザー値は、ディザーＤＡＣ
16によりアナログ形式に変換された後、アナログ回路の
構成要素中を伝搬し、ＡＤＣ30が次の変換を行う前にＡ
ＤＣ30に到達しなければならない。さもなければ、デジ
タル合併信号32は、アナログ入力信号24と一連のディザ
ー値14からの現在のデジタルディザー値との和に等しい
大きさにならない。この場合には、続いてデジタル出力
信号から現在のデジタルディザー値を減算しても（図１
参照）、アナログ入力信号24を正確に表すデジタル出力
信号36は得られない。
【００１７】次に、アナログディザー信号18の大きさ
は、一連のディザー値14中の先行するデジタルディザー
値と等しい大きさから、現在のデジタルディザー値と等
しい大きさへと遷移する。アナログ構成要素の速度上の
制約から、アナログディザー信号18は、ＡＤＣ30による
変換が発生する前に前記遷移を部分的にしか完了してい
ない可能性がある。従って、速度上の制約に起因する整
定誤差の量は、ＡＤＣ30による変換時におけるアナログ
ディザー信号18の実際の大きさと、遷移が完了した場合
のアナログディザー信号18の大きさとの差に等しい。こ
の差は、現在のデジタルディザー値と、先行するデジタ
ルディザー値との間の差に比例する。従って、整定誤差
は、先行するディザー値と現在のディザー値との間の差
に正確に比例する修正信号を生成し、この修正信号を加
算ノード26において減算することにより修正することが
できる。
は、一連のディザー値14中の先行するデジタルディザー
値と等しい大きさから、現在のデジタルディザー値と等
しい大きさへと遷移する。アナログ構成要素の速度上の
制約から、アナログディザー信号18は、ＡＤＣ30による
変換が発生する前に前記遷移を部分的にしか完了してい
ない可能性がある。従って、速度上の制約に起因する整
定誤差の量は、ＡＤＣ30による変換時におけるアナログ
ディザー信号18の実際の大きさと、遷移が完了した場合
のアナログディザー信号18の大きさとの差に等しい。こ
の差は、現在のデジタルディザー値と、先行するデジタ
ルディザー値との間の差に比例する。従って、整定誤差
は、先行するディザー値と現在のディザー値との間の差
に正確に比例する修正信号を生成し、この修正信号を加
算ノード26において減算することにより修正することが
できる。
【００１８】図３において、本発明の第１実施例である
整定誤差修正を有する被ディザリングＡＤＣ回路中のデ
ィザーパス11には、整定誤差修正信号42を生成するため
に、遅延ラッチ44、整定ＤＡＣ46、及び差動増幅器48が
含まれている。ディザーＤＡＣ16及び整定ＤＡＣ46は、
ＡＤＣ30と同期して動作し、その各々が、ＡＤＣ30に供
給される合併信号28の各変換サンプル毎にディザー値を
変換するようになっている。遅延ラッチ44は、一連のデ
ィザー値14が整定ＤＡＣ46に送られる前にその一連のデ
ィザー値14を正確にＡＤＣ30の１サンプリング期間だけ
遅延させる。従って、整定ＤＡＣ46には、一連のディザ
ー値14中の、ディザーＤＡＣ16に送られるディザー値の
直前のディザー値が送られる。このようにして、整定Ｄ
ＡＣ46により生成されるアナログ信号50は、ＡＤＣ30の
現在の変換サイクル中には、その先行するＡＤＣ30の変
換サイクル中のディザー信号18の大きさと等しい大きさ
を有する。
整定誤差修正を有する被ディザリングＡＤＣ回路中のデ
ィザーパス11には、整定誤差修正信号42を生成するため
に、遅延ラッチ44、整定ＤＡＣ46、及び差動増幅器48が
含まれている。ディザーＤＡＣ16及び整定ＤＡＣ46は、
ＡＤＣ30と同期して動作し、その各々が、ＡＤＣ30に供
給される合併信号28の各変換サンプル毎にディザー値を
変換するようになっている。遅延ラッチ44は、一連のデ
ィザー値14が整定ＤＡＣ46に送られる前にその一連のデ
ィザー値14を正確にＡＤＣ30の１サンプリング期間だけ
遅延させる。従って、整定ＤＡＣ46には、一連のディザ
ー値14中の、ディザーＤＡＣ16に送られるディザー値の
直前のディザー値が送られる。このようにして、整定Ｄ
ＡＣ46により生成されるアナログ信号50は、ＡＤＣ30の
現在の変換サイクル中には、その先行するＡＤＣ30の変
換サイクル中のディザー信号18の大きさと等しい大きさ
を有する。
【００１９】差動増幅器48は修正信号42を生成する。先
行するディザー値と等しい大きさを有するアナログ信号
50は差動増幅器48の正の端子を駆動し、現在のディザー
値と等しい大きさを有するディザー信号18はその負の端
子を駆動する。従って、修正信号42は、先行するディザ
ー値と現在のディザー値との間の差に比例するように生
成される。この比例は、差動増幅器48の利得を整定誤差
を最小限にする利得に予め設定することにより選択され
る。
行するディザー値と等しい大きさを有するアナログ信号
50は差動増幅器48の正の端子を駆動し、現在のディザー
値と等しい大きさを有するディザー信号18はその負の端
子を駆動する。従って、修正信号42は、先行するディザ
ー値と現在のディザー値との間の差に比例するように生
成される。この比例は、差動増幅器48の利得を整定誤差
を最小限にする利得に予め設定することにより選択され
る。
【００２０】図４に示す本発明の第２実施例は、整定誤
差を修正するための簡略化技術を提供するものである。
この第２実施例では、修正信号42は、先行するディザー
値と現在のディザー値との間の差に比例するのではな
く、単に先行するディザー値に比例する。これにより、
第１実施例の差動増幅器48はこの第２実施例では削除さ
れる。その代わりに、先行するディザー値に比例するア
ナログ信号50が、一定の利得を有する増幅器62によりス
ケーリングされて、修正信号42が生成される。増幅器62
の利得は、可変抵抗器64をマニュアル調整することによ
り予め設定される。
差を修正するための簡略化技術を提供するものである。
この第２実施例では、修正信号42は、先行するディザー
値と現在のディザー値との間の差に比例するのではな
く、単に先行するディザー値に比例する。これにより、
第１実施例の差動増幅器48はこの第２実施例では削除さ
れる。その代わりに、先行するディザー値に比例するア
ナログ信号50が、一定の利得を有する増幅器62によりス
ケーリングされて、修正信号42が生成される。増幅器62
の利得は、可変抵抗器64をマニュアル調整することによ
り予め設定される。
【００２１】この第２実施例の簡略化技術は、第１実施
例の修正技術と数学的に等価である。図３の第１実施例
において、合併信号28は次式により与えられる。
例の修正技術と数学的に等価である。図３の第１実施例
において、合併信号28は次式により与えられる。
【００２２】 ＣＳ＝ＡＩ＋Ｄ−ｋ（Ｓ−Ｄ） ……(1) ここで、ＣＳは合併信号28、ＡＩはアナログ入力信号2
4、Ｄはディザー信号18、Ｓはアナログ信号50、ｋは差
動増幅器48の利得である。分配特性を用いて、式(1)は
次のように簡略化することができる。
4、Ｄはディザー信号18、Ｓはアナログ信号50、ｋは差
動増幅器48の利得である。分配特性を用いて、式(1)は
次のように簡略化することができる。
【００２３】 ＣＳ＝ＡＩ＋（１＋ｋ）Ｄ−ｋ＊Ｓ ……(2) 式(2)は、加算ノード26におけるディザー信号18（Ｄ）
に比例する信号の加算及びアナログ信号50（Ｓ）に比例
する信号の減算との両方により整定誤差を等価的に修正
し得ることを示す。図４の第２実施例において、増幅器
62はアナログ信号50に比例する修正信号42を形成し、こ
の信号は加算ノード26において減算される。ディザー信
号18に比例する信号の加算は、単に増幅器20の利得を１
＋ｋに等しく調整するだけで達成される。この調整はマ
ニュアルで行う必要がない。これは、増幅器20の利得
が、図１に示し、同時係属中の米国特許出願第07/817,7
10号で説明した能動利得制御（ＡＧＣ）ループにより自
動的に調整されるからである。このＡＧＣループは、増
幅器20の利得を動的に調整して、デジタル出力信号36中
の現在のディザー値の残留をゼロにする。
に比例する信号の加算及びアナログ信号50（Ｓ）に比例
する信号の減算との両方により整定誤差を等価的に修正
し得ることを示す。図４の第２実施例において、増幅器
62はアナログ信号50に比例する修正信号42を形成し、こ
の信号は加算ノード26において減算される。ディザー信
号18に比例する信号の加算は、単に増幅器20の利得を１
＋ｋに等しく調整するだけで達成される。この調整はマ
ニュアルで行う必要がない。これは、増幅器20の利得
が、図１に示し、同時係属中の米国特許出願第07/817,7
10号で説明した能動利得制御（ＡＧＣ）ループにより自
動的に調整されるからである。このＡＧＣループは、増
幅器20の利得を動的に調整して、デジタル出力信号36中
の現在のディザー値の残留をゼロにする。
【００２４】図５に示すように、本発明の第３実施例
は、フィードスルー誤差の修正を提供する。フィードス
ルー誤差の場合、デジタル出力信号36中に存在する残留
誤差は、現在のディザー値を用いた変換に入リ込む後続
のディザー値と関係付けられる。該後続のディザー値
は、構成要素の入力−出力信号絶縁が不十分である際に
現在の変換に入り込む。その結果として発生するフィー
ドスルー誤差は、一連のディザー値14中の現在のディザ
ー値に続くディザー値に比例する修正信号70を生成する
ことにより修正される。次いで、この修正信号70が加算
ノード26において減算される。
は、フィードスルー誤差の修正を提供する。フィードス
ルー誤差の場合、デジタル出力信号36中に存在する残留
誤差は、現在のディザー値を用いた変換に入リ込む後続
のディザー値と関係付けられる。該後続のディザー値
は、構成要素の入力−出力信号絶縁が不十分である際に
現在の変換に入り込む。その結果として発生するフィー
ドスルー誤差は、一連のディザー値14中の現在のディザ
ー値に続くディザー値に比例する修正信号70を生成する
ことにより修正される。次いで、この修正信号70が加算
ノード26において減算される。
【００２５】第３実施例では、遅延ラッチ72が、ＰＲＮ
生成器12とディザーＤＡＣ16との間に接続されている。
またフィードスルーＤＡＣ74がＰＲＮ生成器12に直接接
続されている。このようにして、現在のディザー値は、
一連のディザー信号中の次のディザー値がフィードスル
ーＤＡＣ74に送られるのと同時に、ディザーＤＡＣ 16
に送られる。フィードスルーＤＡＣ74は、次のディザー
値をアナログ信号78に変換する。増幅器80がこのアナロ
グ信号78を減衰させて、次のディザー値に正確に比例す
る修正信号70を形成する。その比例定数は、分圧器86を
調整することによりマニュアル設定される。
生成器12とディザーＤＡＣ16との間に接続されている。
またフィードスルーＤＡＣ74がＰＲＮ生成器12に直接接
続されている。このようにして、現在のディザー値は、
一連のディザー信号中の次のディザー値がフィードスル
ーＤＡＣ74に送られるのと同時に、ディザーＤＡＣ 16
に送られる。フィードスルーＤＡＣ74は、次のディザー
値をアナログ信号78に変換する。増幅器80がこのアナロ
グ信号78を減衰させて、次のディザー値に正確に比例す
る修正信号70を形成する。その比例定数は、分圧器86を
調整することによりマニュアル設定される。
【００２６】図４及び図５に示す技術は、より高次の誤
差機構の修正にも用いることができるものである。三次
又は一層高次の誤差機構は、一連のディザー値中の或る
位置からのディザー値の漏出により発生する。この漏出
するディザー値は、現在のディザー値に対して二つ又は
それより多い位置だけ先行又は後続するものである。こ
れらの誤差も、その原因となるディザー値に比例する修
正信号を生成し、この修正信号を加算ノード26で減算す
ることにより修正することができる。
差機構の修正にも用いることができるものである。三次
又は一層高次の誤差機構は、一連のディザー値中の或る
位置からのディザー値の漏出により発生する。この漏出
するディザー値は、現在のディザー値に対して二つ又は
それより多い位置だけ先行又は後続するものである。こ
れらの誤差も、その原因となるディザー値に比例する修
正信号を生成し、この修正信号を加算ノード26で減算す
ることにより修正することができる。
【００２７】図６に示す本発明の第４実施例では、整定
誤差を修正するための修正信号42とフィードスルー誤差
を修正するための修正信号70との両方が生成される。第
２実施例と同様に、整定誤差の修正信号42は、遅延ラッ
チ44、ＤＡＣ46、及び増幅器62により生成される。第３
実施例と同様に、フィードスルー誤差の修正信号70は、
遅延ラッチ72、ＤＡＣ74、及び増幅器80によって生成さ
れる。一連のディザー値14中で現在のディザー値の二つ
前あるいは二つ後のディザー値により引き起こされるよ
り高次の誤差もまた修正される。一連のディザー値14中
で現在のディザー値の二つ前にあるディザー値86は、遅
延ラッチ90を遅延ラッチ44の出力に接続することにより
ＤＡＣ88に送られる。このＤＡＣ88の出力が増幅器92に
よってスケーリングされて、ディザー値86に比例する修
正信号94が形成される。この修正信号94は、次いで加算
ノード26で減算される。現在のディザー値の二つ後のデ
ィザー値104の漏出に起因する誤差を修正するための別
の修正信号102が、遅延ラッチ106、ＤＡＣ108、及び増
幅器110によって生成される。この修正信号102もまた加
算ノード26において減算される。
誤差を修正するための修正信号42とフィードスルー誤差
を修正するための修正信号70との両方が生成される。第
２実施例と同様に、整定誤差の修正信号42は、遅延ラッ
チ44、ＤＡＣ46、及び増幅器62により生成される。第３
実施例と同様に、フィードスルー誤差の修正信号70は、
遅延ラッチ72、ＤＡＣ74、及び増幅器80によって生成さ
れる。一連のディザー値14中で現在のディザー値の二つ
前あるいは二つ後のディザー値により引き起こされるよ
り高次の誤差もまた修正される。一連のディザー値14中
で現在のディザー値の二つ前にあるディザー値86は、遅
延ラッチ90を遅延ラッチ44の出力に接続することにより
ＤＡＣ88に送られる。このＤＡＣ88の出力が増幅器92に
よってスケーリングされて、ディザー値86に比例する修
正信号94が形成される。この修正信号94は、次いで加算
ノード26で減算される。現在のディザー値の二つ後のデ
ィザー値104の漏出に起因する誤差を修正するための別
の修正信号102が、遅延ラッチ106、ＤＡＣ108、及び増
幅器110によって生成される。この修正信号102もまた加
算ノード26において減算される。
【００２８】また、本発明は、修正信号の利得の動的調
整を含むものである。本発明は、特定の誤差機構に起因
する誤差と等しい大きさの修正信号を形成し、この修正
信号の減算により誤差が除去されるようにしたものであ
る。この修正信号は、特定の誤差機構に関連するディザ
ー値に比例する信号を生成することにより形成される。
修正信号の大きさが誤差と等しくなるためには、ディザ
ー値の正しい比例を用いなければならない。第１実施例
ないし第４実施例のいずれにおいても、この正しい比例
は、分圧器を用いて増幅器の利得をマニュアル調整する
ことにより設定される。残念なことに、回路性能が時間
及び温度により変動するため、一定の比例定数は不適当
である場合がある。このため、本発明は比例定数の適応
調整も含むものである。比例定数の適応調整の一例を図
７に示す。本発明のこの第５実施例では、修正信号42の
比例定数は、能動利得制御ループを用いて増幅器62の利
得を調整することにより設定される。
整を含むものである。本発明は、特定の誤差機構に起因
する誤差と等しい大きさの修正信号を形成し、この修正
信号の減算により誤差が除去されるようにしたものであ
る。この修正信号は、特定の誤差機構に関連するディザ
ー値に比例する信号を生成することにより形成される。
修正信号の大きさが誤差と等しくなるためには、ディザ
ー値の正しい比例を用いなければならない。第１実施例
ないし第４実施例のいずれにおいても、この正しい比例
は、分圧器を用いて増幅器の利得をマニュアル調整する
ことにより設定される。残念なことに、回路性能が時間
及び温度により変動するため、一定の比例定数は不適当
である場合がある。このため、本発明は比例定数の適応
調整も含むものである。比例定数の適応調整の一例を図
７に示す。本発明のこの第５実施例では、修正信号42の
比例定数は、能動利得制御ループを用いて増幅器62の利
得を調整することにより設定される。
【００２９】図７は本発明の第５実施例としての被ディ
ザリングＡＤＣ回路120の全体を示すものである。被デ
ィザリングＡＤＣ回路120は、ＰＲＮ生成器12、ディザ
ーＤＡＣ16、増幅器20、加算ノード26、及びＡＤＣ30か
らなるディザーパスを有する。ＰＲＮ生成器12は、ＤＡ
Ｃ16及び加算ノード26によりＡＤＣ30の変換に導入され
る一連のディザー値14を生成する。これらのディザー値
は、デジタル減算器34を用いてデジタル合併信号32から
それらのディザー値を減算することにより、デジタル合
併信号32から除去される。遅延ラッチ44、整定ＤＡＣ4
6、及び増幅器62は、整定誤差を修正するための修正信
号42を生成する。
ザリングＡＤＣ回路120の全体を示すものである。被デ
ィザリングＡＤＣ回路120は、ＰＲＮ生成器12、ディザ
ーＤＡＣ16、増幅器20、加算ノード26、及びＡＤＣ30か
らなるディザーパスを有する。ＰＲＮ生成器12は、ＤＡ
Ｃ16及び加算ノード26によりＡＤＣ30の変換に導入され
る一連のディザー値14を生成する。これらのディザー値
は、デジタル減算器34を用いてデジタル合併信号32から
それらのディザー値を減算することにより、デジタル合
併信号32から除去される。遅延ラッチ44、整定ＤＡＣ4
6、及び増幅器62は、整定誤差を修正するための修正信
号42を生成する。
【００３０】ディザーパス中の増幅器20の利得は、相関
器／累算器128、ＤＡＣ130、及びフィルタ132からなる
能動利得制御ループによって調整される。相関器／累算
器128は、ディザーパスの非単一性の利得に起因する残
留誤差の量を検出する。相関器／累算器128は、デジタ
ル出力信号36を、ＰＲＮ生成器12により生成されたディ
ザー値と相関させて、相関量を累算する。ＤＡＣ130
は、誤差の量に対応するフィードバックディザーパス利
得制御信号134を生成する。フィルタ132は、ディザーパ
ス利得制御信号134から雑音を除去する低域フィルタで
ある。ディザーパス利得制御信号134は、増幅器20の利
得を調整して、現在のディザー値に相関する残留誤差の
量を最小限にする。
器／累算器128、ＤＡＣ130、及びフィルタ132からなる
能動利得制御ループによって調整される。相関器／累算
器128は、ディザーパスの非単一性の利得に起因する残
留誤差の量を検出する。相関器／累算器128は、デジタ
ル出力信号36を、ＰＲＮ生成器12により生成されたディ
ザー値と相関させて、相関量を累算する。ＤＡＣ130
は、誤差の量に対応するフィードバックディザーパス利
得制御信号134を生成する。フィルタ132は、ディザーパ
ス利得制御信号134から雑音を除去する低域フィルタで
ある。ディザーパス利得制御信号134は、増幅器20の利
得を調整して、現在のディザー値に相関する残留誤差の
量を最小限にする。
【００３１】増幅器62の利得を調整して整定誤差修正信
号42のための正しい比例定数を設定するために同様の利
得制御ループが設けられる。第２の相関器／累算器138
は、整定ＤＡＣ46と同様に遅延ラッチ44から同じ遅延さ
れたディザー値を受信する。遅延ラッチ44からの遅延さ
れたディザー値は、ＰＲＮ生成器12によって生成された
一連のディザー信号14中の現在のディザー値の一つ前の
位置にある。この遅延されたディザー値は、相関器／累
算器138においてデジタル出力信号36と相関されて、そ
の相関量が累算される。このようにして、先行するディ
ザー値に起因する現在のデジタル出力中の残留誤差の量
が検出される。従って、増幅器62の利得は、ＤＡＣ142
及び低域フィルタ144を用いてフィードバック整定パス
利得制御信号140を生成することにより、残留誤差が最
小限となるように調整される。
号42のための正しい比例定数を設定するために同様の利
得制御ループが設けられる。第２の相関器／累算器138
は、整定ＤＡＣ46と同様に遅延ラッチ44から同じ遅延さ
れたディザー値を受信する。遅延ラッチ44からの遅延さ
れたディザー値は、ＰＲＮ生成器12によって生成された
一連のディザー信号14中の現在のディザー値の一つ前の
位置にある。この遅延されたディザー値は、相関器／累
算器138においてデジタル出力信号36と相関されて、そ
の相関量が累算される。このようにして、先行するディ
ザー値に起因する現在のデジタル出力中の残留誤差の量
が検出される。従って、増幅器62の利得は、ＤＡＣ142
及び低域フィルタ144を用いてフィードバック整定パス
利得制御信号140を生成することにより、残留誤差が最
小限となるように調整される。
【００３２】整定誤差修正信号の利得を適応的に調整す
る本技術は、別のディザー誤差修正信号の適応利得調整
にも用いることができる。図８において、本発明の第６
実施例としての一般化された適応型の被ディザリングＡ
ＤＣ回路150は、ディザー信号パス152、整定誤差修正パ
ス154、フィードスルー誤差修正パス156、及び三次誤差
修正パス158を有している。ディザー信号パス152は、図
３の場合のように、ディザーＤＡＣ16、増幅器20、加算
ノード26、及びＡＤＣ30を備えている。図６に示すよう
に、誤差修正パス154,156,158は、修正信号42,70,102を
生成するための遅延ラッチ（遅延ラッチ44,72,106）、
ＤＡＣ（ＤＡＣ46,74,108）、及び増幅器（増幅器62,8
0,110）をそれぞれ有している。
る本技術は、別のディザー誤差修正信号の適応利得調整
にも用いることができる。図８において、本発明の第６
実施例としての一般化された適応型の被ディザリングＡ
ＤＣ回路150は、ディザー信号パス152、整定誤差修正パ
ス154、フィードスルー誤差修正パス156、及び三次誤差
修正パス158を有している。ディザー信号パス152は、図
３の場合のように、ディザーＤＡＣ16、増幅器20、加算
ノード26、及びＡＤＣ30を備えている。図６に示すよう
に、誤差修正パス154,156,158は、修正信号42,70,102を
生成するための遅延ラッチ（遅延ラッチ44,72,106）、
ＤＡＣ（ＤＡＣ46,74,108）、及び増幅器（増幅器62,8
0,110）をそれぞれ有している。
【００３３】パス152,154,156,158は、それぞれ、増幅
器20,62,80,110の利得を動的に修正するためのＡＧＣル
ープを備えている。ディザー信号パス152中の増幅器20
の利得は、相関器／累算器128を用いて現在のディザー
値をデジタル出力信号36に相関させ、検出された相関量
に比例するディザーパス利得制御信号を利得制御ＤＡＣ
130を用いて生成することにより調整される。整定誤差
修正パス154中の増幅器62の利得は、相関器／累算器138
を用いて遅延ラッチ44からの遅延されたディザー値をデ
ジタル出力信号36に相関させることにより調整される。
次に、利得制御ＤＡＣ142が、検出された相関量に比例
する信号を生成し、それに従って増幅器62の利得を調整
する。
器20,62,80,110の利得を動的に修正するためのＡＧＣル
ープを備えている。ディザー信号パス152中の増幅器20
の利得は、相関器／累算器128を用いて現在のディザー
値をデジタル出力信号36に相関させ、検出された相関量
に比例するディザーパス利得制御信号を利得制御ＤＡＣ
130を用いて生成することにより調整される。整定誤差
修正パス154中の増幅器62の利得は、相関器／累算器138
を用いて遅延ラッチ44からの遅延されたディザー値をデ
ジタル出力信号36に相関させることにより調整される。
次に、利得制御ＤＡＣ142が、検出された相関量に比例
する信号を生成し、それに従って増幅器62の利得を調整
する。
【００３４】フィードスルー誤差修正パス156及び三次
誤差修正パス158の利得は同様にして動的に修正され
る。フィードスルー誤差修正パス156を駆動する遅延ラ
ッチ106からのディザー値は、相関器／累算器164によっ
てデジタル出力信号36に対して相関される。三次誤差修
正パス158を駆動するＰＲＮ生成器12からのディザー値
は、相関器／累算器166によってデジタル出力信号36に
対して相関される。利得制御ＤＡＣ168,170は、それぞ
れ、相関器／累算器164,166によって検出された相関量
に比例する電圧信号を生成する。ＤＡＣ168,170によっ
て生成された信号は、それぞれ、増幅器80,110の利得を
調整する。
誤差修正パス158の利得は同様にして動的に修正され
る。フィードスルー誤差修正パス156を駆動する遅延ラ
ッチ106からのディザー値は、相関器／累算器164によっ
てデジタル出力信号36に対して相関される。三次誤差修
正パス158を駆動するＰＲＮ生成器12からのディザー値
は、相関器／累算器166によってデジタル出力信号36に
対して相関される。利得制御ＤＡＣ168,170は、それぞ
れ、相関器／累算器164,166によって検出された相関量
に比例する電圧信号を生成する。ＤＡＣ168,170によっ
て生成された信号は、それぞれ、増幅器80,110の利得を
調整する。
【００３５】本発明の第７実施例によれば、図８の一般
化された適応型の被ディザリングＡＤＣ回路を、その誤
差修正回路が完全にデジタル的に実施されるように更に
変更することができる。従って、誤差修正信号はデジタ
ル的に生成されて、ＡＤＣによる変換後にディザーパス
から減算される。図９では、第７実施例の誤差修正回路
をデジタル的に実施することにより多くのアナログ回路
が削除されている。従って、アナログ誤差修正信号とフ
ィードバック信号を生成するために第６実施例で必要な
ＤＡＣ46,74,108,130,142,168,170は、第７実施例では
含まれない。その代わりに、誤差修正信号は、四つのデ
ジタル乗算器173,174,175,176によって生成される。よ
り詳細には、第６実施例で適応的な整定誤差修正信号42
を提供したＤＡＣ46、増幅器62及びフィードバックＤＡ
Ｃ142の代わりに、第７実施例の乗算器173が等価なデジ
タル整定誤差修正信号178を生成する。
化された適応型の被ディザリングＡＤＣ回路を、その誤
差修正回路が完全にデジタル的に実施されるように更に
変更することができる。従って、誤差修正信号はデジタ
ル的に生成されて、ＡＤＣによる変換後にディザーパス
から減算される。図９では、第７実施例の誤差修正回路
をデジタル的に実施することにより多くのアナログ回路
が削除されている。従って、アナログ誤差修正信号とフ
ィードバック信号を生成するために第６実施例で必要な
ＤＡＣ46,74,108,130,142,168,170は、第７実施例では
含まれない。その代わりに、誤差修正信号は、四つのデ
ジタル乗算器173,174,175,176によって生成される。よ
り詳細には、第６実施例で適応的な整定誤差修正信号42
を提供したＤＡＣ46、増幅器62及びフィードバックＤＡ
Ｃ142の代わりに、第７実施例の乗算器173が等価なデジ
タル整定誤差修正信号178を生成する。
【００３６】乗算器173は、相関器／累算器138によって
検出された相関量に応じて整定誤差修正パス154の大き
さをスケーリングするよう働き、これにより増幅器62と
同様の機能を実行する。デジタル整定誤差修正信号178
は、デジタル減算器180によってＡＤＣ30の出力から減
算される。
検出された相関量に応じて整定誤差修正パス154の大き
さをスケーリングするよう働き、これにより増幅器62と
同様の機能を実行する。デジタル整定誤差修正信号178
は、デジタル減算器180によってＡＤＣ30の出力から減
算される。
【００３７】同様に、デジタル乗算器174,175,176はそ
れぞれデジタル誤差修正信号182,184,186を生成し、こ
れらの信号はそれぞれ減算器190,192,194によってＡＤ
Ｃ30の出力から減算される。デジタル乗算器175,176
は、それぞれ、フィードスルー誤差修正パス156及び三
次誤差修正パス158の大きさをスケーリングするよう動
作する。デジタル乗算器174、相関器／累算器ブロック1
28及び減算器190は、ディザー利得誤差を修正するため
の修正パス196として動作する。デジタル誤差修正信号1
78,182,184,186の減算が、減算器34におけるディザー信
号の減算の前に発生するため（相関器／累算器ブロック
の“検知”点は減算器34の後である）、この回路はマル
チタップ負フィードバックシステムとして働く。
れぞれデジタル誤差修正信号182,184,186を生成し、こ
れらの信号はそれぞれ減算器190,192,194によってＡＤ
Ｃ30の出力から減算される。デジタル乗算器175,176
は、それぞれ、フィードスルー誤差修正パス156及び三
次誤差修正パス158の大きさをスケーリングするよう動
作する。デジタル乗算器174、相関器／累算器ブロック1
28及び減算器190は、ディザー利得誤差を修正するため
の修正パス196として動作する。デジタル誤差修正信号1
78,182,184,186の減算が、減算器34におけるディザー信
号の減算の前に発生するため（相関器／累算器ブロック
の“検知”点は減算器34の後である）、この回路はマル
チタップ負フィードバックシステムとして働く。
【００３８】第７実施例をデジタル的に実施することの
利点の一つは、アナログ修正パス及びフィードバックパ
スに付随する複数のＤＡＣが削除されることである。総
デジタル化のもう一つの利点は、デジタル誤差修正回路
（図９の右半分）を単一のモノリシック集積回路あるい
はディザー処理ユニットに組み込むことができることで
ある。かかるディザー処理ユニット200は図10に示すよ
うに被ディザリングＡＤＣ回路202に接続されている。
ディザー処理ユニット200は、ディザー信号生成用回路
とディザー誤差修正用回路との両方を含むものである。
ディザー処理ユニットを用いる場合、異なる種類のＡＤ
Ｃ及びＤＡＣの様々な組合せを用いて、例えば速度やビ
ット数を変えて、被ディザリングＡＤＣ回路を構成する
ことが可能となる。このディザー処理ユニットは、ＡＤ
Ｃ30やＤＡＣ16の絶縁、整定時間その他の制約に起因す
る、フィードスルー、整定その他の一層高次の誤差を修
正することにより、それらの構成要素に固有の欠点の多
くを克服可能なものである。
利点の一つは、アナログ修正パス及びフィードバックパ
スに付随する複数のＤＡＣが削除されることである。総
デジタル化のもう一つの利点は、デジタル誤差修正回路
（図９の右半分）を単一のモノリシック集積回路あるい
はディザー処理ユニットに組み込むことができることで
ある。かかるディザー処理ユニット200は図10に示すよ
うに被ディザリングＡＤＣ回路202に接続されている。
ディザー処理ユニット200は、ディザー信号生成用回路
とディザー誤差修正用回路との両方を含むものである。
ディザー処理ユニットを用いる場合、異なる種類のＡＤ
Ｃ及びＤＡＣの様々な組合せを用いて、例えば速度やビ
ット数を変えて、被ディザリングＡＤＣ回路を構成する
ことが可能となる。このディザー処理ユニットは、ＡＤ
Ｃ30やＤＡＣ16の絶縁、整定時間その他の制約に起因す
る、フィードスルー、整定その他の一層高次の誤差を修
正することにより、それらの構成要素に固有の欠点の多
くを克服可能なものである。
【００３９】以上、七つの実施例を参照して本発明の原
理を説明及び図示してきたが、本発明の構成やその細部
に、かかる原理から逸脱することなく変更を加え得るこ
とが理解されよう。例えば、本発明は、上記で説明の
“閉”ループ負フィードバックシステムの代わりに、デ
ジタル出力信号からのディザー信号を減算した後にその
デジタル出力信号から誤差修正信号を減算する“開”ル
ープ誤差修正システムとして実施することができる。本
発明の原理を実施することのできる多数の可能な実施例
を鑑み、ここに説明した実施例は例示に過ぎず、本発明
の範囲を限定するものではないことが理解されるべきで
ある。即ち、特許請求の範囲における記載及びその思想
に包含されるかかる実施例の全てとそれと等価なものと
を本発明として請求する。
理を説明及び図示してきたが、本発明の構成やその細部
に、かかる原理から逸脱することなく変更を加え得るこ
とが理解されよう。例えば、本発明は、上記で説明の
“閉”ループ負フィードバックシステムの代わりに、デ
ジタル出力信号からのディザー信号を減算した後にその
デジタル出力信号から誤差修正信号を減算する“開”ル
ープ誤差修正システムとして実施することができる。本
発明の原理を実施することのできる多数の可能な実施例
を鑑み、ここに説明した実施例は例示に過ぎず、本発明
の範囲を限定するものではないことが理解されるべきで
ある。即ち、特許請求の範囲における記載及びその思想
に包含されるかかる実施例の全てとそれと等価なものと
を本発明として請求する。
【００４０】
【発明の効果】本発明は上述のように構成したので、整
定誤差やフィードスルー誤差といった二次的誤差機構や
一層高次の誤差機構の修正が可能となる。
定誤差やフィードスルー誤差といった二次的誤差機構や
一層高次の誤差機構の修正が可能となる。
【図１】従来の利得誤差修正用の能動利得制御ループを
備えた被ディザリングＡＤＣ回路を示すブロック図であ
る。
備えた被ディザリングＡＤＣ回路を示すブロック図であ
る。
【図２】従来の被ディザリングＡＤＣ回路におけるディ
ザー信号パスを示すブロック図である。
ザー信号パスを示すブロック図である。
【図３】本発明による整定誤差修正用回路を備えた被デ
ィザリングＡＤＣ回路におけるディザー信号パスを示す
ブロック図である。
ィザリングＡＤＣ回路におけるディザー信号パスを示す
ブロック図である。
【図４】本発明による整定誤差修正用の簡素化回路を備
えた被ディザリングＡＤＣ回路におけるディザー信号パ
スを示すブロック図である。
えた被ディザリングＡＤＣ回路におけるディザー信号パ
スを示すブロック図である。
【図５】本発明によるデジタルフィードスルー誤差修正
用回路を備えた被ディザリングＡＤＣ回路におけるディ
ザー信号パスを示すブロック図である。
用回路を備えた被ディザリングＡＤＣ回路におけるディ
ザー信号パスを示すブロック図である。
【図６】本発明による一層高次の誤差の修正回路を備え
た被ディザリングＡＤＣ回路におけるディザー信号パス
を示すブロック図である。
た被ディザリングＡＤＣ回路におけるディザー信号パス
を示すブロック図である。
【図７】本発明による適応型の整定誤差修正用回路を備
えた被ディザリングＡＤＣ回路を示すブロック図であ
る。
えた被ディザリングＡＤＣ回路を示すブロック図であ
る。
【図８】本発明による一層高次の適応型の整定誤差及び
フィードスルー誤差の修正用回路を備えた被ディザリン
グＡＤＣ回路を示すブロック図である。
フィードスルー誤差の修正用回路を備えた被ディザリン
グＡＤＣ回路を示すブロック図である。
【図９】本発明による一般化された適応型被ディザリン
グＡＤＣ回路の全てをデジタル化した実施例を示すブロ
ック図である。
グＡＤＣ回路の全てをデジタル化した実施例を示すブロ
ック図である。
【図１０】デジタル構成要素を単一の集積回路又はディ
ザー処理装置で実施した図９の回路を示すブロック図で
ある。
ザー処理装置で実施した図９の回路を示すブロック図で
ある。
11 ディザーパス 12 ＰＲＮ生成器 14 一連のディザー値 16 ディザーＤＡＣ 18 ディザー信号 20 利得制御増幅器 26 加算ノード 24 アナログ入力信号 28 合併信号 30 ＡＤＣ 32 デジタル合併信号 44 遅延ラッチ 46 整定ＤＡＣ 48 差動増幅器
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎ ｉａ Ｕ．Ｓ．Ａ. (72)発明者 ドナルド・アール・ヒラー アメリカ合衆国ワシントン州98258レイ ク・スティーヴンス，シックスティー ス・ストリート・ノースイースト・ 11725 (56)参考文献 特開 平３−181227（ＪＰ，Ａ) 特開 昭60−185430（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (13)
- 【請求項１】構成要素の制約による誤差の修正を有する
被ディザリング・アナログ／デジタル変換回路であっ
て、この回路が、 一連のディザー値をデジタル的に生成するＰＲＮ生成器
と、 そのＰＲＮ生成器に接続され、前記ディザー値をアナロ
グ形式に順次変換してアナログディザー信号を生成する
ディザーＤＡＣと、 アナログ入力信号を受信する入力と、 前記ＰＲＮ生成器に接続され、各々が修正信号を生成す
る少なくとも１つの生成手段と、 前記アナログ入力信号と前記アナログディザー信号とを
組み合わせて合併信号を生成し、及びディザー信号パス
から各修正信号を減算する加算手段と、 前記合併信号をデジタル形式に変換するアナログ／デジ
タル変換器と、 そのアナログ／デジタル変換器の出力に接続され、前記
合併信号から前記一連のディザー値を減算してデジタル
出力信号を生成するデジタルディザー減算器とから成る
ことを特徴とする、被ディザリング・アナログ／デジタ
ル変換回路。 - 【請求項２】前記生成手段の各々が、 ディザー値をアナログ形式に順次変換して前記修正信号
を生成する修正ＤＡＣであって、前記ディザーＤＡＣが
現在のディザー値を変換するのと同時に、一連のディザ
ー値において前記現在のディザー値から所定数のディザ
ー値だけオフセットした第１のディザー値を変換する、
修正ＤＡＣと、 前記修正ＤＡＣと関連し、一連のディザー値から前記第
１のディザー値を分離させる、遅延ラッチと、 前記修正ＤＡＣの出力に接続され、前記修正信号に利得
定数を乗算する、スケーリングブロックとを備えてい
る、請求項１に記載の被ディザリング・アナログ／デジ
タル変換回路。 - 【請求項３】前記加算手段が、前記アナログ入力信号に
前記アナログディザー信号を加算して合併信号を生成
し、及び該合併信号から各修正信号を減算する、アナロ
グ加算ノードを含む、請求項２に記載の被ディザリング
・アナログ／デジタル変換回路。 - 【請求項４】ディザー信号パスから各修正信号を減算す
る前記加算手段が、前記デジタルディザー減算器の後で
前記ディザー信号パスに接続された少なくとも１つのデ
ジタル減算器を含む、請求項２に記載の被ディザリング
・アナログ／デジタル変換回路。 - 【請求項５】前記生成手段の各々が、 前記デジタルディザー減算器に接続され、デジタル出力
信号と修正ＤＡＣにより変換されたディザー値との間の
相関関係を検出する、相関器と、 該相関器に接続され、該相関器により検出された相関量
と等しい累算値を生成する、累算器と、 前記累算値を利得制御信号に変換し、及び前記利得定数
を調整するために前記スケーリングブロックへ前記利得
制御信号をフィードバックするよう該スケーリングブロ
ックに接続されている、利得制御ＤＡＣとを備えてい
る、請求項２に記載の被ディザリング・アナログ／デジ
タル変換回路。 - 【請求項６】前記少なくとも１つの生成手段のうちの１
つの前記修正ＤＡＣが、前記ディザーＤＡＣが現在のデ
ィザー値を変換するのと同時に、前記一連のディザー値
における前記現在のディザー値に先行する第１のディザ
ー値を変換する、整定ＤＡＣである、構成要素の速度上
の制限に起因する整定誤差を修正するための請求項２に
記載の被ディザリング・アナログ／デジタル変換回路。 - 【請求項７】前記生成手段のうちの１つの前記スケーリ
ングブロックが、前記修正信号から前記現在のディザー
値に比例する信号を減算する差動回路を含む、請求項６
に記載の被ディザリング・アナログ／デジタル変換回
路。 - 【請求項８】前記少なくとも１つの生成手段のうちの１
つが、前記ディザーＤＡＣが現在のディザー値を変換す
るのと同時に、前記一連のディザー値における前記現在
のディザー値に先行する第１のディザー値と該現在のデ
ィザー値との差に比例する値をアナログ形式に変換す
る、整定ＤＡＣを含む、構成要素の速度上の制限に起因
する整定誤差を修正するための請求項１に記載の被ディ
ザリング・アナログ／デジタル変換回路。 - 【請求項９】前記少なくとも１つの生成手段のうちの１
つの前記修正ＤＡＣが、前記ディザーＤＡＣが現在のデ
ィザー値を変換するのと同時に、前記一連のディザー値
における前記現在のディザー値に続く第１のディザー値
を変換する、フィードスルーＤＡＣである、構成要素の
不適切な入出力絶縁に起因するフィードスルー誤差を修
正するための請求項２に記載の被ディザリング・アナロ
グ／デジタル変換回路。 - 【請求項１０】前記生成手段の各々が、 前記デジタルディザー減算器に接続され、デジタル出力
信号と前記ディザー値との間の相関関係を検出する相関
器であって、前記ディザーＤＡＣが現在のディザー値を
変換するのと同時に、前記デジタル出力信号と前記一連
のディザー値における前記現在のディザー値から所定数
のディザー値だけオフセットした第１のディザー値との
間の相関関係を検出する、相関器と、 該相関器に接続され、該相関器により検出された相関量
を累算する、累算器と、 該累算器に接続され、前記相関量に比例するスケーリン
グ値を前記第１のディザー値に乗算して前記修正信号を
生成する、乗算器とを備えている、請求項１に記載の被
ディザリング・アナログ／デジタル変換回路。 - 【請求項１１】前記加算手段が、前記アナログ／デジタ
ル変換器の出力とデジタルディザー減算器との間に接続
されて前記合併信号から前記各修正信号を減算する少な
くとも１つのデジタル減算器を含む、請求項１０に記載
の被ディザリング・アナログ／デジタル変換回路。 - 【請求項１２】前記加算手段が、前記デジタルディザー
減算器の後で前記ディザー信号パスに接続されて前記デ
ジタル出力信号から前記各修正信号を減算する少なくと
も１つのデジタル減算器であって前記少なくとも１つの
生成手段と一対一に対応する少なくとも１つのデジタル
減算器を含む、請求項１０に記載の被ディザリング・ア
ナログ／デジタル変換回路。 - 【請求項１３】前記ＰＲＮ生成器、前記少なくとも１つ
の生成手段、前記ディザー信号パスから各修正信号を減
算する前記加算手段、及び前記デジタルディザー減算器
が、単一の集積回路でデジタル的に実施されている、請
求項１０に記載の被ディザリング・アナログ／デジタル
変換回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/872,744 US5189418A (en) | 1992-04-16 | 1992-04-16 | Dither error correction |
| US872744 | 1992-04-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629841A JPH0629841A (ja) | 1994-02-04 |
| JP3135409B2 true JP3135409B2 (ja) | 2001-02-13 |
Family
ID=25360222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05086014A Expired - Fee Related JP3135409B2 (ja) | 1992-04-16 | 1993-04-13 | 被ディザリング・アナログ／デジタル変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5189418A (ja) |
| JP (1) | JP3135409B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102355034B1 (ko) * | 2017-06-09 | 2022-01-24 | 주식회사 하이딥 | 스타일러스 펜 |
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| US5530443A (en) * | 1994-04-25 | 1996-06-25 | The United States Of America As Represented By The Secretary Of The Navy | Digital circuit for the introduction of dither into an analog signal |
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1993
- 1993-04-13 JP JP05086014A patent/JP3135409B2/ja not_active Expired - Fee Related
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