JPH0124979Y2 - - Google Patents
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- JPH0124979Y2 JPH0124979Y2 JP3031083U JP3031083U JPH0124979Y2 JP H0124979 Y2 JPH0124979 Y2 JP H0124979Y2 JP 3031083 U JP3031083 U JP 3031083U JP 3031083 U JP3031083 U JP 3031083U JP H0124979 Y2 JPH0124979 Y2 JP H0124979Y2
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- JP
- Japan
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- operational amplifier
- input
- power supply
- voltage dividing
- output
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- 230000001419 dependent effect Effects 0.000 claims description 13
- 230000008054 signal transmission Effects 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 description 11
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000005513 bias potential Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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- Networks Using Active Elements (AREA)
Description
【考案の詳細な説明】
技術分野
本考案は周波数依存負性抵抗即ちFDNR（Fre
quency Dependent Negative Resistance）回路
を使用したアクテイブフイルタに関し、更に詳細
には、単電源で動作するフイルタに関する。
quency Dependent Negative Resistance）回路
を使用したアクテイブフイルタに関し、更に詳細
には、単電源で動作するフイルタに関する。
従来技術
特定周波数帯のノイズを効率良く遮断するため
に、GIC（Generalized Impedance Converter）
回路の一つであるFDNR回路を含む従来のロー
パスフイルタは、第１図に示す如く構成されてい
る。即ち、信号入力ライン１に結合された利得補
償用入力側演算増幅器２と、出力ライン３に結合
された利得補償用出力側演算増幅器４と、入力側
演算増幅器２の出力端子と出力側演算増幅器４の
入力端子との間に順次に直列接続されたフイルタ
構成用の第１、第２及び第３の抵抗R1，R2，R3
と、第１の抵抗R1に並列接続されたコンデンサ
C1と、第２の抵抗R2の出力側伝送ラインと接地
ライン（グランド）との間に接続された周波数依
存負性抵抗回路５と、出力側演算増幅器４の入力
端子即ち出力ライン３と接地ラインとの間に接続
された並列抵抗RT及び並列コンデンサC2とから
成る。尚、周波数依存負性抵抗回路５は、信号伝
送ラインと接地ラインとの間に順次に接続された
抵抗r1とコンデンサCAと抵抗r2と抵抗r3と抵抗r4
とコンデンサCBとから成る直列回路と、一方の
入力端子（非反転入力端子）が抵抗r1とコンデン
サCAとの間に接続され他方入力端子（反転入力
端子）が抵抗r2と抵抗r3との間に接続され出力端
子が抵抗r3と抵抗r4との間な接続された第１の演
算増幅器A1と、一方の入力端子（非反転入力端
子）が抵抗r4とコンデンサCBとの間に接続され他
方の入力端子（反転入力端子）が抵抗r2と抵抗r3
との間に接続され出力端子がコンデンサCAと抵
抗r2との間に接続された第２の演算増幅器A2か
らなる。
に、GIC（Generalized Impedance Converter）
回路の一つであるFDNR回路を含む従来のロー
パスフイルタは、第１図に示す如く構成されてい
る。即ち、信号入力ライン１に結合された利得補
償用入力側演算増幅器２と、出力ライン３に結合
された利得補償用出力側演算増幅器４と、入力側
演算増幅器２の出力端子と出力側演算増幅器４の
入力端子との間に順次に直列接続されたフイルタ
構成用の第１、第２及び第３の抵抗R1，R2，R3
と、第１の抵抗R1に並列接続されたコンデンサ
C1と、第２の抵抗R2の出力側伝送ラインと接地
ライン（グランド）との間に接続された周波数依
存負性抵抗回路５と、出力側演算増幅器４の入力
端子即ち出力ライン３と接地ラインとの間に接続
された並列抵抗RT及び並列コンデンサC2とから
成る。尚、周波数依存負性抵抗回路５は、信号伝
送ラインと接地ラインとの間に順次に接続された
抵抗r1とコンデンサCAと抵抗r2と抵抗r3と抵抗r4
とコンデンサCBとから成る直列回路と、一方の
入力端子（非反転入力端子）が抵抗r1とコンデン
サCAとの間に接続され他方入力端子（反転入力
端子）が抵抗r2と抵抗r3との間に接続され出力端
子が抵抗r3と抵抗r4との間な接続された第１の演
算増幅器A1と、一方の入力端子（非反転入力端
子）が抵抗r4とコンデンサCBとの間に接続され他
方の入力端子（反転入力端子）が抵抗r2と抵抗r3
との間に接続され出力端子がコンデンサCAと抵
抗r2との間に接続された第２の演算増幅器A2か
らなる。
各部の値を例示すると、R1＝200kΩ，R2＝
2302Ω，R3＝2302Ω，RT＝204.6kΩ，C1＝C2＝
2200pF，r1＝419Ω，r2＝4000Ω，r3＝4000Ω，r4
＝3434Ω、CA＝CB＝2200pF、演算増幅器２，４，
A1，A2の正の電源電圧＋Ｖ＝＋12V、その負の
電源電圧−Ｖ＝−12Vである。
2302Ω，R3＝2302Ω，RT＝204.6kΩ，C1＝C2＝
2200pF，r1＝419Ω，r2＝4000Ω，r3＝4000Ω，r4
＝3434Ω、CA＝CB＝2200pF、演算増幅器２，４，
A1，A2の正の電源電圧＋Ｖ＝＋12V、その負の
電源電圧−Ｖ＝−12Vである。
上述の如く構成されたローパスフイルタは、接
地電位を基準にして正及び負の入力に対応するこ
とが出来るが、＋Ｖと−Ｖとの２つの電源が必要
になり、電源回路が複雑、大型、及び高価にな
る。この種の問題を解決するために、正の電源電
圧を抵抗分割したバイアス電位を伝送ラインに与
え、演算増幅器を単電源（片電源）で駆動するこ
とが考えられる。
地電位を基準にして正及び負の入力に対応するこ
とが出来るが、＋Ｖと−Ｖとの２つの電源が必要
になり、電源回路が複雑、大型、及び高価にな
る。この種の問題を解決するために、正の電源電
圧を抵抗分割したバイアス電位を伝送ラインに与
え、演算増幅器を単電源（片電源）で駆動するこ
とが考えられる。
考案の目的
そこで、本考案の目的は簡略化された回路構成
とすることが出来る単電源のアクテイブフイルタ
を提供することにある。
とすることが出来る単電源のアクテイブフイルタ
を提供することにある。
考案の構成
上記目的を達成するための本考案は、理解を容
易にするために実施例を示す図面の符号を参照し
て説明すると、信号入力ライン１に結合された入
力側演算増幅器２と、信号出力ライン３に結合さ
れた出力側演算増幅器４と、前記入力側演算増幅
器２の出力端子と前記出力側演算増幅器４の入力
端子との間に直列に接続されたフイルタを構成す
るための複数の直列抵抗R1，R2，R3，R4と、前
記入力側演算増幅器２の出力端子から前記出力側
演算増幅器４の入力端子に至る信号伝送ラインと
接地ラインとの間に接続された演算増幅器A1，
A2を含む周波数依存負性抵抗回露５，５ａと、
正電源６と前記入力側演算増幅器２の入力端子と
の間に接続された第１の電圧分割用抵抗RAと、
前記入力側演算増幅器２の入力端子と接地ライン
との間に接続された第２の電圧分割用抵抗RBと、
前記出力側演算増幅器４の入力端子と前記正電源
６との間に接続された第３の電圧分割用抵抗RC
と、前記出力側演算増幅器４の入力端子と接地ラ
インとの間に接続された第４の電圧分割用抵抗
RDと、前記入力側演算増幅器２、前記出力側演
算増幅器４、及び前記周波数依存負性抵抗回路
５，５ａの演算増幅器A1，A2の一方の電源端子
を前記正電源６に夫々接続し、他方の電源端子を
接地ラインに夫々接続する電源ライン１０，１１
と、を具備し、且つ前記第３及び第４の電圧分割
用抵抗RC，RDの値が前記第１及び第２の電圧分
割用抵抗RA，RBで決定される電圧分割比と同じ
電圧分割比が得られるように設定されていると共
に、前記第３の電圧分割用抵抗RCと前記第４の
電圧分割用抵抗RDとの並列接続抵抗値RC・RD／
RC＋RDが前記複数の直列抵抗の和の値R1＋R2＋
R3、又はR1＋R2＋R3＋R4とほぼ同じになるよう
に設定されていることを特徴とする周波数依存負
性抵抗型アクテイブフイルタに係わるものであ
る。
易にするために実施例を示す図面の符号を参照し
て説明すると、信号入力ライン１に結合された入
力側演算増幅器２と、信号出力ライン３に結合さ
れた出力側演算増幅器４と、前記入力側演算増幅
器２の出力端子と前記出力側演算増幅器４の入力
端子との間に直列に接続されたフイルタを構成す
るための複数の直列抵抗R1，R2，R3，R4と、前
記入力側演算増幅器２の出力端子から前記出力側
演算増幅器４の入力端子に至る信号伝送ラインと
接地ラインとの間に接続された演算増幅器A1，
A2を含む周波数依存負性抵抗回露５，５ａと、
正電源６と前記入力側演算増幅器２の入力端子と
の間に接続された第１の電圧分割用抵抗RAと、
前記入力側演算増幅器２の入力端子と接地ライン
との間に接続された第２の電圧分割用抵抗RBと、
前記出力側演算増幅器４の入力端子と前記正電源
６との間に接続された第３の電圧分割用抵抗RC
と、前記出力側演算増幅器４の入力端子と接地ラ
インとの間に接続された第４の電圧分割用抵抗
RDと、前記入力側演算増幅器２、前記出力側演
算増幅器４、及び前記周波数依存負性抵抗回路
５，５ａの演算増幅器A1，A2の一方の電源端子
を前記正電源６に夫々接続し、他方の電源端子を
接地ラインに夫々接続する電源ライン１０，１１
と、を具備し、且つ前記第３及び第４の電圧分割
用抵抗RC，RDの値が前記第１及び第２の電圧分
割用抵抗RA，RBで決定される電圧分割比と同じ
電圧分割比が得られるように設定されていると共
に、前記第３の電圧分割用抵抗RCと前記第４の
電圧分割用抵抗RDとの並列接続抵抗値RC・RD／
RC＋RDが前記複数の直列抵抗の和の値R1＋R2＋
R3、又はR1＋R2＋R3＋R4とほぼ同じになるよう
に設定されていることを特徴とする周波数依存負
性抵抗型アクテイブフイルタに係わるものであ
る。
考案の効果
上記考案によれば、第３及び第４の電圧分割用
抵抗RC，RDを、これ等の並列接続抵抗値が入力
側演算増幅器と出力側演算増幅器との間の直列抵
抗の和の値とほぼ同じになるように設定したの
で、電圧分割用とフイルタの定数用との両方に使
用することが可能になり、回路構成を簡略化する
ことが出来る。また、単一電源であるので、負の
電源回路が不要となり、小型化、低コスト化が出
来、例えば携帯用無線機器、ビデオカメラ等の小
型軽量電子回路に於けるノイズ遮断に好適なフイ
ルタを提供することが出来る。
抵抗RC，RDを、これ等の並列接続抵抗値が入力
側演算増幅器と出力側演算増幅器との間の直列抵
抗の和の値とほぼ同じになるように設定したの
で、電圧分割用とフイルタの定数用との両方に使
用することが可能になり、回路構成を簡略化する
ことが出来る。また、単一電源であるので、負の
電源回路が不要となり、小型化、低コスト化が出
来、例えば携帯用無線機器、ビデオカメラ等の小
型軽量電子回路に於けるノイズ遮断に好適なフイ
ルタを提供することが出来る。
実施例
次に、第２図を参照して本考案の実施例に係わ
るFDNR型ローパスフイルタについて述べる。
但し、第１図と共通する部分には同一の符号を付
してその説明を省略する。第２図のフイルタ回路
には正電源６のみが設けられ、負電源は設けられ
ていない。そして、この正電源６に接続された正
電源端子７と入力側演算増幅器２の非反転入力端
子との間に第１の電圧分割用抵抗RAが接続され、
且つ非反転入力端子と接地ライン（グランド）と
の間に第２の電圧分割用抵抗RBが接続されてい
る。また、出力側演算増幅器４の非反転入力端子
と正の電源端子７との間に第３の電圧分割用抵抗
RCが接続され且つ非反転入力端子と接地ライン
（グランド）との間に第４の電圧分割用抵抗RDが
接続されている。第１及び第２の電圧分割用抵抗
RA及びRBはRA＝RB＝100kΩに設定され、正の直
流電源６の電圧は24Vに設定されているので、入
力側演算増幅器２の入力ライン１には＋12Vのバ
イアスが印加され、この＋12Vを中心にした動作
となる。
るFDNR型ローパスフイルタについて述べる。
但し、第１図と共通する部分には同一の符号を付
してその説明を省略する。第２図のフイルタ回路
には正電源６のみが設けられ、負電源は設けられ
ていない。そして、この正電源６に接続された正
電源端子７と入力側演算増幅器２の非反転入力端
子との間に第１の電圧分割用抵抗RAが接続され、
且つ非反転入力端子と接地ライン（グランド）と
の間に第２の電圧分割用抵抗RBが接続されてい
る。また、出力側演算増幅器４の非反転入力端子
と正の電源端子７との間に第３の電圧分割用抵抗
RCが接続され且つ非反転入力端子と接地ライン
（グランド）との間に第４の電圧分割用抵抗RDが
接続されている。第１及び第２の電圧分割用抵抗
RA及びRBはRA＝RB＝100kΩに設定され、正の直
流電源６の電圧は24Vに設定されているので、入
力側演算増幅器２の入力ライン１には＋12Vのバ
イアスが印加され、この＋12Vを中心にした動作
となる。
第３及び第４の電圧分割用抵抗RC及びRDは、
第１及び第２の電圧分割用抵抗RAとRBとによる
分割比と同じ分割比を得るためにRC＝RDに設定
されていると共に、フイルタの定数として働かせ
るために、これ等の並列接続抵抗値RC・RD／RC
＋RDが、入力側演算増幅器２の出力端子と出力
側演算増幅器４の入力端子との間に順次に直列接
続された抵抗R1，R2，R3の合成値（R1＋R2＋R3
＝200kΩ＋2302Ω＋2302Ω＝202.604kΩ）にほぼ
等しくなるように夫々409.2kΩに設定されてい
る。即ち、第２図のRC（409.2kΩ）とRD
（409.2kΩ）との並列接続抵抗値RC・RD／RC＋RD
が第１図の抵抗RTと等しくなるように設定され
ている。
第１及び第２の電圧分割用抵抗RAとRBとによる
分割比と同じ分割比を得るためにRC＝RDに設定
されていると共に、フイルタの定数として働かせ
るために、これ等の並列接続抵抗値RC・RD／RC
＋RDが、入力側演算増幅器２の出力端子と出力
側演算増幅器４の入力端子との間に順次に直列接
続された抵抗R1，R2，R3の合成値（R1＋R2＋R3
＝200kΩ＋2302Ω＋2302Ω＝202.604kΩ）にほぼ
等しくなるように夫々409.2kΩに設定されてい
る。即ち、第２図のRC（409.2kΩ）とRD
（409.2kΩ）との並列接続抵抗値RC・RD／RC＋RD
が第１図の抵抗RTと等しくなるように設定され
ている。
各演算増幅器２，４，A1，A2の正の電源端子
は夫々のライン１０によつて＋Ｖの電源６に夫々
接続され、負の電源端子は夫々のライン１１によ
つて接地ライン（グランド）に接続されている。
は夫々のライン１０によつて＋Ｖの電源６に夫々
接続され、負の電源端子は夫々のライン１１によ
つて接地ライン（グランド）に接続されている。
尚、入力側演算増幅器２の入力ライン１に結合
コンデンサ８が接続され、出力側演算増幅器４の
出力ラインに結合コンデンサ９が接続されてい
る。
コンデンサ８が接続され、出力側演算増幅器４の
出力ラインに結合コンデンサ９が接続されてい
る。
フイルタを第２図に示す如く構成すれば、電源
６の電圧（24V）の1/2の12Vを基準にして動作
し、単電源であつても、第１図の両電源方式と実
質的に同一の動作となる。また、第３及び第４の
電圧分割用抵抗RC及びRDの並列接続抵抗値をR1
＋R2＋R3にほぼ一致させているので、RCとRDが
分割用のみならずフイルタの定数としても働き、
回路構成が簡単になる。
６の電圧（24V）の1/2の12Vを基準にして動作
し、単電源であつても、第１図の両電源方式と実
質的に同一の動作となる。また、第３及び第４の
電圧分割用抵抗RC及びRDの並列接続抵抗値をR1
＋R2＋R3にほぼ一致させているので、RCとRDが
分割用のみならずフイルタの定数としても働き、
回路構成が簡単になる。
第３図は本考案の別の実施例のローパスフイル
タを示すものである。このフイルタは第２図の回
路にもう一段の周波数依存負性抵抗回路５ａを接
続し、更に直列抵抗R4を追加したものである。
このように構成する場合に於いても、RC・RD／
RC＋RDがR1＋R2＋R3＋R4にほぼ等しくなるよう
に設定する。
タを示すものである。このフイルタは第２図の回
路にもう一段の周波数依存負性抵抗回路５ａを接
続し、更に直列抵抗R4を追加したものである。
このように構成する場合に於いても、RC・RD／
RC＋RDがR1＋R2＋R3＋R4にほぼ等しくなるよう
に設定する。
変形例
本考案は上述の実施例に限定されるものでな
く、更に変形可能なものである。例えば、更に次
数を増やしたフイルタにも適用可能である。ま
た、実施例では入力側及び出力側演算増幅器２，
４の反転入力端子がその出力端子に直接に接続さ
れているが、その反転入力端子と出力端子との間
に抵抗を接続し、反転入力端子と接地ラインとの
間にも抵抗を接続して帰還回路を構成してもよ
い。また、周波数依存負性抵抗回路５の増幅器
A2の反転入力端子（−）と接地ラインとの間に
抵抗を接続してもよい。また、増幅器A1の出力
端子と増幅器A2の反転入力端子（−）との間に
コンデンサを接続してもよい。
く、更に変形可能なものである。例えば、更に次
数を増やしたフイルタにも適用可能である。ま
た、実施例では入力側及び出力側演算増幅器２，
４の反転入力端子がその出力端子に直接に接続さ
れているが、その反転入力端子と出力端子との間
に抵抗を接続し、反転入力端子と接地ラインとの
間にも抵抗を接続して帰還回路を構成してもよ
い。また、周波数依存負性抵抗回路５の増幅器
A2の反転入力端子（−）と接地ラインとの間に
抵抗を接続してもよい。また、増幅器A1の出力
端子と増幅器A2の反転入力端子（−）との間に
コンデンサを接続してもよい。
第１図は従来のフイルタを示す回路図、第２図
は本考案の実施例に係わるフイルタを示す回路
図、第３図は本考案の別の実施例のフイルタを示
す回路図である。 １……入力ライン、２……入力側演算増幅器、
３……出力ライン、４……出力側演算増幅器、５
……周波数依存負性抵抗回路、６……電源、７…
…電源端子、８，９……結合コンデンサ、１０，
１１……電源ライン、R1，R2，R3，R4……直列
抵抗、RA，RB，RC，RD……第１、第２、第３及
び第４の電圧分割用抵抗。
は本考案の実施例に係わるフイルタを示す回路
図、第３図は本考案の別の実施例のフイルタを示
す回路図である。 １……入力ライン、２……入力側演算増幅器、
３……出力ライン、４……出力側演算増幅器、５
……周波数依存負性抵抗回路、６……電源、７…
…電源端子、８，９……結合コンデンサ、１０，
１１……電源ライン、R1，R2，R3，R4……直列
抵抗、RA，RB，RC，RD……第１、第２、第３及
び第４の電圧分割用抵抗。
Claims (1)
- 【実用新案登録請求の範囲】 信号入力ライン１に結合された入力側演算増幅
器２と、 信号出力ライン３に結合された出力側演算増幅
器４と、 前記入力側演算増幅器２の出力端子と前記出力
側演算増幅器４の入力端子との間に直列に接続さ
れたフイルタを構成するための複数の直列抵抗
R1，R2，R3，R4と、 前記入力側演算増幅器２の出力端子から前記出
力側演算増幅器４の入力端子に至る信号伝送ライ
ンと接地ラインとの間に接続された演算増幅器
A1，A2を含む周波数依存負性抵抗回路５，５ａ
と、 正電源６と前記入力側演算増幅器２の入力端子
との間に接続された第１の電圧分割用抵抗RAと、 前記入力側演算増幅器２の入力端子と接地ライ
ンとの間に接続された第２の電圧分割用抵抗RB
と、 前記出力側演算増幅器４の入力端子と前記正電
源６との間に接続された第３の電圧分割用抵抗
RCと、 前記出力側演算増幅器４の入力端子と接地ライ
ンとの間に接続された第４の電圧分割用抵抗RD
と、 前記入力側演算増幅器２、前記出力側演算増幅
器４、及び前記周波数依存負性抵抗回路５，５ａ
の演算増幅器A1，A2の一方の電源端子を前記正
電源６に夫々接続し、他方の電源端子を接地ライ
ンに夫々接続する電源ライン１０，１１と、 を具備し、且つ前記第３及び第４の電圧分割用抵
抗RC，RDの値が前記第１及び第２の電圧分割用
抵抗RA，RBで決定される電圧分割比と同じ電圧
分割比が得られるように設定されていると共に、
前記第３の電圧分割用抵抗RCと前記第４の電圧
分割用抵抗RDとの並列接続抵抗値（RC・RD／RC
＋RD）が前記複数の直列抵抗の和の値（R1＋R2
＋R3、又はR1＋R2＋R3＋R4）とほぼ同じになる
ように設定されていることを特徴とする周波数依
存負性抵抗型アクテイブフイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3031083U JPS59137636U (ja) | 1983-03-02 | 1983-03-02 | アクテイブフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3031083U JPS59137636U (ja) | 1983-03-02 | 1983-03-02 | アクテイブフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59137636U JPS59137636U (ja) | 1984-09-13 |
| JPH0124979Y2 true JPH0124979Y2 (ja) | 1989-07-27 |
Family
ID=30161174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3031083U Granted JPS59137636U (ja) | 1983-03-02 | 1983-03-02 | アクテイブフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59137636U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6135429U (ja) * | 1984-07-31 | 1986-03-04 | 太陽誘電株式会社 | 周波数依在負性抵抗型アクテイブフイルタ |
-
1983
- 1983-03-02 JP JP3031083U patent/JPS59137636U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59137636U (ja) | 1984-09-13 |
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