JP2000101430A - ノイズ除去回路 - Google Patents
ノイズ除去回路Info
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- JP2000101430A JP2000101430A JP10272877A JP27287798A JP2000101430A JP 2000101430 A JP2000101430 A JP 2000101430A JP 10272877 A JP10272877 A JP 10272877A JP 27287798 A JP27287798 A JP 27287798A JP 2000101430 A JP2000101430 A JP 2000101430A
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- analog
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Abstract
(57)【要約】
【課題】 Ａ／Ｄ変換回路におけるノイズを除去す
ることにある。 【解決手段】 入力アナログ信号の一方を、周波数ｆｓ
のサンプリング信号により、所定の量子化数となるよう
にデジタル変換するためのアナログ・デジタル変換回路
１と、前記入力アナログ信号の他方の位相を反転するた
めのアナログ位相反転回路２と、この位相反転回路２の
出力信号を前記アナログ・デジタル変換回路１で行うと
同一タイミングで、同一周波数のサンプリング信号によ
り、同一量子化数となるようにデジタル変換するための
アナログ・デジタル変換回路３と、このアナログ・デジ
タル変換回路３の出力信号と前記アナログ・デジタル変
換回路１の出力信号とを減算するための減算回路５と、
この減算回路の出力信号の振幅を１／２にするための１
／２割り算回路（１／２ビットシフト回路）とより構成
する。
ることにある。 【解決手段】 入力アナログ信号の一方を、周波数ｆｓ
のサンプリング信号により、所定の量子化数となるよう
にデジタル変換するためのアナログ・デジタル変換回路
１と、前記入力アナログ信号の他方の位相を反転するた
めのアナログ位相反転回路２と、この位相反転回路２の
出力信号を前記アナログ・デジタル変換回路１で行うと
同一タイミングで、同一周波数のサンプリング信号によ
り、同一量子化数となるようにデジタル変換するための
アナログ・デジタル変換回路３と、このアナログ・デジ
タル変換回路３の出力信号と前記アナログ・デジタル変
換回路１の出力信号とを減算するための減算回路５と、
この減算回路の出力信号の振幅を１／２にするための１
／２割り算回路（１／２ビットシフト回路）とより構成
する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ信号をデ
ジタル信号に変換する過程に生じるノイズを除去する技
術に関する。
ジタル信号に変換する過程に生じるノイズを除去する技
術に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来に
おいて、アナログ信号をデジタル信号に変換する場合、
そのデジタル信号に変換する過程において、電源ノイズ
等が混入し、精度の良い変換ができないと言う問題があ
り、アースやシールド板を用いて対処したり、特定のノ
イズをノッチフィルタ等を用いて除去するようにしてい
た。しかし、近年のオーディオ信号や映像信号のより高
音質化及び高画質化に伴い、アナログ信号のデジタル変
換時のサンプリング周波数も高周波数化し、よりデジタ
ル信号の高品質化が要望されており、前述したような対
処法では今一要望に応えられないと言う問題があった。
おいて、アナログ信号をデジタル信号に変換する場合、
そのデジタル信号に変換する過程において、電源ノイズ
等が混入し、精度の良い変換ができないと言う問題があ
り、アースやシールド板を用いて対処したり、特定のノ
イズをノッチフィルタ等を用いて除去するようにしてい
た。しかし、近年のオーディオ信号や映像信号のより高
音質化及び高画質化に伴い、アナログ信号のデジタル変
換時のサンプリング周波数も高周波数化し、よりデジタ
ル信号の高品質化が要望されており、前述したような対
処法では今一要望に応えられないと言う問題があった。
【０００３】そこで、本願発明は、上記の要望に応える
べき、より高品質のデジタル信号を生成できるノイズ除
去回路を提供するものである。
べき、より高品質のデジタル信号を生成できるノイズ除
去回路を提供するものである。
【０００４】
【課題を解決するための手段】本願発明は、上記課題を
解決するために以下の１）及び２）の手段より成るもの
である。すなわち、
解決するために以下の１）及び２）の手段より成るもの
である。すなわち、
【０００５】１）入力アナログ信号の一方を、所定のタ
イミングで、所定周波数のサンプリング信号により、所
定の量子化数となるようにデジタル変換するための第１
のアナログ・デジタル変換回路と、前記入力アナログ信
号の他方の位相を反転するためのアナログ位相反転回路
と、このアナログ位相反転回路の出力信号を前記第１の
アナログ・デジタル変換回路で行うと同一タイミング
で、同一周波数のサンプリング信号により、同一量子化
数となるようにデジタル変換するための第２のアナログ
・デジタル変換回路と、この第２のアナログ・デジタル
変換回路の出力信号と前記第１のアナログ・デジタル変
換回路の出力信号とを減算するための減算回路とより成
ることを特徴とするノイズ除去回路。
イミングで、所定周波数のサンプリング信号により、所
定の量子化数となるようにデジタル変換するための第１
のアナログ・デジタル変換回路と、前記入力アナログ信
号の他方の位相を反転するためのアナログ位相反転回路
と、このアナログ位相反転回路の出力信号を前記第１の
アナログ・デジタル変換回路で行うと同一タイミング
で、同一周波数のサンプリング信号により、同一量子化
数となるようにデジタル変換するための第２のアナログ
・デジタル変換回路と、この第２のアナログ・デジタル
変換回路の出力信号と前記第１のアナログ・デジタル変
換回路の出力信号とを減算するための減算回路とより成
ることを特徴とするノイズ除去回路。
【０００６】２）入力アナログ信号の一方を、所定のタ
イミングで、所定周波数のサンプリング信号により、所
定の量子化数となるようにデジタル変換するための第１
のアナログ・デジタル変換回路と、前記入力アナログ信
号の他方の位相を反転するためのアナログ位相反転回路
と、このアナログ位相反転回路の出力信号を前記第１の
アナログ・デジタル変換回路で行うと同一タイミング
で、同一周波数のサンプリング信号により、同一量子化
数となるようにデジタル変換するための第２のアナログ
・デジタル変換回路と、この第２のアナログ・デジタル
変換回路の出力信号の位相を反転するためのデジタル位
相反転回路と、このデジタル位相反転回路の出力信号と
前記第１のアナログ・デジタル変換回路の出力信号とを
加算するための加算回路とより成ることを特徴とするノ
イズ除去回路。
イミングで、所定周波数のサンプリング信号により、所
定の量子化数となるようにデジタル変換するための第１
のアナログ・デジタル変換回路と、前記入力アナログ信
号の他方の位相を反転するためのアナログ位相反転回路
と、このアナログ位相反転回路の出力信号を前記第１の
アナログ・デジタル変換回路で行うと同一タイミング
で、同一周波数のサンプリング信号により、同一量子化
数となるようにデジタル変換するための第２のアナログ
・デジタル変換回路と、この第２のアナログ・デジタル
変換回路の出力信号の位相を反転するためのデジタル位
相反転回路と、このデジタル位相反転回路の出力信号と
前記第１のアナログ・デジタル変換回路の出力信号とを
加算するための加算回路とより成ることを特徴とするノ
イズ除去回路。
【０００７】
【発明の実施の形態】本発明のノイズ除去回路の実施の
形態につき、好ましい実施例により説明する。図１は、
その第１実施例に係るノイズ除去回路の概略ブロック図
である。同図において、このノイズ除去回路は、入力ア
ナログ信号の一方を、所定のタイミングで、例えば周波
数ｆｓのサンプリング信号により、所定の量子化数とな
るようにデジタル変換するためのアナログ・デジタル変
換回路１と、前記入力アナログ信号の他方の位相を反転
するためのアナログ位相反転回路２と、このアナログ位
相反転回路２の出力信号を前記アナログ・デジタル変換
回路１で行うと同一タイミングで、同一周波数のサンプ
リング信号により、同一量子化数となるようにデジタル
変換するためのアナログ・デジタル変換回路３と、この
第２のアナログ・デジタル変換回路３の出力信号とアナ
ログ・デジタル変換回路１の出力信号とを減算するため
の減算回路５と、この減算回路の出力信号の振幅を１／
２にするための１／２割り算回路（１／２ビットシフト
回路）とより概略構成される。
形態につき、好ましい実施例により説明する。図１は、
その第１実施例に係るノイズ除去回路の概略ブロック図
である。同図において、このノイズ除去回路は、入力ア
ナログ信号の一方を、所定のタイミングで、例えば周波
数ｆｓのサンプリング信号により、所定の量子化数とな
るようにデジタル変換するためのアナログ・デジタル変
換回路１と、前記入力アナログ信号の他方の位相を反転
するためのアナログ位相反転回路２と、このアナログ位
相反転回路２の出力信号を前記アナログ・デジタル変換
回路１で行うと同一タイミングで、同一周波数のサンプ
リング信号により、同一量子化数となるようにデジタル
変換するためのアナログ・デジタル変換回路３と、この
第２のアナログ・デジタル変換回路３の出力信号とアナ
ログ・デジタル変換回路１の出力信号とを減算するため
の減算回路５と、この減算回路の出力信号の振幅を１／
２にするための１／２割り算回路（１／２ビットシフト
回路）とより概略構成される。
【０００８】次に、以上のように構成されたノイズ除去
回路の動作につき、図２の波形図を併せ参照して説明す
る。入力端子より、例えば、図２（ａ）に示すようなア
ナログ信号が入来すると、その一方は、アナログ・デジ
タル変換回路１に供給される。このアナログ・デジタル
変換回路１に図示しない周波数発生器から周波数ｆｓの
サンプリング信号が所定のタイミングで供給されてお
り、ここで所定の量子化数となるようにデジタル変換さ
れる。このデジタル変換過程では、図示しない電源等か
らの影響により、例えば、図２（ｂ）に示すようなノイ
ズが重畳された波形となってしまう。
回路の動作につき、図２の波形図を併せ参照して説明す
る。入力端子より、例えば、図２（ａ）に示すようなア
ナログ信号が入来すると、その一方は、アナログ・デジ
タル変換回路１に供給される。このアナログ・デジタル
変換回路１に図示しない周波数発生器から周波数ｆｓの
サンプリング信号が所定のタイミングで供給されてお
り、ここで所定の量子化数となるようにデジタル変換さ
れる。このデジタル変換過程では、図示しない電源等か
らの影響により、例えば、図２（ｂ）に示すようなノイ
ズが重畳された波形となってしまう。
【０００９】また、一方、入力端子から入来した図２
（ａ）に示すようなアナログ信号は、アナログ位相反転
器２により位相反転され、図２（ｃ）に示すような信号
とされる。
（ａ）に示すようなアナログ信号は、アナログ位相反転
器２により位相反転され、図２（ｃ）に示すような信号
とされる。
【００１０】次に、この位相反転された信号は、アナロ
グ・デジタル変換回路１と同一構成のアナログ・デジタ
ル変換回路３に供給され、前記と同様にして周波数ｆｓ
のサンプリング信号により同一量子化数のデジタル信号
に変換される。また、同様にこのデジタル変換過程にお
いて、図示しない電源等の影響を受けて前記のアナログ
・デジタル変換回路１で発生したと同様のノイズの影響
を受け、図３（ｄ）に示すような信号となる。
グ・デジタル変換回路１と同一構成のアナログ・デジタ
ル変換回路３に供給され、前記と同様にして周波数ｆｓ
のサンプリング信号により同一量子化数のデジタル信号
に変換される。また、同様にこのデジタル変換過程にお
いて、図示しない電源等の影響を受けて前記のアナログ
・デジタル変換回路１で発生したと同様のノイズの影響
を受け、図３（ｄ）に示すような信号となる。
【００１１】そして、このアナログ・デジタル変換回路
３の出力信号と前記アナログ・デジタル変換回路１の出
力信号とが次段の減算回路４に供給され、ここで互いの
信号が減算される。その結果、互いに相関性のあるノイ
ズ成分が除去され、信号成分が加算されて図２（ｅ）に
示すような２倍の振幅波形の信号が取り出され、この段
階でノイズが完全に除去されることになる。
３の出力信号と前記アナログ・デジタル変換回路１の出
力信号とが次段の減算回路４に供給され、ここで互いの
信号が減算される。その結果、互いに相関性のあるノイ
ズ成分が除去され、信号成分が加算されて図２（ｅ）に
示すような２倍の振幅波形の信号が取り出され、この段
階でノイズが完全に除去されることになる。
【００１２】更に、この信号は、次段の１／２割り算回
路５（１／２ビットシフト回路）に供給されて、入力時
と同一の振幅信号とされようになっているが、この回路
５はノイズ除去の点においては必須の構成ではなく、必
要に応じて設けられるものである。
路５（１／２ビットシフト回路）に供給されて、入力時
と同一の振幅信号とされようになっているが、この回路
５はノイズ除去の点においては必須の構成ではなく、必
要に応じて設けられるものである。
【００１３】次に、第２実施例に係るノイズ除去回路に
つき説明する。図３は、そのノイズ除去回路の概略構成
を示すブロック図で、前述の第１実施例の構成要素と同
一構成要素については、同一符号を付して説明を省略す
る。この構成の回路によれば、アナログ・デジタル変換
回路１及びアナログ・デジタル変換回路２の後段部にそ
れぞれ１／２割り算回路５―１，５−２を設け、一方の
１／２割り算回路５−２の出力信号をデジタル位相反転
回路１０で位相反転すると共に、この出力信号と前記ア
ナログ・デジタル変換回路１の出力信号とを加算器１１
で加算する構成としているものである。このような構成
においても確実にノイズ除去が可能となるものである。
この実施例の構成によれば、それぞれ１／２割り算回路
５―１，５−２を設けているため、デジタル変換精度が
向上すると共に、第１実施例に比べ、かえって本実施例
の方がＩＣ化がし易い構成である。なお、この実施例に
おいても、ノイズ除去においては、１／２割り算回路５
―１，５−２は必須の構成ではなく、必要に応じて設け
られるものである。また、１／２割り算回路５−２は、
デジタル位相反転回路１０の後段部に設けるようにして
も良い。
つき説明する。図３は、そのノイズ除去回路の概略構成
を示すブロック図で、前述の第１実施例の構成要素と同
一構成要素については、同一符号を付して説明を省略す
る。この構成の回路によれば、アナログ・デジタル変換
回路１及びアナログ・デジタル変換回路２の後段部にそ
れぞれ１／２割り算回路５―１，５−２を設け、一方の
１／２割り算回路５−２の出力信号をデジタル位相反転
回路１０で位相反転すると共に、この出力信号と前記ア
ナログ・デジタル変換回路１の出力信号とを加算器１１
で加算する構成としているものである。このような構成
においても確実にノイズ除去が可能となるものである。
この実施例の構成によれば、それぞれ１／２割り算回路
５―１，５−２を設けているため、デジタル変換精度が
向上すると共に、第１実施例に比べ、かえって本実施例
の方がＩＣ化がし易い構成である。なお、この実施例に
おいても、ノイズ除去においては、１／２割り算回路５
―１，５−２は必須の構成ではなく、必要に応じて設け
られるものである。また、１／２割り算回路５−２は、
デジタル位相反転回路１０の後段部に設けるようにして
も良い。
【００１４】以上のように、上述の各実施例によれば、
アナログ・デジタル変換器を２個用意し、その一方の回
路の前端側で予め入力信号を位相反転させておき、デジ
タル変換後の信号を減算するようにしているので、デジ
タル変換時に発生するノイズを完全に除去できるもので
ある。
アナログ・デジタル変換器を２個用意し、その一方の回
路の前端側で予め入力信号を位相反転させておき、デジ
タル変換後の信号を減算するようにしているので、デジ
タル変換時に発生するノイズを完全に除去できるもので
ある。
【００１５】
【発明の効果】本発明の回路によれば、アナログ・デジ
タル変換器を２個用意し、その一方の回路の前端側で予
め入力信号を位相反転させておき、デジタル変換後の信
号を減算するように構成しているので、デジタル変換時
に発生するノイズを完全に除去でき、より高品質のデジ
タル信号を必要とするアナログ・デジタル回路には好適
回路である。
タル変換器を２個用意し、その一方の回路の前端側で予
め入力信号を位相反転させておき、デジタル変換後の信
号を減算するように構成しているので、デジタル変換時
に発生するノイズを完全に除去でき、より高品質のデジ
タル信号を必要とするアナログ・デジタル回路には好適
回路である。
【図１】本発明の第１実施例に係るノイズ除去回路の概
略ブロック図である。
略ブロック図である。
【図２】回路内の波形を示す図である。
【図３】本発明の第２実施例に係るノイズ除去回路の概
略ブロック図である。
略ブロック図である。
１，３， アナログ・デジタル変換回路 ２ アナログ位相反転回路 ４ 減算回路 ５，５−１，５−２ １／２割り算回路 １０ デジタル位相反転回路 １１ 加算回路
Claims (2)
- 【請求項１】入力アナログ信号の一方を、所定のタイミ
ングで、所定周波数のサンプリング信号により、所定の
量子化数となるようにデジタル変換するための第１のア
ナログ・デジタル変換回路と、前記入力アナログ信号の
他方の位相を反転するためのアナログ位相反転回路と、
このアナログ位相反転回路の出力信号を前記第１のアナ
ログ・デジタル変換回路で行うと同一タイミングで、同
一周波数のサンプリング信号により、同一量子化数とな
るようにデジタル変換するための第２のアナログ・デジ
タル変換回路と、この第２のアナログ・デジタル変換回
路の出力信号と前記第１のアナログ・デジタル変換回路
の出力信号とを減算するための減算回路とより成ること
を特徴とするノイズ除去回路。 - 【請求項２】入力アナログ信号の一方を、所定のタイミ
ングで、所定周波数のサンプリング信号により、所定の
量子化数となるようにデジタル変換するための第１のア
ナログ・デジタル変換回路と、前記入力アナログ信号の
他方の位相を反転するためのアナログ位相反転回路と、
このアナログ位相反転回路の出力信号を前記第１のアナ
ログ・デジタル変換回路で行うと同一タイミングで、同
一周波数のサンプリング信号により、同一量子化数とな
るようにデジタル変換するための第２のアナログ・デジ
タル変換回路と、この第２のアナログ・デジタル変換回
路の出力信号の位相を反転するためのデジタル位相反転
回路と、このデジタル位相反転回路の出力信号と前記第
１のアナログ・デジタル変換回路の出力信号とを加算す
るための加算回路とより成ることを特徴とするノイズ除
去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10272877A JP2000101430A (ja) | 1998-09-28 | 1998-09-28 | ノイズ除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10272877A JP2000101430A (ja) | 1998-09-28 | 1998-09-28 | ノイズ除去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000101430A true JP2000101430A (ja) | 2000-04-07 |
Family
ID=17520017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10272877A Pending JP2000101430A (ja) | 1998-09-28 | 1998-09-28 | ノイズ除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000101430A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100749074B1 (ko) | 2005-05-25 | 2007-08-13 | (주)에이스딕시오 | Ａｄ 변환 장치 |
| JP2008182687A (ja) * | 2006-12-25 | 2008-08-07 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2010041164A (ja) * | 2008-08-01 | 2010-02-18 | Kenwood Corp | Ａｄ変換装置 |
-
1998
- 1998-09-28 JP JP10272877A patent/JP2000101430A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100749074B1 (ko) | 2005-05-25 | 2007-08-13 | (주)에이스딕시오 | Ａｄ 변환 장치 |
| JP2008182687A (ja) * | 2006-12-25 | 2008-08-07 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2010041164A (ja) * | 2008-08-01 | 2010-02-18 | Kenwood Corp | Ａｄ変換装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040930 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060926 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061017 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070227 |