JP2550839B2 - ディジタル−アナログ変換装置 - Google Patents
ディジタル−アナログ変換装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、オーディオ信号等のア
ナログ信号に対応するディジタル信号を、ディザ（dith
er）ディジタル信号の加算と減算を伴ってアナログ信号
に変換するためのディジタル−アナログ（Ｄ／Ａ）変換
装置に関するものである。
ナログ信号に対応するディジタル信号を、ディザ（dith
er）ディジタル信号の加算と減算を伴ってアナログ信号
に変換するためのディジタル−アナログ（Ｄ／Ａ）変換
装置に関するものである。
【０００２】
【従来の技術】オーディオ信号のＰＣＭ記録及び再生に
おいて、量子化雑音（量子化出力と入力標本値との差）
が問題になる。特に入力信号レベルが低く量子化ステッ
プ数が少ない場合には、量子化雑音は入力と強い相関を
有し、雑音というよりも入力信号の一種の歪み（高次高
調波）となる。また、たとえ入力信号レベルが高くと
も、極ゆっくり変化する信号に対しては、量子化ステッ
プが変化する毎に不快な雑音が発生する。上述の如き問
題を解決するために、Ａ／Ｄ変換時に、ディザと呼ばれ
る白色性雑音をアナログ入力信号に加えてディジタル信
号に変換すること、又はディザをアナログ入力信号に加
算し、デイジタル信号に変換した後に、ここからディザ
に対応するディザディジタル信号を減算すること、又、
Ｄ／Ａ変換時において、ディジタル信号にディザディジ
タル信号を加算してＤ／Ａ変換するすること、又はこの
Ｄ／Ａ変換後にディザディジタル信号に対応するディザ
アナログ信号をＤ／Ａ変換出力から減算することは既に
知られている。
おいて、量子化雑音（量子化出力と入力標本値との差）
が問題になる。特に入力信号レベルが低く量子化ステッ
プ数が少ない場合には、量子化雑音は入力と強い相関を
有し、雑音というよりも入力信号の一種の歪み（高次高
調波）となる。また、たとえ入力信号レベルが高くと
も、極ゆっくり変化する信号に対しては、量子化ステッ
プが変化する毎に不快な雑音が発生する。上述の如き問
題を解決するために、Ａ／Ｄ変換時に、ディザと呼ばれ
る白色性雑音をアナログ入力信号に加えてディジタル信
号に変換すること、又はディザをアナログ入力信号に加
算し、デイジタル信号に変換した後に、ここからディザ
に対応するディザディジタル信号を減算すること、又、
Ｄ／Ａ変換時において、ディジタル信号にディザディジ
タル信号を加算してＤ／Ａ変換するすること、又はこの
Ｄ／Ａ変換後にディザディジタル信号に対応するディザ
アナログ信号をＤ／Ａ変換出力から減算することは既に
知られている。
【０００３】
【発明が解決しようとする課題】ところで、Ｄ／Ａ変換
器を低コスト化するためには、このＤ／Ａ変換器の入力
ビット数を情報ディジタル信号のワードのビット数（一
般に１６ビット）と同一又は近い数にすることが望まし
い。しかし、この様に設計すると、情報ディジタル信号
にディザディジタル信号を加算した値が加算器及びＤ／
Ａ変換器のビット数を越えないように、ディザの分だけ
情報ディジタル信号の値を抑えなければならなかった。
このため、必然的にダイナミックレンジが狭くなった。
勿論、加算器及びＤ／Ａ変換器のビット数を多くすれ
ば、ダイナミックレンジを大きくすることができるが、
必然的に装置がコスト高になる。
器を低コスト化するためには、このＤ／Ａ変換器の入力
ビット数を情報ディジタル信号のワードのビット数（一
般に１６ビット）と同一又は近い数にすることが望まし
い。しかし、この様に設計すると、情報ディジタル信号
にディザディジタル信号を加算した値が加算器及びＤ／
Ａ変換器のビット数を越えないように、ディザの分だけ
情報ディジタル信号の値を抑えなければならなかった。
このため、必然的にダイナミックレンジが狭くなった。
勿論、加算器及びＤ／Ａ変換器のビット数を多くすれ
ば、ダイナミックレンジを大きくすることができるが、
必然的に装置がコスト高になる。
【０００４】この問題を解決するために、情報ディジタ
ル信号の値が大きい時にディザを制限することが考えら
れる。
ル信号の値が大きい時にディザを制限することが考えら
れる。
【０００５】本発明の目的は、ディザを制限する方式で
あるにも拘らずディザの効果を最大限に確保することが
できると共にディザの制限を簡単に達成することができ
るディジタル−アナログ変換装置を提供することにあ
る。
あるにも拘らずディザの効果を最大限に確保することが
できると共にディザの制限を簡単に達成することができ
るディジタル−アナログ変換装置を提供することにあ
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の本発明は、所定ビット数の情報ディジタル信号の入力
手段と、実質的にランダムなディジタル信号から成るデ
ィザディジタル信号を発生するディザディジタル信号発
生手段と、前記ディザディジタル信号発生手段の前記デ
ィザディジタル信号を選択的に送出するためのゲート手
段と、前記入力手段から与えられた前記情報ディジタル
信号と前記ゲート手段から送出された前記ディザディジ
タル信号とを加算して加算信号を出力するディジタル加
算器と、前記加算信号と前記ゲート手段から送出された
ディザディジタル信号とを独立又は個別のディジタル−
アナログ変換器でアナログ信号にそれぞれ変換するため
のディジタル−アナログ変換手段と、前記ディジタル−
アナログ変換手段から得られたアナログの加算信号から
アナログのディザ信号を減算してアナログの情報信号を
得る手段と、前記加算器のオーバフローを示す信号に応
答して前記ディザディジタル信号の送出を所定時間停止
させるように前記ゲート手段を制御するゲート制御手段
とから成るディジタル−アナログ変換装置に係わるもの
である。
の本発明は、所定ビット数の情報ディジタル信号の入力
手段と、実質的にランダムなディジタル信号から成るデ
ィザディジタル信号を発生するディザディジタル信号発
生手段と、前記ディザディジタル信号発生手段の前記デ
ィザディジタル信号を選択的に送出するためのゲート手
段と、前記入力手段から与えられた前記情報ディジタル
信号と前記ゲート手段から送出された前記ディザディジ
タル信号とを加算して加算信号を出力するディジタル加
算器と、前記加算信号と前記ゲート手段から送出された
ディザディジタル信号とを独立又は個別のディジタル−
アナログ変換器でアナログ信号にそれぞれ変換するため
のディジタル−アナログ変換手段と、前記ディジタル−
アナログ変換手段から得られたアナログの加算信号から
アナログのディザ信号を減算してアナログの情報信号を
得る手段と、前記加算器のオーバフローを示す信号に応
答して前記ディザディジタル信号の送出を所定時間停止
させるように前記ゲート手段を制御するゲート制御手段
とから成るディジタル−アナログ変換装置に係わるもの
である。
【０００７】
【作用及び効果】上記発明においては、情報ディジタル
信号が大きい値を有しているか否かが、加算器のオーバ
フロー信号に基づいて判定される。そして、加算器がオ
ーバフローした時にはディザディジタル信号の加算器へ
の供給が停止される。このため、加算器の出力即ちＤ／
Ａ変換器の入力がディザの加算によって過大になること
が防止される。情報ディジタル信号の値が大きい時にデ
ィザを加算しないので、ディザの分だけ情報ディジタル
信号の値を大きくすることが可能になり、結局ダイナミ
ックレンジが広くなる。本発明では加算器のオーバフロ
ー信号に基づいて情報ディジタル信号のレベルが高くな
ったことを判定するので、この判定を簡単且つ正確に行
うことができる。また、オーバフローしない期間はデイ
ザディジタル信号の加算効果が得られ、またオーバフロ
ーした時には所定時間のみディザディジタル信号の加算
を停止するので、ディザディジタル信号の加算停止期間
を最小限に抑えることができる。従って、ディザの効果
を最大限に得ることができる。
信号が大きい値を有しているか否かが、加算器のオーバ
フロー信号に基づいて判定される。そして、加算器がオ
ーバフローした時にはディザディジタル信号の加算器へ
の供給が停止される。このため、加算器の出力即ちＤ／
Ａ変換器の入力がディザの加算によって過大になること
が防止される。情報ディジタル信号の値が大きい時にデ
ィザを加算しないので、ディザの分だけ情報ディジタル
信号の値を大きくすることが可能になり、結局ダイナミ
ックレンジが広くなる。本発明では加算器のオーバフロ
ー信号に基づいて情報ディジタル信号のレベルが高くな
ったことを判定するので、この判定を簡単且つ正確に行
うことができる。また、オーバフローしない期間はデイ
ザディジタル信号の加算効果が得られ、またオーバフロ
ーした時には所定時間のみディザディジタル信号の加算
を停止するので、ディザディジタル信号の加算停止期間
を最小限に抑えることができる。従って、ディザの効果
を最大限に得ることができる。
【０００８】
【第１の実施例】次に、本発明の第１の実施例を説明す
る。図１に示す第１の実施例に係わるディジタル化され
たオーディオ信号をアナログ信号に変換する装置は、１
ワード１６ビット構成の情報ディジタル信号（ディジタ
ル化オーディオ信号）を並列形式で入力させるための入
力手段としてライン１を有し、これがディジタル加算器
２に接続されている。このライン１からは、例えば、８
８．２ｋＨｚのサンプリング繰返し周波数で情報ディジ
タル信号が入力する。
る。図１に示す第１の実施例に係わるディジタル化され
たオーディオ信号をアナログ信号に変換する装置は、１
ワード１６ビット構成の情報ディジタル信号（ディジタ
ル化オーディオ信号）を並列形式で入力させるための入
力手段としてライン１を有し、これがディジタル加算器
２に接続されている。このライン１からは、例えば、８
８．２ｋＨｚのサンプリング繰返し周波数で情報ディジ
タル信号が入力する。
【０００９】３はディザディジタル信号発生器であり、
実質的にランダムに１２ビットのディジタル信号を発生
する手段である。このディザディジタル信号発生器３
は、図２に示す如く、１６ビットシフトレジスタ４と、
３つの排他的ＯＲゲート５、６、７とＮＯＴ回路８とで
構成されている。即ち、シフトレジスタ４の第１〜第１
６段の出力端子から選ばれた第１１段の出力端子と第１
３段の出力端子とを第１の排他的ＯＲゲート５の２つの
入力端子に接続し、第１４段の出力端子と第１６段の出
力端子とを第２の排他的ＯＲゲート６の２つの入力端子
に接続し、第１及び第２の排他的ＯＲゲート５、６の出
力端子を第３の排他的ＯＲゲート７の２つの入力端子に
接続し、この第３の排他的ＯＲゲート７の出力端子をＮ
ＯＴ回路８を介してシフトレジスタのデータ入力端子に
接続したものである。このシフトレジスタのクロック入
力端子に８８．２ｋＨｚのクロック信号を入力させる
と、クロック毎に異なるデータ即ちランダムパルスが第
１〜第１６段の出力端子に得られる。このシフトレジス
タ４のビット数をｎとすれば、２n −１個のクロックパ
ルスが入力すると元の状態に戻る。即ち、第１〜第１６
段の出力端子から発生するディジタル信号の繰返し周期
は、クロック周期の２n −１倍であり、この例では２16
−１倍である。この周期は、情報ディジタル信号に対応
するアナログ信号の周期に比較して大幅に長いので、情
報アナログ信号に対して周期性を実質的に有していない
と見なすことができる。この図２の回路は、Ｍ系列（Ｍ
aximal−length Ｐulse Ｓequences）擬似ランダムパ
ルス発生回路と呼ばれている公知の回路である。本実施
例では、シフトレジスタ４の第１〜第１２段の出力端子
から得られる１２ビットの実質的にランダムのディジタ
ル信号をディザディジタル信号として利用している。こ
のディザディジタル信号は、アナログの白色性雑音をデ
ィタル信号に変換したものと実質的に同じであり、情報
ディジタル信号に同期して送出される。
実質的にランダムに１２ビットのディジタル信号を発生
する手段である。このディザディジタル信号発生器３
は、図２に示す如く、１６ビットシフトレジスタ４と、
３つの排他的ＯＲゲート５、６、７とＮＯＴ回路８とで
構成されている。即ち、シフトレジスタ４の第１〜第１
６段の出力端子から選ばれた第１１段の出力端子と第１
３段の出力端子とを第１の排他的ＯＲゲート５の２つの
入力端子に接続し、第１４段の出力端子と第１６段の出
力端子とを第２の排他的ＯＲゲート６の２つの入力端子
に接続し、第１及び第２の排他的ＯＲゲート５、６の出
力端子を第３の排他的ＯＲゲート７の２つの入力端子に
接続し、この第３の排他的ＯＲゲート７の出力端子をＮ
ＯＴ回路８を介してシフトレジスタのデータ入力端子に
接続したものである。このシフトレジスタのクロック入
力端子に８８．２ｋＨｚのクロック信号を入力させる
と、クロック毎に異なるデータ即ちランダムパルスが第
１〜第１６段の出力端子に得られる。このシフトレジス
タ４のビット数をｎとすれば、２n −１個のクロックパ
ルスが入力すると元の状態に戻る。即ち、第１〜第１６
段の出力端子から発生するディジタル信号の繰返し周期
は、クロック周期の２n −１倍であり、この例では２16
−１倍である。この周期は、情報ディジタル信号に対応
するアナログ信号の周期に比較して大幅に長いので、情
報アナログ信号に対して周期性を実質的に有していない
と見なすことができる。この図２の回路は、Ｍ系列（Ｍ
aximal−length Ｐulse Ｓequences）擬似ランダムパ
ルス発生回路と呼ばれている公知の回路である。本実施
例では、シフトレジスタ４の第１〜第１２段の出力端子
から得られる１２ビットの実質的にランダムのディジタ
ル信号をディザディジタル信号として利用している。こ
のディザディジタル信号は、アナログの白色性雑音をデ
ィタル信号に変換したものと実質的に同じであり、情報
ディジタル信号に同期して送出される。
【００１０】再び図１を説明すると、ディザディジタル
信号発生器３の出力段にゲート手段としてゲート回路９
が設けられている。このゲート回路９は、並列形式で送
られてくる１２ビットのディザディジタル信号を選択的
に通過させるものであり、図３に示す如く１２ビットの
ディザディジタル信号伝送ラインＬ1 〜Ｌ12に電子スイ
ッチＳ1 〜Ｓ12を接続することにより構成されている。
信号発生器３の出力段にゲート手段としてゲート回路９
が設けられている。このゲート回路９は、並列形式で送
られてくる１２ビットのディザディジタル信号を選択的
に通過させるものであり、図３に示す如く１２ビットの
ディザディジタル信号伝送ラインＬ1 〜Ｌ12に電子スイ
ッチＳ1 〜Ｓ12を接続することにより構成されている。
【００１１】ゲート回路９の出力はディジタル加算器２
の入力に結合されている。従って、加算器２は１６ビッ
トの情報ディジタル信号と１２ビットのディザディジタ
ル信号とをディジタル加算し、１６ビットの加算出力を
送出する。
の入力に結合されている。従って、加算器２は１６ビッ
トの情報ディジタル信号と１２ビットのディザディジタ
ル信号とをディジタル加算し、１６ビットの加算出力を
送出する。
【００１２】１１は第１のＤ／Ａ変換器であり、バーブ
ラウン社のＩＣであるＰＣＭ５３ＪＰ−Ｖから成る。こ
のＤ／Ａ変換器１１は１６ビットのディジタル入力端子
を有して加算器２の出力に接続され、加算器２から得ら
れる１６ビットのディジタル信号を、内蔵されているラ
ダー抵抗回路網でアナログ信号に変換する。
ラウン社のＩＣであるＰＣＭ５３ＪＰ−Ｖから成る。こ
のＤ／Ａ変換器１１は１６ビットのディジタル入力端子
を有して加算器２の出力に接続され、加算器２から得ら
れる１６ビットのディジタル信号を、内蔵されているラ
ダー抵抗回路網でアナログ信号に変換する。
【００１３】１２は第２のＤ／Ａ変換器であり、第１の
Ｄ／Ａ変換器１１と同一の１６ビットのＰＣＭ５３ＪＰ
−Ｖである。このＤ／Ａ変換器１２の入力端子はゲート
回路９に接続されているので、ゲート回路９を通過した
１２ビットのディザディジタル信号が直流から４４．１
ｋＨｚまでの種々の周波数成分を含むアナログのディザ
信号（白色性雑音）に変換される。
Ｄ／Ａ変換器１１と同一の１６ビットのＰＣＭ５３ＪＰ
−Ｖである。このＤ／Ａ変換器１２の入力端子はゲート
回路９に接続されているので、ゲート回路９を通過した
１２ビットのディザディジタル信号が直流から４４．１
ｋＨｚまでの種々の周波数成分を含むアナログのディザ
信号（白色性雑音）に変換される。
【００１４】１３はアナログ減算器であり、一方の入力
端子が第１のＤ／Ａ変換器１１の出力端子に接続され、
他方の入力端子が第２のＤ／Ａ変換器１２の出力端子に
接続され、第１のＤ／Ａ変換器１１から得られるディザ
加算アナログ信号から第２のＤ／Ａ変換器１２から得ら
れるディザアナログ信号を減算し、出力端子１４に情報
ディジタル信号に対応したアナログ信号を得るものであ
る。第２のＤ／Ａ変換器１２から得られるディザアナロ
グ信号を第１のＤ／Ａ変換器１１から得られるディザ加
算アナログ信号から減算しない場合においても、量子化
に基づく不快な雑音を除去する効果が得られるが、本実
施例の如くディザアナログ信号を減算器１３で減算して
やると不快な雑音除去の効果が一層高まる。なお、出力
端子１４には必要に応じてグリッチ（glitch）を除去す
る回路、ローパスフィルタ等を接続する。
端子が第１のＤ／Ａ変換器１１の出力端子に接続され、
他方の入力端子が第２のＤ／Ａ変換器１２の出力端子に
接続され、第１のＤ／Ａ変換器１１から得られるディザ
加算アナログ信号から第２のＤ／Ａ変換器１２から得ら
れるディザアナログ信号を減算し、出力端子１４に情報
ディジタル信号に対応したアナログ信号を得るものであ
る。第２のＤ／Ａ変換器１２から得られるディザアナロ
グ信号を第１のＤ／Ａ変換器１１から得られるディザ加
算アナログ信号から減算しない場合においても、量子化
に基づく不快な雑音を除去する効果が得られるが、本実
施例の如くディザアナログ信号を減算器１３で減算して
やると不快な雑音除去の効果が一層高まる。なお、出力
端子１４には必要に応じてグリッチ（glitch）を除去す
る回路、ローパスフィルタ等を接続する。
【００１５】加算器２は全加算型加算器からなり、オー
バフロー出力端子２ａを有している。このオーバフロー
出力端子２ａは１６ビットの情報ディジタル信号と１２
ビットのディザディジタル信号との加算値が１６ビット
で示すことができない大きな値になった時にオーバフロ
ーを示す出力信号が発生するものである。
バフロー出力端子２ａを有している。このオーバフロー
出力端子２ａは１６ビットの情報ディジタル信号と１２
ビットのディザディジタル信号との加算値が１６ビット
で示すことができない大きな値になった時にオーバフロ
ーを示す出力信号が発生するものである。
【００１６】オーバフロー出力端子２ａは単安定マルチ
バイブレータ１０ａのトリガ入力端子に接続している。
単安定マルチバイブレータ１０ａはゲート回路９の制御
手段として設けられたものであり、オーバフロー信号に
応答して所定時間幅Ｔ3 のパルスを発生し、これをゲー
ト回路９のスイッチＳ1 〜Ｓ12の制御端子に送る。
バイブレータ１０ａのトリガ入力端子に接続している。
単安定マルチバイブレータ１０ａはゲート回路９の制御
手段として設けられたものであり、オーバフロー信号に
応答して所定時間幅Ｔ3 のパルスを発生し、これをゲー
ト回路９のスイッチＳ1 〜Ｓ12の制御端子に送る。
【００１７】図４は図１の各部の状態を示す。１サンプ
ル機関Ｔにおいて図４（Ａ）の情報ディジタル信号と図
４（Ｂ）のディザディジタル信号とが加算器２に同時に
入力し、オーバフローした場合には、これ等のディジタ
ル信号の前縁近傍においてオーバフロー出力が発生し、
単安定マルチバイブレータ１０ａが図４（Ｃ）に示す高
レベルのオーバフロー判定出力を発生し、時間Ｔ3 の間
だけ高レベルを保持する。単安定マルチバイブレータ１
０ａが高レベル出力を発生すると、ゲート回路９はこれ
に応答してディザディジタル信号の伝送を時間Ｔ3 だけ
遮断する。この結果、ゲート回路９の出力（ディザディ
ジタル信号）は図４（Ｄ）に示す如く得られる。時間Ｔ
3 はトリガ時点から情報ディジタル信号パルスの後縁時
点までの時間Ｔ1 よりも長く、トリガ時点から次のサン
プリング区間の始まりの時点までの時間Ｔ2 よりも短く
設定されている。図４から明らかな如く、オーバフロー
を生じさせる過大な情報ディジタル信号が入力している
期間の殆どにおいてディザディジタル信号の加算は行わ
れない。即ち、ｔ1 時点からは１６ビットの正常な情報
ディジタル信号のみを加算器２からＤ／Ａ変換器１１に
供給することができる。ｔ0 〜ｔ1 期間においてオーバ
フローし、異常状態になるが、この時間は短いので殆ど
問題にならない。もし、問題になる場合には、減算器１
３の出力段に、この部分を取り除く補償回路を設ける。
なお、オーバフローによる過大入力の判定は１サンプリ
ング区間毎に行う。
ル機関Ｔにおいて図４（Ａ）の情報ディジタル信号と図
４（Ｂ）のディザディジタル信号とが加算器２に同時に
入力し、オーバフローした場合には、これ等のディジタ
ル信号の前縁近傍においてオーバフロー出力が発生し、
単安定マルチバイブレータ１０ａが図４（Ｃ）に示す高
レベルのオーバフロー判定出力を発生し、時間Ｔ3 の間
だけ高レベルを保持する。単安定マルチバイブレータ１
０ａが高レベル出力を発生すると、ゲート回路９はこれ
に応答してディザディジタル信号の伝送を時間Ｔ3 だけ
遮断する。この結果、ゲート回路９の出力（ディザディ
ジタル信号）は図４（Ｄ）に示す如く得られる。時間Ｔ
3 はトリガ時点から情報ディジタル信号パルスの後縁時
点までの時間Ｔ1 よりも長く、トリガ時点から次のサン
プリング区間の始まりの時点までの時間Ｔ2 よりも短く
設定されている。図４から明らかな如く、オーバフロー
を生じさせる過大な情報ディジタル信号が入力している
期間の殆どにおいてディザディジタル信号の加算は行わ
れない。即ち、ｔ1 時点からは１６ビットの正常な情報
ディジタル信号のみを加算器２からＤ／Ａ変換器１１に
供給することができる。ｔ0 〜ｔ1 期間においてオーバ
フローし、異常状態になるが、この時間は短いので殆ど
問題にならない。もし、問題になる場合には、減算器１
３の出力段に、この部分を取り除く補償回路を設ける。
なお、オーバフローによる過大入力の判定は１サンプリ
ング区間毎に行う。
【００１８】図１の装置では加算器２のオーバフロー出
力を使用してゲート回路９を制御するので、ゲート回路
９の制御を簡単且つ適切に行うことができる。また、オ
ーバフローした時にゲート回路９を動作させる構成であ
るから、ゲート回路９によるディザディジタル信号の停
止期間を最小限に抑えることができる。この結果、ディ
ザディジタル信号の加算を最大限に行うことができる。
なお、ディザをゲート回路９で遮断するということは、
Ｄ／Ａ変換器１１の１６ビットの全部を情報ディジタル
信号で使用することができることを意味し、ダイナミッ
クレンジが広くなる。このＤ／Ａ変換方式によれば、直
流〜２０ｋＨｚ程度までのオーディオ信号が良好に得ら
れる。
力を使用してゲート回路９を制御するので、ゲート回路
９の制御を簡単且つ適切に行うことができる。また、オ
ーバフローした時にゲート回路９を動作させる構成であ
るから、ゲート回路９によるディザディジタル信号の停
止期間を最小限に抑えることができる。この結果、ディ
ザディジタル信号の加算を最大限に行うことができる。
なお、ディザをゲート回路９で遮断するということは、
Ｄ／Ａ変換器１１の１６ビットの全部を情報ディジタル
信号で使用することができることを意味し、ダイナミッ
クレンジが広くなる。このＤ／Ａ変換方式によれば、直
流〜２０ｋＨｚ程度までのオーディオ信号が良好に得ら
れる。
【００１９】
【第２の実施例】次に、図５に示す第２の実施例のＤ／
Ａ変換装置について説明する。この装置においても、図
１の装置と同様に１６ビットの情報ディジタル信号入力
ライン１、１２ビットのディザディジタル信号発生器
３、１６ビットの加算器２、ゲート回路９、単安定マル
チバイブレータ１０ａ、１６ビットのＤ／Ａ変換器１
１、減算器１３が設けられている。しかし、図１におけ
る第２のＤ／Ａ変換器１２が省かれている。この代り、
Ｄ／Ａ変換器１１を時分割で使用し、ディザ加算ディジ
タル信号とディザのみのディジダル信号との両方を同一
のＤ／Ａ変換器１１でアナログに変換するように構成さ
れている。時分割制御を行うために、図５の装置は、ゲ
ート回路１５、サンプルホールド回路１６、サンプリン
グゲート回路１７、制御回路１８、及びフィルタ１９を
有する。
Ａ変換装置について説明する。この装置においても、図
１の装置と同様に１６ビットの情報ディジタル信号入力
ライン１、１２ビットのディザディジタル信号発生器
３、１６ビットの加算器２、ゲート回路９、単安定マル
チバイブレータ１０ａ、１６ビットのＤ／Ａ変換器１
１、減算器１３が設けられている。しかし、図１におけ
る第２のＤ／Ａ変換器１２が省かれている。この代り、
Ｄ／Ａ変換器１１を時分割で使用し、ディザ加算ディジ
タル信号とディザのみのディジダル信号との両方を同一
のＤ／Ａ変換器１１でアナログに変換するように構成さ
れている。時分割制御を行うために、図５の装置は、ゲ
ート回路１５、サンプルホールド回路１６、サンプリン
グゲート回路１７、制御回路１８、及びフィルタ１９を
有する。
【００２０】
【動作】図５の入力ライン１には図６（Ａ）に示す如く
サンプリング周期（Ｔ）毎に情報ディジタル信号（ディ
ジタル化オーディオ信号）が入力し、ディザディジタル
信号発生器３からは図６（Ｂ）に示す如くサンプリング
周期（Ｔ）毎にディザディジタル信号（擬似ランダムパ
ルス）が発生する。今、情報ディジタル信号の値が小さ
いとすれば、ゲート回路９はオン状態に保たれ、ディザ
ディジタル信号は加算器２に制限を受けずに入力する。
一方、入力ライン１に接続されているサンプリングゲー
ト回路１５は、制御回路１８で制御され、図６（Ｃ）に
示す如く本来の情報ディジタル信号の１サンプルの出力
時間（図６（Ａ）では図示を容易にするためにサンプリ
ング周期と１サンプル出力時間とが一致するように示さ
れている）を時分割した時間Ｔ1 にオン状態となり、図
６（Ｃ）に示すタイミングで情報ディジタル信号をディ
ジタル加算器２に送る。加算器２においては、図６
（Ｂ）のディザディジタル信号と図６（Ｃ）の情報ディ
ジタル信号とが並列加算され、図６（Ｄ）の加算出力が
得られる。図６（Ｄ）から明らかな如く本来の１サンプ
ル出力時間が時分割され、この後半分において、情報デ
ィジタル信号Ａにディザディジタル信号Ｂを加算した出
力（Ａ＋Ｂ）が得られ、前半分においてディザディジタ
ル信号Ｂが得られる。即ち、Ａ＋Ｂ信号とＢ信号とが時
分割されて交互に得られる。
サンプリング周期（Ｔ）毎に情報ディジタル信号（ディ
ジタル化オーディオ信号）が入力し、ディザディジタル
信号発生器３からは図６（Ｂ）に示す如くサンプリング
周期（Ｔ）毎にディザディジタル信号（擬似ランダムパ
ルス）が発生する。今、情報ディジタル信号の値が小さ
いとすれば、ゲート回路９はオン状態に保たれ、ディザ
ディジタル信号は加算器２に制限を受けずに入力する。
一方、入力ライン１に接続されているサンプリングゲー
ト回路１５は、制御回路１８で制御され、図６（Ｃ）に
示す如く本来の情報ディジタル信号の１サンプルの出力
時間（図６（Ａ）では図示を容易にするためにサンプリ
ング周期と１サンプル出力時間とが一致するように示さ
れている）を時分割した時間Ｔ1 にオン状態となり、図
６（Ｃ）に示すタイミングで情報ディジタル信号をディ
ジタル加算器２に送る。加算器２においては、図６
（Ｂ）のディザディジタル信号と図６（Ｃ）の情報ディ
ジタル信号とが並列加算され、図６（Ｄ）の加算出力が
得られる。図６（Ｄ）から明らかな如く本来の１サンプ
ル出力時間が時分割され、この後半分において、情報デ
ィジタル信号Ａにディザディジタル信号Ｂを加算した出
力（Ａ＋Ｂ）が得られ、前半分においてディザディジタ
ル信号Ｂが得られる。即ち、Ａ＋Ｂ信号とＢ信号とが時
分割されて交互に得られる。
【００２１】Ｄ／Ａ変換器１１には図６（Ｄ）の加算器
出力がこのまま入力するので、この出力端子に図６
（Ｄ）に対応するアナログ信号が得られる。Ｄ／Ａ変換
器１１の出力端子は減算器１３の一方の入力端子に接続
されていると共に、サンプルホールド回路１６にも接続
され、サンプルホールド回路１６の出力端子が減算器１
３の他方の入力端子に接続されているので、図６（Ｄ）
の加算器出力に対応するアナログ信号がそのまま減算器
１３に入力すると共に、サンプルホールド回路１６で抽
出され、ホールドされたディザアナログ信号が入力す
る。サンプルホールド回路１６のサンプリングのタイミ
ングは図６（Ｅ）に示す如くであり、図６（Ｄ）のディ
ザ出力期間に対応して抽出用ゲートが開き、サンプル
（ディザアナログ信号）が取り込まれる。そして、抽出
されたディザアナログ信号は次のサンプリングが行われ
るまでホールドされて減算器１３の入力となる。従っ
て、減算器１３の他方の入力端子（−）にはディザアナ
ログ信号が常に入力している。このため、ｔ5 〜ｔ7 期
間に送られてくる情報＋ディザのアナログ信号からディ
ザアナログ信号の減算が可能になる。時分割処理されて
いるために、減算器１３には情報＋ディザアナログ信号
が常に入力していない。このため、ｔ1 〜ｔ4 期間には
ディザアナログ信号同志の減算も行われる。従って、減
算器１３の出力端子からは不要な信号を含むアナログ信
号が得られる。そこで、サンプリングゲート回路１７で
必要な信号のみを抽出する。図６（Ｆ）は、サンプリン
グゲート回路１７におけるサンプリングのタイミングを
示す。情報＋ディザアナログ信号が減算器１３に入力し
ているｔ4 〜ｔ7 の期間内に設定されたｔ5 〜ｔ6 の期
間にゲートをオン状態にすると、情報＋ディザ−ディザ
の信号即ち情報信号が抽出される。サンプリングゲート
回路１７からは情報アナログ信号が間欠的に出力される
ので、ローパスフィルタ１９を通して間欠部を補間し、
完全な情報アナログ出力を得る。サンプリングゲート回
路１７は、アナログ信号列の中のグリッチ（glitch）を
含む部分を除いて情報アナログ信号を抽出するので、最
終的にノイズの少ないアナログ信号が得られる。
出力がこのまま入力するので、この出力端子に図６
（Ｄ）に対応するアナログ信号が得られる。Ｄ／Ａ変換
器１１の出力端子は減算器１３の一方の入力端子に接続
されていると共に、サンプルホールド回路１６にも接続
され、サンプルホールド回路１６の出力端子が減算器１
３の他方の入力端子に接続されているので、図６（Ｄ）
の加算器出力に対応するアナログ信号がそのまま減算器
１３に入力すると共に、サンプルホールド回路１６で抽
出され、ホールドされたディザアナログ信号が入力す
る。サンプルホールド回路１６のサンプリングのタイミ
ングは図６（Ｅ）に示す如くであり、図６（Ｄ）のディ
ザ出力期間に対応して抽出用ゲートが開き、サンプル
（ディザアナログ信号）が取り込まれる。そして、抽出
されたディザアナログ信号は次のサンプリングが行われ
るまでホールドされて減算器１３の入力となる。従っ
て、減算器１３の他方の入力端子（−）にはディザアナ
ログ信号が常に入力している。このため、ｔ5 〜ｔ7 期
間に送られてくる情報＋ディザのアナログ信号からディ
ザアナログ信号の減算が可能になる。時分割処理されて
いるために、減算器１３には情報＋ディザアナログ信号
が常に入力していない。このため、ｔ1 〜ｔ4 期間には
ディザアナログ信号同志の減算も行われる。従って、減
算器１３の出力端子からは不要な信号を含むアナログ信
号が得られる。そこで、サンプリングゲート回路１７で
必要な信号のみを抽出する。図６（Ｆ）は、サンプリン
グゲート回路１７におけるサンプリングのタイミングを
示す。情報＋ディザアナログ信号が減算器１３に入力し
ているｔ4 〜ｔ7 の期間内に設定されたｔ5 〜ｔ6 の期
間にゲートをオン状態にすると、情報＋ディザ−ディザ
の信号即ち情報信号が抽出される。サンプリングゲート
回路１７からは情報アナログ信号が間欠的に出力される
ので、ローパスフィルタ１９を通して間欠部を補間し、
完全な情報アナログ出力を得る。サンプリングゲート回
路１７は、アナログ信号列の中のグリッチ（glitch）を
含む部分を除いて情報アナログ信号を抽出するので、最
終的にノイズの少ないアナログ信号が得られる。
【００２２】この時分割方式では、情報＋ディザディジ
タル信号とディザディジタル信号との両方が同一のＤ／
Ａ変換器１１で変換される。従って、Ｄ／Ａ変換誤差も
同一になり、Ｄ／Ａ変換誤差の相違のためにディザの減
算を十分に行うことができないという問題が生じない。
従って、雑音の少ないＤ／Ａ変換が可能になる。また、
この方式では、Ｄ／Ａ変換器１１のオフセット電圧を除
去することができる。即ち、Ｄ／Ａ変換器１１の出力と
しての情報＋ディザアナログ信号にオフセット電圧Ｖ0
が含まれていても、ディザアナログ信号にもオフセット
電圧Ｖ0 が含まれる。従って、減算器１３で両者の差を
求めると、オフセット電圧Ｖ0 が打ち消されて除去され
る。
タル信号とディザディジタル信号との両方が同一のＤ／
Ａ変換器１１で変換される。従って、Ｄ／Ａ変換誤差も
同一になり、Ｄ／Ａ変換誤差の相違のためにディザの減
算を十分に行うことができないという問題が生じない。
従って、雑音の少ないＤ／Ａ変換が可能になる。また、
この方式では、Ｄ／Ａ変換器１１のオフセット電圧を除
去することができる。即ち、Ｄ／Ａ変換器１１の出力と
しての情報＋ディザアナログ信号にオフセット電圧Ｖ0
が含まれていても、ディザアナログ信号にもオフセット
電圧Ｖ0 が含まれる。従って、減算器１３で両者の差を
求めると、オフセット電圧Ｖ0 が打ち消されて除去され
る。
【００２３】この図５の時分割方式の回路においても、
加算器２がオーバフローすると、図１の方式と同様にゲ
ート回路９が動作し、ディザが遮断されるので、図１の
方式と同様な作用効果を得ることができる。なお、図６
（Ａ）に示す入力ライン１における情報信号Ａの伝送時
間を１サンプリング周期Ｔのｔ4 〜ｔ7 期間に限定して
も全く問題ない。このため、ｔ1 〜ｔ4 期間にべつのチ
ャネル（例えばステレオ信号の左又は右のデータ）を伝
送するようにしてもよい。
加算器２がオーバフローすると、図１の方式と同様にゲ
ート回路９が動作し、ディザが遮断されるので、図１の
方式と同様な作用効果を得ることができる。なお、図６
（Ａ）に示す入力ライン１における情報信号Ａの伝送時
間を１サンプリング周期Ｔのｔ4 〜ｔ7 期間に限定して
も全く問題ない。このため、ｔ1 〜ｔ4 期間にべつのチ
ャネル（例えばステレオ信号の左又は右のデータ）を伝
送するようにしてもよい。
【００２４】
【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （ａ） ディザディジタル信号発生器３をＭ系列擬似ラ
ンダムパルス発生回路で構成する代りに、アナログのデ
ィザ発生器とこの出力に接続したＡ／Ｄ変換器とで構成
してもよい。このようにアナログのディザ発生器を含む
場合には、減算器１３にアナログディザ発生器の出力を
入力させることもできる。 （ｂ） 図５の時分割方式において、サンプルホールド
回路１６で情報＋ディザアナログ信号をサンプルホール
ドするようにしてもよい。 （ｃ） サンプリングゲート回路１７を減算器１３の入
力側に移し、情報＋ディザアナログ信号を抽出して減算
器１３に入力させ、ディザを減算してもよい。
く、例えば次の変形が可能なものである。 （ａ） ディザディジタル信号発生器３をＭ系列擬似ラ
ンダムパルス発生回路で構成する代りに、アナログのデ
ィザ発生器とこの出力に接続したＡ／Ｄ変換器とで構成
してもよい。このようにアナログのディザ発生器を含む
場合には、減算器１３にアナログディザ発生器の出力を
入力させることもできる。 （ｂ） 図５の時分割方式において、サンプルホールド
回路１６で情報＋ディザアナログ信号をサンプルホール
ドするようにしてもよい。 （ｃ） サンプリングゲート回路１７を減算器１３の入
力側に移し、情報＋ディザアナログ信号を抽出して減算
器１３に入力させ、ディザを減算してもよい。
【図１】本発明の第１の実施例に係わるＤ／Ａ変換装置
を示すブロック図である。
を示すブロック図である。
【図２】図１のディザディジタル信号発生器を示すブロ
ック図である。
ック図である。
【図３】図１のゲート回路を示す回路図である。
【図４】図１の各部の時間関係を示す図である。
【図５】第２の実施例のＤ／Ａ変換装置を示すブロック
図である。
図である。
【図６】図５の各部の状態を示す波形図である。
２ 加算器 ３ ディザディジタル信号発生器 ９ ゲート １０ａ 単安定マルチバイブレータ
Claims (1)
- 【請求項１】 所定ビット数の情報ディジタル信号の入
力手段と、 実質的にランダムなディジタル信号から成るディザディ
ジタル信号を発生するディザディジタル信号発生手段
と、 前記ディザディジタル信号発生手段の前記ディザディジ
タル信号を選択的に送出するためのゲート手段と、 前記入力手段から与えられた前記情報ディジタル信号と
前記ゲート手段から送出された前記ディザディジタル信
号とを加算して加算信号を出力するディジタル加算器
と、 前記加算信号と前記ゲート手段から送出されたディザデ
ィジタル信号とを独立又は個別のディジタル−アナログ
変換器でアナログ信号にそれぞれ変換するためのディジ
タル−アナログ変換手段と、 前記ディジタル−アナログ変換手段から得られたアナロ
グの加算信号からアナログのディザ信号を減算してアナ
ログの情報信号を得る手段と、 前記加算器のオーバフローを示す信号に応答して前記デ
ィザディジタル信号の送出を所定時間停止させるように
前記ゲート手段を制御するゲート制御手段とから成るデ
ィジタル−アナログ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270969A JP2550839B2 (ja) | 1992-09-14 | 1992-09-14 | ディジタル−アナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270969A JP2550839B2 (ja) | 1992-09-14 | 1992-09-14 | ディジタル−アナログ変換装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60150566A Division JPH0738591B2 (ja) | 1985-07-09 | 1985-07-09 | デイジタル―アナログ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218863A JPH05218863A (ja) | 1993-08-27 |
| JP2550839B2 true JP2550839B2 (ja) | 1996-11-06 |
Family
ID=17493557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4270969A Expired - Fee Related JP2550839B2 (ja) | 1992-09-14 | 1992-09-14 | ディジタル−アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550839B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5244476B2 (ja) * | 2008-07-08 | 2013-07-24 | 日本無線株式会社 | 変換誤差補正装置及び変換誤差補正方法 |
| JP5141450B2 (ja) * | 2008-08-28 | 2013-02-13 | ヤマハ株式会社 | デジタル入力型ｄ級増幅器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57202123A (en) * | 1981-06-05 | 1982-12-10 | Akai Electric Co Ltd | Automatic dither adjusting device in pcm recording |
| JPS57207425A (en) * | 1981-06-17 | 1982-12-20 | Hitachi Ltd | Digital-to-analog converting circuit |
-
1992
- 1992-09-14 JP JP4270969A patent/JP2550839B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05218863A (ja) | 1993-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |