JP2509426B2 - デルタ−シグマ−アナログ／ディジタル変換器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デルタ−シグマ−アナ
ログ／ディジタル変換器に関する。

【０００２】

【従来の技術】刊行物“ｒｍｅ”、１９７８年、０２４
頁には、現在のいわゆるデルタ−シグマ−アナログ／デ
ィジタル変換器の最も簡単な回路が記載されている。こ
の回路は請求項１による本発明の対象と比較し得るもの
である。

【０００３】これによればこの基本回路は、積分素子、
すなわち簡単なＲＳ素子と、比較器と、Ｄフリップフロ
ップと、第１および第２の電子回路からなる直列回路
と、後続処理装置とからなり、前記比較器の比較入力側
には変換すべきアナログ信号が供給され、前記比較器の
基準入力側は積分素子の抵抗とコンデンサの接続点に接
続されており、前記ＤフリップフロップのＤ入力側は比
較器の出力側と接続されており、そのクロック入力側に
はクロック信号が供給され、前記直列回路は基準電圧と
回路零点との間に接続されており、第１の電子スイッチ
の制御入力側はＤフリップフロップの非反転出力側と、
第２の電子スイッチの制御入力側はＤフリップフロップ
の反転出力側と接続されており、電子スイッチの接続点
は積分素子の信号入力側へＲＣ素子の抵抗を介して帰還
結合されており、前記後続処理装置の入力側はＤフリッ
プフロップの非反転出力側と接続されている。

【０００４】ＵＳ−Ａ３９５５１９１明細書には、本発
明の請求項２に記載のデルタ−シグマ−アナログ／ディ
ジタル変換器と比較し得るデルタ−シグマ−アナログ／
ディジタル変換器が記載されている。

【０００５】ＵＳ−Ａ３９５５１９１明細書の図５によ
ればこの基本回路は、積分素子としてのＲＣ素子とＤフ
リップフロップとからなり、ＲＣ素子には積分抵抗とし
ての抵抗を介して変換すべきアナログ信号が供給され、
ＤフリップフロップのＤ入力側は積分素子の抵抗とコン
デンサの接続点に接続されており、Ｄフリップフロップ
のクロック入力側にはクロック信号が供給され、Ｄフリ
ップフロップの反転出力信号は前記の接続点に別の抵抗
を介して帰還結合され、この接続点にも基準電圧が供給
される。

【０００６】ＵＳ−Ａ３９５５１９１明細書の図７によ
れば、アナログ信号に対する入力側と積分素子との間に
演算増幅器が挿入接続され、この演算増幅器の第１入力
側にアナログ信号が供給され、第２入力側は回路零点と
接続され、それによりＤフリップフロップの反転出力側
は前記の第１入力側へ、２つの抵抗とコンデンサを介し
て帰還結合され得る。

【０００７】上記刊行物“ｒｍｅ”による簡単なデルタ
−シグマ−アナログ／ディジタル変換器の重要な特性
は、時間単位毎に比較器の出力側に発生する極性変化の
数、すなわち周波数が変換すべきアナログ信号の振幅に
依存する。すなわち、アナログ信号の振幅が基準電圧の
半分と等しいとき、この周波数はクロック周波数の正確
に半分の周波数であり、この値から比較的に小さな振幅
に対しても比較的に大きな振幅に対しても、振幅に比例
して減少する。前記明細書の図５の説明部参照。

【０００８】例えばクロック信号の周波数が高い場合、
極性変化の頻度が可変であるために可変である、比較器
の出力回路に配置された電子切換スイッチの切換時間、
ないしＤフリップフロップの出力トランジスタの切換時
間は甚だしい線形誤差の原因となる。そのため通常のデ
ルタ−シグマ−アナログ／ディジタル変換器の達成し得
る精度は狭い限界内に置かれる。さらにこの切換時間は
温度に強く依存し、このことも同様に線形誤差を引き起
こすが、実際上補償することは不可能である。

【０００９】

【発明が解決しようとする課題】本発明の課題は、上記
の欠点を回避した精度の高いシグマ−デルタ−アナログ
／ディジタル変換器を提供することである。

【００１０】

【課題を解決するための手段】上記課題は本発明の請求
項１に記載された、積分素子、比較器と、パルス幅選択
器と、第１および第２の電子スイッチからなる直列回路
とを有するデルタ−シグマ−アナログ／ディジタル変換
器であって、前記積分素子の信号入力側には積分抵抗を
介して変換すべきアナログ信号が供給され、前記比較器
の比較入力側は前記積分素子の出力側に接続されてお
り、前記比較器の基準入力側は回路零点に接続されてお
り、前記パルス幅選択器は、比較器の出力信号のレベル
に依存して、前記比較器の出力信号のレベルが高くなれ
ば幅の広いパルスを、該レベルが低くなれば幅の狭いパ
ルスを形成し、該パルス幅選択器の信号入力側は比較器
の出力側に接続されており、該パルス幅選択器の第１の
クロック入力側にはクロック信号が供給され、また第２
のクロック入力側には、前記クロック信号から分周によ
り導出された付加クロック信号が供給され、前記直列回
路は、単極性基準電圧と回路零点との間に接続される
か、または回路零点に対して対称の双極性基準電圧の２
つの端子間に接続されており、第１の電子スイッチの制
御入力側は前記パルス幅選択器の非反転出力側に、第２
の電子スイッチは反転出力側に接続されており、当該電
子スイッチの接続点は、後続処理装置および帰還抵抗を
介して積分素子の信号入力側と接続されており、単極性
基準電圧の場合、積分素子の基準入力側に、［Ｒｉ／
（Ｒｉ＋Ｒｋ）］Ｕｕ／２の部分電圧が供給されるか、
または双極性基準電圧の場合、基準入力側は回路零点に
接続されており、パルス幅選択器により形成された狭幅
パルスの幅はクロック信号の周期時間と同じであり、パ
ルス幅選択器により形成された広幅パルスの幅はクロッ
ク信号の周期時間の（ｎ−１）倍と同じであり、前記Ｒ
ｉは積分抵抗の抵抗値、Ｒｋは帰還抵抗の抵抗値、Ｕｕ
は基準電圧の値であるように構成したデルタ−シグマ−
アナログ／ディジタル変換器により解決される。

【００１１】また本発明の請求項２に記載されたデルタ
−シグマ−アナログ／ディジタル変換器は、積分素子
と、比較器と、パルス幅選択器と、Ｄフリップフロップ
とを有するデルタ−シグマ−アナログ／ディジタル変換
器であって、前記積分素子の信号入力側には積分抵抗を
介して変換すべきアナログ信号が供給され、前記比較器
の比較入力側は前記積分素子の出力側に接続されてお
り、前記比較器の基準入力側は回路零点に接続されてお
り、前記パルス幅選択器は、比較器の出力信号のレベル
に依存して、前記比較器の出力信号のレベルが高くなれ
ば幅の広いパルスを、該レベルが低くなれば幅の狭いパ
ルスを形成し、該パルス幅選択器の信号入力側は比較器
の出力側に接続されており、該パルス幅選択器の第１の
クロック入力側にはクロック信号が供給され、また第２
のクロック入力側には、前記クロック信号から分周によ
り導出された付加クロック信号が供給され、前記Ｄフリ
ップフロップのＤ入力側はパルス幅選択器の出力側と接
続されており、該Ｄフリップフロップの非反転出力信号
は帰還抵抗を介して積分素子の入力側に供給され、該Ｄ
フリップフロップのクロック入力側には前記付加クロッ
ク信号が供給され該Ｄフリップフロップの反転出力信号
は後続処理装置に供給され、該Ｄフリップフロップの作
動電圧は単極性基準電圧または回路零点に対して対称な
双極性基準電圧であり、単極性基準電圧の場合、積分素
子の基準入力側に、［Ｒｉ／（Ｒｉ＋Ｒｋ）］Ｕｕ／２
の部分電圧が供給されるか、または双極性基準電圧の場
合、基準入力側は回路零点に接続されており、パルス幅
選択器により形成された狭いパルスの幅はクロック信号
の周期時間と同じであり、パルス幅選択器により形成さ
れた広いパルスの幅はクロック信号の周期時間の（ｎ＝
１）倍と同じであり、前記Ｒｉは積分抵抗の抵抗値、Ｒ
ｋは帰還抵抗の抵抗値、Ｕｕは基準電圧の値であるよう
に構成される。

【００１２】本発明のデルタ−シグマ−アナログ／ディ
ジタル変換器は上記問題点を次のようにして回避する。
すなわち、比較器と２つのスイッチの直列回路との間に
配置されたパルス幅選択器、ないし比較器とＤフリップ
フロップとの間に配置されたパルス幅選択器に基づい
て、比較器の出力側における極性変化の周波数を、アナ
ログ信号の全振幅領域にわたって一定に保ち、それによ
り実質的に理想的な直線性が達成されるようにして回避
する。この直線性はさらに温度にも依存しない。

【００１３】残留誤差としては単に、増幅度とオフセッ
トの温度依存性が残るだけである。前者は測定し、例え
ばマイクロプロセッサにより計算で補償することができ
る。一方後者はデルタ−シグマ−アナログ／ディジタル
変換器の出力信号の差形成により容易に除去される。

【００１４】

【実施例】本発明の４つの実施例を図面に基づいて詳細
に説明する。同じ部材には同じ参照符号を付す。

【００１５】図１のデルタ−シグマ−アナログ／ディジ
タル変換器１では、積分素子１１の信号入力側に積分抵
抗Ｒｉを介して、アナログ／ディジタル変換すべきアナ
ログ信号Ｕが供給される。積分素子１１は図１の実施例
では、コンデンサＣとこれに相応に接続された演算増幅
器１１’を有する。

【００１６】積分素子１１の出力側は比較器１２の比較
入力側に接続されている。比較器は有利には別の演算増
幅器により実現される。比較器の基準入力側は回路零点
に接続されている。

【００１７】比較器の出力側はパルス幅選択器１３の信
号入力側に接続されている。パルス幅選択器の第１クロ
ック入力側にはクロック信号Ｔが供給され、その制御の
下にアナログ／ディジタル変換が行われる。パルス幅選
択器の第２クロック入力側にはクロック信号からの分周
（分周係数ｎ＞３）により導出された付加クロック信号
Ｔ’が供給される。この付加クロック信号は分周器１６
により形成される。パルス幅選択器１３は比較１２の出
力信号のレベルに依存して狭幅パルス（その幅はクロッ
ク信号Ｔの周期時間と同じである）および広幅パルス
（その幅はクロック信号Ｔの周期時間の（ｎ−１）倍と
同じである）を形成する。

【００１８】さらに第１および第２の電子スイッチ１、
２からなる直列回路１４が設けられている。この直列回
路は単極性の基準電圧Ｕｕと回路零点との間に接続され
ている。第１の電子スイッチ１の制御入力側はパルス幅
選択器１３の非反転出力側に、第２の電子スイッチ２の
制御入力側は反転出力側に接続されている。電子スイッ
チ１と２の接続点は帰還抵抗Ｒｋを介して積分素子１の
信号入力側と接続されている。この接続点には後続処理
装置１５も接続されている。積分素子１１の基準入力側
には単極性基準電圧Ｕｕの［Ｒｉ／（Ｒｉ＋Ｒｋ）］Ｕ
ｕ／２に相応する部分電圧が供給される。

【００１９】２つの電子スイッチ１、２はバイポーラト
ランジスタまたは電界効果トランジスタ、例えばゲート
型電界効果トランジスタ、有利にはエンハンスメントタ
イプのものにより実現することができる。

【００２０】図２のデルタ−シグマ−アナログ／ディジ
タル変換器では、直列回路１４の代わりに同じ構成およ
び同じ関係のＤフリップフロップ１４’が設けられてい
る。その供給電圧は単極性基準電圧Ｕｕであり、そのク
ロック入力側には付加クロック信号Ｔ’が供給される。

【００２１】図３のデルタ−シグマ−アナログ／ディジ
タル変換器では、図１とは異なり、直列回路１４が回路
零点に対して対称な双極性基準電圧Ｕｂの両極に接続さ
れている。その２つの極は＋Ｕｂ，−Ｕｂで示されてい
る。従い積分素子１１の基準入力側は回路零点と接続さ
れる。図３の回路のその他の構成は図１の回路の構成と
同じである。

【００２２】図４のデルタ−シグマ−アナログ／ディジ
タル変換器では、図２とは異なり、Ｄフリップフロップ
１４’が回路零点に対して対称な双極性基準電圧Ｕｂの
両極に接続されている。従い積分素子１１１の基準入力
側はここでも回路零点と接続されている。図４の回路の
その他の構成は図２の回路の構成と同じである。

【００２３】本発明の有利な構成によれば、分周器の分
周比ｎは２のべき乗数である。従いｎは少なくとも４で
ある。従い分周器１６は簡単な２値分周器とすることが
できる。

【００２４】図５および図６は本発明の作用を説明する
のに用いる。図５は、前記の刊行物“ｒｍｅ”による装
置に関連する。従い図２の回路に関連する。しかしこの
回路はパルス幅選択器１３と分周器１６を含まない。

【００２５】図５のａ）からｇ）はそれぞれ以下の信号
の時間経過を示す。

【００２６】 ａ）：クロック信号Ｔ； ｂ）とｅ）：比較器の出力信号Ｋ’； ｃ）とｆ）：積分素子の出力信号Ｊ’； ｄ）とｇ）：Ｄフリップフロップの出力信号Ｑ’。

【００２７】さらに以下が当てはまる。

【００２８】 ｂ）〜ｄ）：アナログ信号は基準電圧の１／２； ｅ）〜ｇ）：アナログ信号は基準電圧の３／４。

【００２９】図５のｄ）は、先に述べたようにアナログ
信号が基準電圧の１／２の場合を示す。出力信号Ｑ’の
周波数はクロック信号Ｔの正確に半分の大きさである。
言い替えれば、２クロック周期毎に出力信号Ｑ’の２回
の極性変化が発生する。

【００３０】それに対して図５のｇ）は、ｄ）の場合と
は異なるアナログ信号の振幅を示す。すなわちここで
は、実際のアナログ信号は基準電圧の３／４であり、出
力信号Ｑ’の周波数はｄ）の場合よりも小さい。すなわ
ちクロック信号Ｔの周波数の１／４である。言い替えれ
ば、４クロック周期毎に初めて、出力信号Ｑ’の２回の
極性変化が発生する。従い極性変化の頻度は図５ｄ）の
頻度に対して減少している。

【００３１】図５ｂ）およびｃ）ないしｅ）およびｆ）
の時間線図は、比較器および積分素子のそれぞれの基本
機能に基づいて、図５ｄ）ないしｇ）から容易に得られ
る。図５ｃ）では、積分素子のコンデンサが半分の速度
で充放電される。これに対して図５ｆ）ではコンデンサ
の充電はその放電よりも３倍長い。信号Ｊ’の正の成分
の間しか信号Ｋ’は発生しないから、図５ｅ）のパルス
Ｋ’の周波数も図５ｂ）のパルスＫ’の周波数よりの格
段に小さい。

【００３２】図６の７つの部分図ａ）からｇ）はそれぞ
れ、図２の回路の以下の信号の時間経過を示す。

【００３３】ａ）：分周器１６の分周比ｎが４の場合の
クロック信号Ｔ’； ｂ）とｅ）：比較器１２の出力信号Ｋ； ｃ）とｆ）：積分素子１１の出力信号Ｊ； ｄ）とｇ）：Ｄフリップフロップ１４’の出力信号Ｑ。

【００３４】さらに以下があてはまる。

【００３５】 ｂ）〜ｄ）：アナログ信号は基準電圧Ｕｕの１／２； ｅ）〜ｇ）：アナログ信号は基準電圧Ｕｕの３／４。

【００３６】図６ｂは、アナログ信号Ｕが基準電圧Ｕｕ
の１／２である場合を示す。出力信号Ｋの周波数はクロ
ック信号Ｔ’の周波数の正確に半分の大きさである。し
かしパルス幅選択器１３により、図６ｄに示すようにＤ
フリップフロップ１４’の出力側には二重パルスの信号
Ｑが発生する。二重パルスは幅広のパルスと幅狭のパル
スからなる。ｎ＝４であるから、狭いパルスの幅はクロ
ック信号Ｔの周期時間と同じであり、広いパルスの幅は
（ｎ−１）倍、すなわち３倍である。

【００３７】狭いパルスにより、負にあり図６ｃに上昇
方向の小さな歯として示された、積分素子１１のコンデ
ンサＣの充電／放電過程の反転が生じる。付加クロック
信号Ｔ’の２クロック周期毎に、図６ｄでは出力信号
Ｑ’の４つの極性変化が生じる（図５ｄでは２つ）。し
かしＴ’の周波数はＴの周波数の四分の一であることに
注意されたい。従い、極性変化の頻度は分周係数４、一
般的にはｎだけ低減される。

【００３８】図６ｅから図６ｇは、図６ｂとアナログ信
号Ｕの振幅が異なる。すなわちここでは実際のアナログ
信号は基準電圧Ｕｕの３／４である。出力信号Ｑ’の周
波数は、図６ｂと異なっていない。しかし図６ｇの出力
信号では、クロック信号Ｔ’の４周期時間内の幅広のパ
ルス成分と幅狭のパルス成分の数が異なる。図６ｄでは
２つの幅広パルスと２つの幅狭のパルスが発生するのに
対し、図６ｇでは１つの幅広のパルスと３つの幅狭のパ
ルスが発生する。従い極性変化の数は本発明の場合、ア
ナログ信号Ｕの振幅領域にわたり、上に述べたｎだけの
強い低減に加えてさらに一定に留まる。

【００３９】図６ｄに比較して、幅狭のパルス成分の数
が図６ｆの出力信号Ｊでは多いことにより、従い相応し
て、上昇方向の小さな歯として見られる、積分素子１１
のコンデンサＣの充電／放電過程が多く、相応して幅狭
のパルス成分の数は、付加クロック信号Ｔ’の４周期時
間毎に（ｎ−１）＝３である。

【００４０】

【発明の効果】本発明により、精度の高いシグマ−デル
タ−アナログ／ディジタル変換器が得られる。

【図面の簡単な説明】

【図１】本発明の第１実施例のブロック回路図である。

【図２】本発明の第２実施例のブロック回路図である。

【図３】本発明の第３実施例のブロック回路図である。

【図４】本発明の第４実施例のブロック回路図である。

【図５】従来技術の回路による曲線経過を示す線図であ
る。

【図６】図２の回路による曲線経過を示す線図である。

【符号の説明】

１１ 積分素子 １１’ 演算増幅器 １２ 比較器 １３ パルス幅選択器 １４ 第１および第２の電子スイッチからなる直列回路 １４’ Ｄフリップフロップ １５ 後続処理装置

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 積分素子（１１）と、比較器（１２）
   と、パルス幅選択器（１３）と、第１および第２の電子
   スイッチ（１、２）からなる直列回路（１４）とを有す
   るデルタ−シグマ−アナログ／ディジタル変換器であっ
   て、 前記積分素子の信号入力側には積分抵抗（Ｒｉ）を介し
   て変換すべきアナログ信号（Ｕ）が供給され、 前記比較器の比較入力側は前記積分素子（１１）の出力
   側に接続されており、前記比較器の基準入力側は回路零
   点に接続されており、 前記パルス幅選択器は、比較器（１２）の出力信号のレ
   ベルに依存して、前記比較器の出力信号のレベルが高く
   なれば幅の広いパルスを、該レベルが低くなれば幅の狭
   いパルスを形成し、 該パルス幅選択器の信号入力側は比較器（１２）の出力
   側に接続されており、 該パルス幅選択器の第１のクロック入力側にはクロック
   信号（Ｔ）が供給され、また第２のクロック入力側に
   は、前記クロック信号（Ｔ）から分周により導出された
   （分周係数ｎ＞３）付加クロック信号（Ｔ’）が供給さ
   れ、 前記直列回路は、単極性基準電圧（Ｕｕ）と回路零点と
   の間に接続されるか、または回路零点に対して対称の双
   極性基準電圧（Ｕｂ）の２つの端子間に接続されてお
   り、 第１の電子スイッチ（１）の制御入力側は前記パルス幅
   選択器（１３）の非反転出力側に、第２の電子スイッチ
   （２）は反転出力側に接続されており、 当該電子スイッチ（１、２）の接続点は、後続処理装置
   （１５）および帰還抵抗（Ｒｋ）を介して積分素子（１
   １）の信号入力側と接続されており、 単極性基準電圧（Ｕｕ）の場合、積分素子の基準入力側
   に、［Ｒｉ／（Ｒｉ＋Ｒｋ）］Ｕｕ／２の部分電圧（Ｕ
   ｕ’）が供給されるか、または双極性基準電圧（Ｕｂ）
   の場合、基準入力側は回路零点に接続されており、 パルス幅選択器（１３）により形成された狭幅パルスの
   幅はクロック信号の周期時間と同じであり、パルス幅選
   択器（１３）により形成された広幅パルスの幅はクロッ
   ク信号（Ｔ）の周期時間の（ｎ−１）倍と同じであり、 前記Ｒｉは積分抵抗の抵抗値、Ｒｋは帰還抵抗の抵抗
   値、Ｕｕは基準電圧の値であることを特徴とするデルタ
   −シグマ−アナログ／ディジタル変換器。
2. 【請求項２】 積分素子（１１）と、比較器（１２）
   と、パルス幅選択器（１３）と、Ｄフリップフロップ
   （１４’）とを有するデルタ−シグマ−アナログ／ディ
   ジタル変換器であって、 前記積分素子の信号入力側には積分抵抗（Ｒｉ）を介し
   て変換すべきアナログ信号（Ｕ）が供給され、 前記比較器の比較入力側は前記積分素子（１１）の出力
   側に接続されており、前記比較器の基準入力側は回路零
   点に接続されており、 前記パルス幅選択器は、比較器（１２）の出力信号のレ
   ベルに依存して、前記比較器の出力信号のレベルが高く
   なれば幅の広いパルスを、該レベルが低くなれば幅の狭
   いパルスを形成し、 該パルス幅選択器の信号入力側は比較器（１２）の出力
   側に接続されており、 該パルス幅選択器の第１のクロック入力側にはクロック
   信号（Ｔ）が供給され、また第２のクロック入力側に
   は、前記クロック信号（Ｔ）から分周により導出された
   （分周係数ｎ＞３）付加クロック信号（Ｔ’）が供給さ
   れ、 前記ＤフリップフロップのＤ入力側はパルス幅選択器
   （１３）の出力側と接続されており、 該Ｄフリップフロップの非反転出力信号は帰還抵抗（Ｒ
   ｋ）を介して積分素子（１１）の入力側に供給され、 該Ｄフリップフロップのクロック入力側には前記付加ク
   ロック信号（Ｔ’）が供給され、 該Ｄフリップフロップの反転出力信号は後続処理装置
   （１５）に供給され、 該Ｄフリップフロップの作動電圧は単極性基準電圧（Ｕ
   ｕ）または回路零点に対して対称な双極性基準電圧（Ｕ
   ｂ）であり、 単極性基準電圧（Ｕｕ）の場合、積分素子の基準入力側
   に、［Ｒｉ／（Ｒｉ＋Ｒｋ）］Ｕｕ／２の部分電圧（Ｕ
   ｕ’）が供給されるか、または双極性基準電圧（Ｕｂ）
   の場合、基準入力側は回路零点に接続されており、 パルス幅選択器（１３）により形成された狭いパルスの
   幅はクロック信号の周期時間と同じであり、パルス幅選
   択器（１３）により形成された広いパルスの幅はクロッ
   ク信号（Ｔ）の周期時間の（ｎ−１）倍と同じであり、 前記Ｒｉは積分抵抗の抵抗値、Ｒｋは帰還抵抗の抵抗
   値、Ｕｕは基準電圧の値であることを特徴とするデルタ
   −シグマ−アナログ／ディジタル変換器。
3. 【請求項３】 分周係数ｎは２のべき乗数である請求項
   ２記載のデルタ−シグマ−アナログ／ディジタル変換
   器。