JP2778634B2 - 減算器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像信号用直並列式ア
ナログ／ディジタル変換器に用いられる減算器に関す
る。

【０００２】

【従来の技術】従来の減算器としては、図３に示すよう
な回路がある。図３に示す減算器において、２n個の容
量よりなる容量群２３は、アナログ入力信号ＡINを２n
個のトランスファーゲートよりなるトランスファーゲー
ト群２０を介して各容量が入力し、更に入出力電圧の最
高位電圧Ｖref+を２n個のトランスファーゲートよりな
るトランスファーゲート群２１を介して各容量が入力
し、更に入出力電圧の最低位電圧Ｖref-を２n個のトラ
ンスファーゲートよりなるトランスファーゲート群２２
を介して各容量が入力する。容量群２３における各容量
の他端は、演算増幅器２４における反転入力端に共通に
接続されている。演算増幅器２４における非反転入力端
は、最高位電圧Ｖref+が印加されている。また、演算増
幅器２４における反転入力端には、容量群２３の各容量
における１個の容量と同一の容量値をもつ容量２５の一
端及びトランスファーゲート２８の一端が接続されてい
る。容量２５の他端には、トランスファーゲート２６，
２７の一端が接続されている。トランスファーゲート２
６の他端は、最高位電圧Ｖref+を印加されている。演算
増幅器２４における出力端は、トランスファーゲート２
７，２８の他端が接続されており、本従来の減算器の出
力端となる。

【０００３】次に、上述の如く構成された従来の減算器
の動作について説明する。直並列式アナログ／ディジタ
ル変換器では、アナログ信号を上位及び下位の２回に分
けてディジタル信号に変換する。上位用のアナログ／デ
ィジタル変換器の解像度がｎビットとすると、減算器
は、入力されたアナログ信号から上位用のアナログ／デ
ィジタル変換器の変換結果に相当するアナログ信号を差
し引き、更に２n倍して下位用のアナログ／ディジタル
変換器に出力する。

【０００４】サンプリング時において、トランスファー
ゲート群２０、トランスファーゲート２６，２８を導通
させ、トランスファーゲート群２１，２２、トランスフ
ァーゲート２７を非導通にして、トランスファーゲート
群２０を介して容量群２３の一端にアナログ信号ＡINを
入力する。一方、演算増幅器２４は、トランスファーゲ
ート２８を介して反転入力端と出力端とが接続されてボ
ルテージフォロア状態になり、反転入力端には、非反転
入力端に印加されている最高位電圧Ｖref+がイマジナリ
ショートによって現れる。従って、容量群２３には、最
高位電圧Ｖref+とアナログ入力信号ＡINとの電位差が印
加され、容量群２３を構成する容量１個当たりの容量値
をＣとすると容量１個につきＣ（Ｖref+−ＡIN）だけの
電荷が帯電する。また容量２５の一端にはトランスファ
ーゲート２６を介して最高位電圧Ｖref+が印加される。
従って、容量２５の両端は同電位になり、容量２５は帯
電しない。

【０００５】次に、演算時に移ると、先ずトランスファ
ーゲート２８を非導通にして、容量群２３と演算増幅器
２４の反転入力端と容量２５との間におけるノードの電
荷を保持する。次いで、トランスファーゲート２６を非
導通に，トランスファーゲート２７を導通状態にして、
演算増幅器２４と容量２５とを用いて積分器を構成す
る。更に、トランスファーゲート群２０を非導通にし、
アナログ信号ＡINが最高位電圧Ｖref+から最低位電圧Ｖ
ref-までの入力電圧範囲を２n等分したときの下からＮ
番目の領域中にあるとすると、トランスファーゲート群
２１におけるＮ個の容量を導通状態にし、容量群２３に
おけるＮ個の容量には最高位電圧Ｖref+を、残りの２n
−Ｎ個の容量にはトランスファーゲート群２２を構成す
る各トランスファーゲートを導通状態にして最低位電圧
Ｖref-を印加する。このとき、演算増幅器２４の反転入
力端には、イマジナリショートによって非反転入力端に
印加されている最高位電圧Ｖref+が現れるので、容量群
２３から容量２５へ流れ込む電荷は、下記数式１で表わ
される。

【０００６】

【数１】 （Ｖref+−ＡIN）・Ｎ・Ｃ−（ＡIN−Ｖref-）・（２n−Ｎ）・Ｃ

【０００７】容量２５は、容量群２３を構成する各容量
と同一の容量値Ｃをもつので、演算増幅器２４の出力電
圧は、下記数式２で表わされる。

【０００８】

【数２】 Ｖref+−２n｛Ｖref-＋（Ｖref+−Ｖref-）・Ｎ／２n−ＡIN｝

【０００９】また、上位用アナログ／ディジタル変換器
の変換結果に対応する電圧値は、下記数式３で表わされ
る。

【００１０】

【数３】Ｖref-＋（Ｖref+−Ｖref-）・Ｎ／２n

【００１１】従って、数式２は、数式３に表わす上位用
アナログ／ディジタル変換器の変換結果に対応する電圧
値からアナログ信号ＡINを減算したものに更に２n倍し
最高位電圧Ｖref+を基準にした電圧を演算増幅器２４が
出力していることを表わしている。

【００１２】従来の減算器では、上述の演算増幅器２４
の出力を下位用アナログ／ディジタル変換器に対して出
力することによって画像信号用直並列式アナログ／ディ
ジタル変換器に用いられる減算器として機能している。

【００１３】

【発明が解決しようとする課題】しかしながら、上述し
た従来の減算器では、帰還部を流れる電荷である容量群
２３から容量２５へ流れ込む電荷は、上記数式１で表わ
され有限の値であるが、減算器に対する負荷は、下位用
アナログ／ディジタル変換器を構成する２n'−１個（n'
は下位用アナログ／ディジタル変換器の解像度）のコン
パレータになり、例えば下位用アナログ／ディジタル変
換器の解像度を５ビットとすると３１個ものコンパレー
タが負荷になってしまう。そのため、上述した従来の減
算器では、特に８〜１０ビットの解像度及び２０Ｍsps
のサンプリングレートを要求される画像信号用の直並列
式アナログ／ディジタル変換器において要求される２５
ｎsec以下の演算時におけるセトリングタイムを達成し
ずらいという問題点がある。

【００１４】本発明はかかる問題点に鑑みてなされたも
のであって、画像信号用直並列式アナログ／ディジタル
変換器に用いられる減算器において、演算時におけるセ
トリングタイムを短縮することができる減算器を提供す
ることを目的とする。

【００１５】

【課題を解決するための手段】本発明に係る減算器は、
一端がアナルグ入力信号の入力端子に接続されている第
１のトランスファーゲートと、上位アナログ／ディジタ
ル変換器用の参照電圧を発生する抵抗列と、２n個のト
ランスファーゲートよりなりこの各トランスファーゲー
トの一端が夫々前記抵抗列における各抵抗間の接続点に
接続され他端が前記第１のトランスファーゲートの他端
に共通に接続されているトランスファーゲート群と、一
端が前記トランスファーゲート群の他端に接続されてい
る第１の容量と、非反転入力端が前記第１の容量の他端
に接続されている演算増幅器と、一端が前記演算増幅器
の非反転入力端に接続されている第２のトランスファー
ゲートと、一端が前記第２のトランスファーゲートの他
端に接続され他端が前記演算増幅器の反転入力端に接続
されている第２の容量と、一端が前記第２の容量の一端
に接続されている第３のトランスファーゲートと、一端
が前記第３のトランスファーゲートの他端に接続され他
端が入出力電圧における最高位電圧Ｖref+を発生する電
圧源に接続されている第１の抵抗と、一端が前記第１の
抵抗の一端に接続されており前記第１の抵抗の（２n−
１）倍の抵抗値をもつ第２の抵抗と、一端が前記第２の
抵抗の他端に接続され他端が前記演算増幅器の出力端に
接続されている第４のトランスファーゲートと、一端が
前記演算増幅器の反転入力端に接続され他端が前記演算
増幅器の出力端に接続されている第５のトランスファー
ゲートと、一端が前記最高位電圧Ｖref+を発生する電圧
源に接続され他端が前記演算増幅器の非反転入力端に接
続されている第６のトランスファーゲートとを有するこ
とを特徴とする。

【００１６】

【作用】本発明に係る減算器においては、画像信号用直
並列式アナログ／ディジタル変換器に用いられる減算器
において、演算時には、第３及び第４のトランスファー
ゲートが導通状態になるので、演算増幅器に対して常に
帰還電流を流すことができる。また、帰還部を構成する
第１及び第２の抵抗は、それらの抵抗比を一定にしたま
まそれらの抵抗の絶対値を変更することにより、本減算
器にかかる負荷に対して適当な帰還電流を選択すること
ができる。これらにより、本発明に係る減算器は、高負
荷時においても演算時のセトリングタイムを短縮するこ
とができる。

【００１７】

【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。

【００１８】図１は、本発明の第１の実施例に係る減算
器を示す回路図である。図１に示すように、２n＋２個
の抵抗を直列に接続した参照電圧発生用抵抗列３におい
て、最上端の抵抗の一端は電源ＶDDに接続され、最下端
の抵抗の一端はグランドに接続されている。参照電圧発
生用抵抗列３における最上端の抵抗の他端は、入出力電
圧の最高位電圧Ｖref+となり、抵抗９及びトランスファ
ーゲート１３の一端に接続されている。参照電圧発生用
抵抗列３における最下端の抵抗の他端は、入出力電圧の
最低位電圧Ｖref-となる。また参照電圧発生用抵抗列３
を構成する各抵抗における最高位電圧Ｖref+となる接続
点以外の接続点は、トランスファーゲート群２を構成す
る２n個の各トランスファーゲートの一端に夫々接続さ
れている。トランスファーゲート群２を構成する各トラ
ンスファーゲートの他端は、トランスファーゲート１及
び容量４の一端に共通に接続される。トランスファーゲ
ート１の他端は、アナログ入力信号ＡINを入力する入力
端子に接続されている。容量４の他端は、演算増幅器５
の非反転入力端，トランスファーゲート１３の他端及び
トランスファーゲート６の一端に接続されている。演算
増幅器５の反転入力端は、容量７の一端及びトランスフ
ァーゲート１２の一端に接続されている。演算増幅器５
の出力端は、トランスファーゲート１２の他端及びトラ
ンスファーゲート１０の一端に接続されている。トラン
スファーゲート１０の他端は、抵抗１１の一端に接続さ
れている。抵抗１１の他端は、抵抗９の他端及びトラン
スファーゲート８の他端に接続されている。

【００１９】次に、上述の如く構成された本第１の実施
例に係る減算器の動作について説明する。

【００２０】先ず、サンプリング時において、トランス
ファーゲート１を導通状態に、トランスファーゲート群
２における各トランスファーゲートを非導通状態にし
て、容量４にはトランスファーゲート１を介してアナロ
グ入力信号ＡINを入力させる。そして、トランスファー
ゲート８，１０を非導通状態に、トランスファーゲート
６，１２，１３を導通状態にする。従って、演算増幅器
５は、トランスファーゲート１２を介して出力端と反転
入力端とが接続されてボルテージフォロア状態になり、
演算増幅器５の非反転入力端には、トランスファーゲー
ト１３を介して最高位電圧Ｖref+が印加される。これら
により、演算増幅器５の出力端及び反転入力端には、演
算増幅器５が元来もっているオフセット電圧αを含んだ
Ｖref+＋αの電位が現れる。このとき容量７の一端は、
トランスファーゲート６を介して演算増幅器５の非反転
入力端に接続されるので、最高位電圧Ｖref+が印加され
る。従って、容量７には、演算増幅器５がもつオフセッ
ト電圧αがかかる。また、容量４には、アナログ入力信
号ＡINと最高位電圧Ｖref+との電位差がかかる。

【００２１】次に、演算時に移ると、先ずトランスファ
ーゲート６，１２，１３を非導通状態にする。これによ
り、演算増幅器５の非反転入力端と容量４との間及び反
転入力端と容量７との間のノードにおける電荷は保持さ
れる。次いで、トランスファーゲート８，１０を導通状
態に、トランスファーゲート１を非導通状態にする。こ
こで、アナログ入力信号ＡINが入出力電圧の最高位電圧
Ｖref+から最低位電圧Ｖref-までの範囲を２n等分した
各領域における下からＮ番目に該当するとすると、上位
用アナログ／ディジタル変換器の変換結果に対応する電
圧値は、下記数式４で表わされる。

【００２２】

【数４】Ｖref-＋（Ｖref+−Ｖref-）（Ｎ−１）／２n

【００２３】この上位用アナログ／ディジタル変換器の
変換結果に対応する電圧は、アナログ／ディジタル変換
器の参照電圧を発生させるための参照電圧発生用抵抗列
３からトランスファーゲート群２における各トランスフ
ァーゲートの中で１個だけ導通状態にしたトランスファ
ーゲートを介して容量４に入力する。そして、（Ｖref+
−ＡIN）の電位が保持された容量４によって演算増幅器
５の非反転入力端に印加される電圧は、下記数式５で表
わされる。

【００２４】

【数５】 Ｖref+−〔ＡIN−｛Ｖref-＋（Ｖref+−Ｖref-）（Ｎ−１）／２n｝〕

【００２５】そして、演算増幅器５の反転入力端に印加
される電圧は、イマジナリショートによる演算増幅器５
の非反転入力端の電位と演算増幅器５のもつオフセット
電圧αとを含んだ電圧とを合わせた電圧になり、下記数
式６で表わされる。

【００２６】

【数６】 Ｖref+−〔ＡIN−｛Ｖref-＋（Ｖref+−Ｖref-）（Ｎ−１）／２n｝〕＋α

【００２７】演算増幅器５のもつオフセット電圧αを保
持する容量７とトランスファーゲート８を介して抵抗
９，１１とに接続するノードに印加される電圧は、下記
数式７で表わされる。

【００２８】

【数７】 Ｖref+−〔ＡIN−｛Ｖref-＋（Ｖref+−Ｖref-）（Ｎ−１）／２n｝〕

【００２９】従って、抵抗９の両端における電位差は、
下記数式８で表わされる。

【００３０】

【数８】 ＡIN−｛Ｖref-＋（Ｖref+−Ｖref-）（Ｎ−１）／２n｝

【００３１】ここで、抵抗９の抵抗値をＲとすると、抵
抗９を流れる電流は、下記数式９で表わされる。

【００３２】

【数９】 〔ＡIN−｛Ｖref-＋（Ｖref+−Ｖref-）（Ｎ−１）／２n｝〕／Ｒ

【００３３】この数式９で表わされる電流がそのまま抵
抗９の（２n−１）倍の抵抗値をもつ抵抗１１及びトラ
ンスファーゲート１０を介して演算増幅器５の出力端に
流れる。従って、最高位電圧Ｖref+と演算増幅器５の出
力電圧との電位差は、下記数式１０で表わされる。

【００３４】

【数１０】 ２n〔ＡIN−｛Ｖref-＋（Ｖref+−Ｖref-）（Ｎ−１）／２n｝〕

【００３５】演算増幅器５の出力電圧は、下記数式１１
で表わされる。

【００３６】

【数１１】 Ｖref+−２n〔ＡIN−｛Ｖref-＋（Ｖref+−Ｖref-）（Ｎ−１）／２n｝〕

【００３７】従って、演算増幅器５は、アナログ入力信
号ＡINから上位用アナログ／ディジタル変換器の変換結
果に対応する電圧値［Ｖref-＋（Ｖref+−Ｖref-）（Ｎ
−１）／２n］を差し引いたものを２n倍して、最高位電
圧Ｖref+を基準に出力している。これらにより、本第１
の実施例に係る減算器は、減算器として機能することが
わかる。

【００３８】図２は、本発明の第２の実施例に係る減算
器を示す回路図である。なお、図２において、図１に示
す減算器と同一の構成部には、同一符号を付して説明を
省略する。

【００３９】図２に示す本第２の実施例に係る減算器に
おいて、図１に示す第１の実施例に係る減算器と異なる
構成部分は、参照電圧発生用抵抗列３及びトランスファ
ーゲート群２の代わりにセルマトリスク型ディジタル／
アナログ変換器１４が構成されている部分と、トランス
ファーゲート１７がセルマトリスク型ディジタル／アナ
ログ変換器１４の出力端と容量４の一端との間に設けら
れている部分と、最高位電圧Ｖref+がトランスファーゲ
ート１３と抵抗９の接続点に印加されている部分とであ
る。セルマトリスク型ディジタル／アナログ変換器１４
は、２n個のトランスファーゲートで構成されるトラン
スファーゲート群１８と、２n個の定電流源で構成され
その各定電流源がトランスファーゲート群１８の各トラ
ンスファーゲートの一端に夫々接続されている定電流源
群１９と、抵抗１５と、定電流源１６とで構成されてい
る。また、抵抗１５の一端は電源に接続され、他端は定
電流源１６及びトランスファーゲート群１８の各トラン
スファーゲートの他端に共通に接続されている。

【００４０】次に、上述の如く構成された本第２の実施
例に係る減算器の動作について説明する。

【００４１】抵抗１５の抵抗値をＲ´とすると、定電流
源の電流は（ＶDD−Ｖref+）／Ｒ´になり、抵抗１５に
おける電圧降下はＶDD−Ｖref+になる。この抵抗１５の
一端における電圧は、トランスファーゲート１７を介し
て減算器及びアナログ／ディジタル変換器の入出力電圧
の最高位電圧Ｖref+として出力される。定電流源群１９
における各定電流源は、１個当たり（Ｖref+−Ｖref-）
／（２n・Ｒ´）×２nの電流を流す。トランスファーゲ
ート群１８における２n個全てのトランスファーゲート
が導通状態になると、抵抗１５を流れる電流は、下記数
式１２で表わされる。

【００４２】

【数１２】 （ＶDD−Ｖref+）／Ｒ´＋｛（Ｖref+−Ｖref-）／（Ｒ´・２n）｝２n

【００４３】従って、抵抗１５における電圧降下は、Ｖ
DD−Ｖref-になるので、トランスファーゲート１７を介
して最低位電圧Ｖref-が出力される。

【００４４】サンプリング時においては、トランスファ
ーゲート１７を非導通状態に、トランスファーゲート１
を導通状態にして、容量４には、アナログ入力信号ＡIN
を印加する。その後は、図１に示す第１の実施例に係る
減算器と同様に、容量４にはアナログ入力信号ＡINと最
高位電圧Ｖref+との電位差が、容量７には演算増幅器５
のもつオフセット電圧αが印加される。

【００４５】演算時においては、上位用アナログ／ディ
ジタル変換器の変換結果に対応して、トランスファーゲ
ート群１８における各トランスファーゲートを導通状態
又は非導通状態にする。例えば、アナログ入力信号ＡIN
が最高位電圧Ｖref+から最低位電圧Ｖref-までの範囲を
２n等分した各領域における下からＮ番目に該当すると
すると、トランスファーゲート群１８における２n−
（Ｎ−１）個のトランスファーゲートを導通状態にす
る。このとき、トランスファーゲート１７を導通状態
に、トランスファーゲート１を非導通状態にすると、容
量４に印加される電圧は、下記数式１３で表わされる。

【００４６】

【数１３】 Ｖref-＋（Ｖref+−Ｖref-）（Ｎ−１）／２n

【００４７】そして、第１の実施例と同様に演算増幅器
５の出力電圧は、下記数式１４で表わされる。

【００４８】

【数１４】 Ｖref+−２n〔ＡIN−｛Ｖref-＋（Ｖref+−Ｖref-）（Ｎ−１）／２n｝〕

【００４９】これらにより、本第２の実施例に係る減算
器も、減算器として機能することがわかる。

【００５０】

【発明の効果】以上説明したように、画像信号用直並列
式アナログ／ディジタル変換器に用いられる従来の減算
器においては、減算時において有限の帰還電荷しか持ち
えないのに対して、本発明に係る減算器によれば、演算
器に常に帰還電流を流すことができる。また、本発明に
係る減算器は、帰還部を構成する２つの抵抗の比を一定
にしたままそれらの抵抗の絶対値を変更することによ
り、本減算器にかかる負荷に対して適当な帰還電流を選
択することができる。これらにより、本発明に係る減算
器は、高負荷においても演算時のセトリングタイムを短
縮することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る減算器を示す回路
図である。

【図２】本発明の第２の実施例に係る減算器を示す回路
図である。

【図３】従来の減算器の一例を示す回路図である。

【符号の説明】

１，６，８，１０，１２，１３ ；トランスファーゲー
ト ２ ；トランスファーゲート群 ３ ；参照電圧発生用抵抗列 ４，７ ；容量 ５ ；演算増幅器

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 一端がアナルグ入力信号の入力端子に接
   続されている第１のトランスファーゲートと、上位アナ
   ログ／ディジタル変換器用の参照電圧を発生する抵抗列
   と、２n個のトランスファーゲートよりなりこの各トラ
   ンスファーゲートの一端が夫々前記抵抗列における各抵
   抗間の接続点に接続され他端が前記第１のトランスファ
   ーゲートの他端に共通に接続されているトランスファー
   ゲート群と、一端が前記トランスファーゲート群の他端
   に接続されている第１の容量と、非反転入力端が前記第
   １の容量の他端に接続されている演算増幅器と、一端が
   前記演算増幅器の非反転入力端に接続されている第２の
   トランスファーゲートと、一端が前記第２のトランスフ
   ァーゲートの他端に接続され他端が前記演算増幅器の反
   転入力端に接続されている第２の容量と、一端が前記第
   ２の容量の一端に接続されている第３のトランスファー
   ゲートと、一端が前記第３のトランスファーゲートの他
   端に接続され他端が入出力電圧における最高位電圧Ｖre
   f+を発生する電圧源に接続されている第１の抵抗と、一
   端が前記第１の抵抗の一端に接続されており前記第１の
   抵抗の（２n−１）倍の抵抗値をもつ第２の抵抗と、一
   端が前記第２の抵抗の他端に接続され他端が前記演算増
   幅器の出力端に接続されている第４のトランスファーゲ
   ートと、一端が前記演算増幅器の反転入力端に接続され
   他端が前記演算増幅器の出力端に接続されている第５の
   トランスファーゲートと、一端が前記最高位電圧Ｖref+
   を発生する電圧源に接続され他端が前記演算増幅器の非
   反転入力端に接続されている第６のトランスファーゲー
   トとを有することを特徴とする減算器。