JP4301600B2

JP4301600B2 - 再構築フィルタ

Info

Publication number: JP4301600B2
Application number: JP23985798A
Authority: JP
Inventors: ジェルマノ・ニコッリーニ; ピエランジェロ・コンファロニエーリ
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 1997-08-29
Filing date: 1998-08-26
Publication date: 2009-07-22
Anticipated expiration: 2018-08-26
Also published as: EP0899873A1; DE69707666T2; EP0899873B1; US6201438B1; JPH11154846A; DE69707666D1

Description

【０００１】
【発明の分野】
この発明は、特に電流駆動デジタル−アナログ変換器（ＤＡＣ）のための、面積効率のよい再構築フィルタに関する。
【０００２】
【関連技術の説明】
デジタル−アナログ変換器は従来、集積回路内で極めて頻繁に使用されている。
【０００３】
これらの変換器は、サンプルデータ回路であるため、正しい周波数範囲またはベースバンド内の意図されるアナログ信号を発生するのに加えて、周波数ｆの関数としてＤＡＣの出力をプロットする図１に図示されているような「影像」として通常示される、信号の不所望の二重像を生成する。
【０００４】
このグラフは、Ｓにより示される（Ｂはベースバンドである）出力信号に加えて、ＤＡＣのサンプリング周波数ｆ_sを中心とする、信号Ｓの二重像があることを示している。
【０００５】
この二重像を取除くため、図２に図示するように通常ＤＡＣの下流に、時連続的ローパス再構築フィルタが導入され位置付けられる。
【０００６】
図中、参照番号１はＮビットＤＡＣを示し、ここでｂ₀、ｂ₁、…ｂ_n-1はＤＡＣの入力ビットであり、Ｖ_DACおよびＩ_DACはそれぞれＤＡＣの出力電圧および出力電流である。代わって参照番号２は、ＤＡＣの下流に配置される時連続的ローパス再構築フィルタを示す。Ｖ_Oは出力電圧である。
【０００７】
再構築フィルタ２は、ＤＡＣのサンプリング周波数ｆ_sに近い周波数で高減衰を行なわねばらないが、同時に、もちろん最小面積占有要件が最も重要な要因の１つである集積回路においてＤＡＣが使用されるのであれば、占有面積の点でも効率的でなければならない。
【０００８】
これら２つが相互に相反する要件であることは当業者は知っている。
したがって、図３（Ａ）および図３（Ｂ）に図示するように、妥協しなければならない。これらの図に示すフィルタは２次ローパスフィルタである。しかし、図３（Ｂ）に図示する解決法は、３Ｖ未満の電源で作動するときは実質的に義務付けられるものである。
【０００９】
この解決法は、入力信号が電圧であるときにはかなり面積効率がよいが、図３（Ｃ）に図示するように、図３（Ｂ）の入力にノートン・イクィバレントのみを印加することにより、入力信号が電流でなければならないときには極めて不十分なものである。
【００１０】
上述の説明を明確にするため、これからいくつかの例を説明する。
フルスケール電圧出力Ｖ_iFSを有するＤＡＣを考案し、かつ、再構築フィルタからのフルスケール電圧が出力として要求されると仮定する。また、このフィルタに対し約２７０ｋＨｚのカットオフ周波数が選択されたと仮定する。
【００１１】
図３（Ｂ）の成分の値は以下のとおりであろう。
Ｒ₁＝Ｒ₂＝Ｒ₃＝５０キロオームＣ₁＝２５．２ｐＦＣ₂＝５．６ｐＦ
また、フルスケール電流出力Ｉ_DACFS＝１６０μＡを備えるＤＡＣを使用することを意図し、かつ、前に電圧出力ＤＡＣと使用したフィルタと同一の周波数応答を備える再構築フィルタからのフルスケール出力電圧Ｖ_OFS＝０．５Ｖを要求するものと仮定する。
【００１２】
Ｒ₃Ｉ_DACFS＝Ｖ_OFSでなければならないので、Ｒ₃＝３．１２５キロオームであり、したがって、Ｒ₁＝Ｒ₂＝Ｒ₃＝３．１２５キロオームである。
【００１３】
したがって、前のフィルタと同じ周波数応答を得るためには、Ｃ₁およびＣ₂の値は、それぞれ、４０３．２ｐＦおよび８９．６ｐＦでなければならない。
【００１４】
したがって、これらの成分の値を集積化するためにシリコン上で占有される面積は、集積回路内で提供され得る比較的低い固有容量のために、図３（Ｂ）の成分の集積化のために占有される面積よりも約１６倍大きくなる。
【００１５】
したがって、シリコンウェハ上で占有される面積という点からすると、電流入力（したがってＤＡＣの電流出力）の場合、再構築フィルタはかなり無駄が多い。
【００１６】
【発明の概要】
この発明の目標は、特に電力駆動デジタル−アナログ変換器のための、面積効率のよい再構築フィルタを提供することである。
【００１７】
この目標の範囲内で、この発明の目的は、集積回路内での集積という点で最適化された、電流駆動デジタル−アナログ変換器用再構築フィルタを提供することである。
【００１８】
この発明のさらなる目的は、電流入力を備える再構築フィルタが、それに対応する、電圧入力を備える再構築フィルタと同じ面積を占有する、電流駆動デジタル−アナログ変換器用再構築フィルタを提供することである。
【００１９】
この発明のまたさらなる目的は、電圧入力を備える類似の再構築フィルタと同じ伝達関数を有する、電流入力を備える再構築フィルタを提供することである。
【００２０】
この発明のまたさらなる目的は、信頼性が高く、競争力のある価格で比較的容易に製造される、再構築フィルタを提供することである。
【００２１】
この後明らかになるであろうこの目標ならびにこれらのおよび他の目的は、並列接続される第１の抵抗器と第１のキャパシタ、演算増幅器、前記演算増幅器の反転入力に接続される第２の抵抗器の一端子、前記第１の抵抗器および前記第１のキャパシタのコモンノードに接続される前記第２の抵抗器の他端子、前記演算増幅器の出力と前記反転入力との間にフィードバック接続される第２のキャパシタ、および、前記出力と前記反転入力との間のフィードバックを行なうよう配置される１対の付加的な抵抗器を含む、特に電流駆動デジタル−アナログ変換器のための面積効率のよいローパス時間不変２次再構築フィルタにより達成され、前記再構築フィルタの上流に配置されるデジタル−アナログ変換器から到達する電流信号は前記１対の付加的な抵抗器のコモンノードに与えられる。
【００２２】
この発明のさらなる特徴および利点は、非限定的な例としてのみ添付の図面中に図示される、この発明による再構築フィルタの好ましいが排他的ではない実施例の説明からより明らかになるであろう。
【００２３】
【詳細な説明】
図を参照し、図１から図３（Ｃ）については、先行技術およびそれに関連する問題の説明において既に参照したので、ここではさらに説明はしない。
【００２４】
図面を通じ、同一の参照番号および文字は同一の要素を示す。
図３（Ａ）から図３（Ｃ）は、前記フィルタの伝達関数の定義に関し、それらは各々以下のとおりである。
【００２５】
図３（Ａ）のフィルタについては、
Ｖ_O（ｓ）／Ｖ_i（ｓ）＝１／［１＋ｓＣ₁（Ｒ₁＋Ｒ₂）＋ｓ²Ｃ₁Ｃ₂Ｒ₁Ｒ₂］
図３（Ｂ）のフィルタについては、
Ｖ_O（ｓ）／Ｖ_i（ｓ）＝（Ｒ₃／Ｒ₁）／［１＋ｓＣ₂（Ｒ₂＋Ｒ₃＋Ｒ₂Ｒ₃／Ｒ₁）＋ｓ²Ｃ₁Ｃ₂Ｒ₂Ｒ₃］
そして最後に、図３（Ｃ）のフィルタについては、
Ｖ_O（ｓ）／Ｉ_DAC（ｓ）＝Ｒ₃／［１＋ｓＣ₂（Ｒ₂＋Ｒ₃＋Ｒ₂Ｒ₃／Ｒ₁）＋ｓ²Ｃ₁Ｃ₂Ｒ₂Ｒ₃］
ただし、Ｒ₁Ｉ_DAC＝Ｖ_i（ｓ）である。
【００２６】
図４に図示する、この発明による再構築フィルタは、ローパス２次時連続型のものであり、図３（Ａ）−図３（Ｃ）のように反転構成で有利に設けられかつその非反転入力が接地に接続される演算増幅器３を含む。
【００２７】
第１の抵抗器Ｒ₁は第１のキャパシタ（Ｃ₁）に並列接続され、第２の抵抗器（Ｒ₂）はその一端子が第１の抵抗器と第１のキャパシタとのコモンノードに接続され、その他端子が演算増幅器３の反転入力に接続される。
【００２８】
第２のキャパシタＣ₂は、演算増幅器３の出力Ｖ_Oと反転入力との間にフィードバック接続され、２つの抵抗器Ｒ_3AとＲ_3Bとはそれぞれ前記第２のキャパシタに並列接続され、前記抵抗器は互いに直列に配置され、電流Ｉ_DACはそのコモンノードに与えられる。（図４に示す）回路の解決法と図３（Ｃ）の回路の解決法とを比較すると、図３（Ｃ）の抵抗器Ｒ₃が（それぞれ第３の抵抗器および第４の抵抗器である）２つの抵抗器Ｒ_3AとＲ_3Bとの列に、これら直列に配置される最後の２つの抵抗器の合計が、抵抗器Ｒ₃の値と等しくなるように分割されていることがわかる。
【００２９】
電流Ｉ_DACは、２つの抵抗器Ｒ_3AとＲ_3Bとの間のコモンノードに直接入る。
この発明によるフィルタの伝達関数を計算すると、電流入力（Ｉ_DAC）を備える再構築フィルタの場合でも、フィルタの伝達関数が変化せず常に図３（Ｂ）のフィルタの伝達関数と等しいことが示されるが、何よりも、占有される面積が（図３（Ｂ）のフィルタの占有面積に実際類似する）図３（Ｃ）のフィルタの占有面積よりも遙に小さい。
【００３０】
したがって、伝達関数は、
Ｖ_O（ｓ）／Ｉ_DAC（ｓ）＝Ｒ_3B／［１＋ｓＣ₂（Ｒ₂＋Ｒ_3A＋Ｒ_3B＋Ｒ₂（Ｒ_3A＋Ｒ_3B）／Ｒ₁）＋ｓ²Ｃ₁Ｃ₂Ｒ₂（Ｒ_3A＋Ｒ_3B］
したがってここで、Ｒ_3A＋Ｒ_3B＝Ｒ₃かつＲ_3BＩ_DAC＝Ｖ_0FSである。
【００３１】
実施において、この発明による再構築フィルタが、電圧入力再構築フィルタにおけるのと類似の態様で、電流入力を備えるフィルタにより占有される面積の最適化を可能にし、したがって集積回路におけるその効率的な使用を可能にするため、意図する目標および目的を完全に達成することが観察された。
【００３２】
こうして想到された再構築フィルタには、さまざまな変更および修正が可能であるが、それらはすべてこの発明の着想の範囲内にあり、また、詳細もすべて他の技術的に均等な要素に置換えてもよい。
【００３３】
実施において、用いられる材料は、特定の用途および寸法と矛盾しない限り、要件および技術により任意のものであってよい。
【００３４】
この発明の少なくとも一例示的実施例を説明してきたので、さまざまな変形、修正および改良が当業者には容易に思い浮かぶであろう。このような変形、修正および改良はこの発明の精神および範囲内にあるものと意図される。したがって、ここまでの説明は単に例示的なものであって限定的なものを意図するのではない。この発明は、前掲請求項の規定およびその均等物によってのみ限定される。
【図面の簡単な説明】
【図１】ＤＡＣからの出力の信号をプロットする図である。
【図２】再構築フィルタが下流に配置されたＤＡＣのブロック図である。
【図３】従来のローパス時連続２次再構築フィルタの回路図であり、（Ａ）および（Ｂ）は、図２に示すような、ＤＡＣの下流において使用される電圧入力再構築フィルタであり、（Ｃ）は、（Ｂ）に示すフィルタに概念的に類似する電流入力再構築フィルタの回路図である。
【図４】この発明による、ローパス時連続２次電流入力再構築フィルタの回路図である。
【符号の説明】
３演算増幅器

Claims

電流駆動デジタル−アナログ変換器のためのローパス時間不変２次再構築フィルタであって、並列接続される第１の抵抗器および第１のキャパシタ、演算増幅器、前記演算増幅器の反転入力に接続される第２の抵抗器の一端子、前記第１の抵抗器と前記第１のキャパシタとのコモンノードに接続される前記第２の抵抗器の他端子、前記演算増幅器の出力と前記反転入力との間にフィードバック接続される第２のキャパシタ、ならびに前記出力と前記反転入力との間のフィードバックを行なうように配置される１対の付加的な抵抗器を含み、前記再構築フィルタの上流に配置されるデジタル−アナログ変換器から到達する電流信号は前記１対の付加的な抵抗器のコモンノードに与えられる、再構築フィルタ。
前記１対の付加的な抵抗器は、相互に直列接続される第３の抵抗器と第４の抵抗器とを含む、請求項１に記載の再構築フィルタ。