JP2778090B2

JP2778090B2 - 容量結合回路

Info

Publication number: JP2778090B2
Application number: JP1072538A
Authority: JP
Inventors: 幸生小池
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1989-03-24
Filing date: 1989-03-24
Publication date: 1998-07-23
Anticipated expiration: 2013-07-23
Also published as: JPH02250517A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は容量結合回路に係り、特に集積回路化に適し
た容量結合回路に関する。

〔従来の技術〕

電気信号を機器の間で送受する時、機器同志の直流レ
ベルに差があることが多く、そのような場合、その直流
レベル差を取り除く為に容量結合による回路が従来採用
されている。

第３図は、この種の従来の容量結合回路を示す回路図
である。

第３図において、入力端子１は入力信号V_INが印加さ
れる。出力端子２は、出力信号V_Oを出力する。基準電圧
端子３は、基準電圧V_PEFが印加される。容量素子５は、
容量値C₅を有し、入力端子１と出力端子２とを結合して
いる。抵抗素子６は抵抗値R₆を有し、スイッチ素子25を
介して、差動増幅器７の出力電圧を出力端子２に付加す
る。この他、容量素子21、スイッチ素子22,23,24があ
り、これらは後述する差動増幅器７のオフセット・キャ
ンセルの機能を行う為のものである。インバータ27は、
スイッチ制御回路26を構成している。制御端子４に印加
される制御信号V_CONTにより、スイッチ素子22,23,24,25
は制御される。

第３図においては、制御信号V_CONTが低位（LO）の
時、スイッチ素子22,23がオン、スイッチ素子24、スイ
ッチ素子25がオフし、制御信号V_CONTが高位（HI）の
時、スイッチ素子22,23がオフ、スイッチ素子24,25がオ
ンするものとする。第３図において、基準電圧端子３を
直接、抵抗素子６の一端に接続せず、前述のような回路
構成を取るのは、基準電圧端子３に印加される基準電圧
V_REFの値が、出力信号V_Oの影響を受けて変動するのを防
ぐ為である。

以下、第３図を用いて従来の容量結合回路の動作を説
明する。

まず、制御信号V_CONTがLOの場合、前述のとおり、ス
イッチ素子22,23がオン、スイッチ素子24,25がオフする
ので、差動増幅器７の非反転入力端子には基準電圧V_REF
が印加される。差動増幅器７の入力オフセット電圧をV
_IOとすると、差動増幅器７はボルテージフォロアを構成
しているので、その出力電圧及び反転入力端子の電圧は
（V_REF−V_IO）となる。この結果、容量素子21の両端に
は差動増幅器７の入力オフセット電圧V_IOに相当する電
圧が蓄えられる。この時、スイッチ素子25がオフになっ
ているのは、この期間は差動増幅器７の出力にV_IOが表
われているため、このまま抵抗素子６を径由して、出力
端子２に電圧を付加すると、出力信号V_Oの直流レベルに
も、V_IOが出て好ましくない為である。

次に制御信号V_CONTがLOからHIに変化すると、スイッ
チ素子22,23がオフ、がオンする。この結果、差動増幅
器７の非反転端子には、基準電圧V_REFに容量素子21が蓄
積した電圧V_IOを加えた電圧（V_REF＋V_IO）が印加され
る。従って、差動増幅器７の出力電圧、及び反転入力端
子の電圧は、〔（V_REF＋V_IO）−V_IO＝V_REF〕となり、抵
抗素子６を介して、出力端子２に付加される電圧には差
動増幅器７のオフセット電圧は表われない。

なお、容量素子５の容量値C₅と抵抗素子６の抵抗値R₆
とは、次の式に基いて決まる周波数f_Oが入力信号V_INの
有する交流成分の周波数に比して、十分低くなるように
選ばれる。

f_O＝1/（２π×C₅×R₆） …（１）このように設定することで、入力信号V_INのうち直流
成分はC₅により除去され、交流成分のみが、基準電圧V
_REFに重畳されて、出力端子２より出力される。

〔発明が解決しようとする課題〕

ところで、前述した従来の容量結合回路においては、
制御信号V_CONTがLOの期間は、スイッチ素子25がオフし
ているので、抵抗素子６を径由して出力端子２に直流電
圧を付加することはできないから、出力端子２の直流レ
ベルが早く基準電圧V_REFまで達するようにするには、制
御信号V_CONTがLOである期間がHIである期間に比較して
短いほうが望ましい。

一方、前述の従来の容量結合回路の動作の説明から、
制御信号V_CONTがHIの期間，容量素子21は差動増幅器７
の入力オフセット電圧V_IOを保持していることが必要で
あるが、容量素子21の保持電圧はスイッチ素子22のリー
ク電流、及び差動増幅器７の入力への流れ込み電流によ
り変化する。

今、例えば制御信号V_CONTがLOの期間t_LOを100μｓと
し、HIの期間t_HIをその100倍の10msとする。また、容量
素子21の容量値c₂₁を1pFとし、制御信号V_CONTがHIの期
間に、容量素子21の保持する電圧が変化する値として許
容される量ΔＶを1mVとすると、スイッチ素子22のリー
ク電流、及び差動増幅器７の入力への流れ込み電流の和
I_Lは、次式で示される値より小さいことが必要である。

第３図の容量結合回路を集積回路上において構成する
場合、スイッチ素子22として、電界効果トランジスタ
（FET）を利用することがしばしばあるが、FETのリーク
電流のバラツキは数pA程度であり、この値はの値と比較して２桁大きく、前記（２）式の要求を満足
できない。

従って、ΔＶが1mVに納まるようにするためには、
（２）式において容量値C₂₁を大きくするか、t_HIを小さ
くする必要がある。しかしながら、容量値C₂₁を大きく
することは、第３図の回路を集積回路化する場合に、容
量値C₂₁の占める面積が著しく大きくなってしまう。ま
た、t_HIを短くすると、前述のとおり、出力端子２の直
流レベルが基準電圧V_REFまで達するに要する時間が長く
なってしまう。

つまり、第３図の容量結合回路は、集積回路化する場
合著しく大きな容量が必要であるという問題点があっ
た。また、出力端子２の直往レベルが、基準電圧V_REFま
でに達するに要する時間が長いという問題点があった。

本発明の目的は、前記問題点が解決され、小さな容量
で済み、出力端子の直流レベルがすみやかに基準電圧に
達するようにした容量結合回路を提供することにある。

〔課題を解決するための手段〕

本発明の容量結合回路の構成は、入力端子と、出力端
子と、基準電圧端子と、制御端子と、前記入力端子と出
力端子に両端を接続した第１の容量素子と、前記出力端
子に一端を接続した抵抗素子と、前記抵抗素子の他端に
出力と反転入力端子を接続した差動増幅器と、前記差動
増幅器の非反転入力端子に一端を接続した第１のスイッ
チ素子と、前記非反転入力端子に一端を接続した第２の
容量素子と、前記第２の容量素子の他端と前記反転増幅
器の反転入力の間に両端を接続した第２のスイッチ素子
と、前記第１のスイッチ素子の残る一端に一端を接続し
た第３の容量素子と、前記第２の容量素子と前記第２の
スイッチ素子の接続点と前記第３の容量素子の残る一端
との間に両端を接続した第３のスイッチ素子と、前記第
２の容量素子と前記第２のスイッチ素子の接続点と前記
第１のスイッチ素子と前記第３の容量素子の接続点との
間に両端を接続した第４のスイッチ素子と、前記第３の
容量素子の両端と前記基準電圧端子との間におのおの両
端を接続した第５のスイッチ素子と第６のスイッチ素子
と、前記制御端子に印加される制御信号に従って前記第
１、第２、第３、第４、第５及び第６のスイッチ素子を
制御する制御回路とを備えた特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例の容量結合回路を示す回路
図である。

第１図において、入力端子１は入力信号V_INが印加さ
れる。出力端子２は出力信号V_Oを出力する。基準電圧端
子３は、基準電圧V_REFが印加される。容量素子５は容量
値C₅を有し、入力端子１と出力端子２とを容量結合して
いる。抵抗素子６は、抵抗値R₆を有し、差動増幅器７の
出力電圧を出力端子２に付加する。この他、容量素子8,
11と、スイッチ素子9,10,12,13,14,15とがあり、これら
は後述する差動増幅器７のオフセットキャンセルの機能
を行う為のものである。インバータ17は、スイッチ制御
回路16を構成している。制御端子４は、この端子４に印
加される制御信号V_CONTにより、スイッチ素子9,10,12,1
3,14,15を制御する。

第１図においては、制御信号V_CONTがLOの時、スイッ
チ素子9,10,12,14がオン、スイッチ素子13,15はオフ
し、制御信号V_CONTがHIの時、スイッチ素子9,10,12,14
がオフ、スイッチ素子13,15はオンするものとする。

まず制御信号V_CONTが低位（LO）の場合を説明する。
この場合、前述のとおりスイッチ素子9,10,12,14がオ
ン、スイッチ13,15がオフするので、差動増幅器７の非
反転入力端子には、基準電圧V_REFが印加される。差動増
幅器７の入力オフセット電圧をV_IOとすると、差動増幅
器７はボルテージフォロアを構成しているので、その出
力電圧及び反転入力端子の電圧は（V_REF−V_IO）とな
る。この結果、容量素子８及び容量素子11の両端には、
差動増幅器７の入力オフセット電圧V_IOに相当する電圧
が蓄えられる。

次に、制御信号V_CONTがLOからHIに変化すると、スイ
ッチ素子9,10,12,14がオフ、スイッチ素子13,15がオン
する。この結果、差動増幅器７の非反転入力端子には基
準電圧V_REFに容量素子８及び容量素子11が蓄積した電圧
を加えた電圧（V_REF＋２×V_IO）が印加される。従っ
て、差動増幅器７の出力電圧及び反転入力端子の電圧は
（V_REF＋V_IO）となる。

第１図の回路では、第３図の回路と異なり、抵抗素子
６を差動増幅器の出力から導通，遮断するスイッチ素子
は存在しないので、出力端子２には抵抗素子６を介し
て、（V_REF−V_IO）と（V_REF＋V_IO）の電圧が、制御信号
V_CONTのLO,HIの変化に応じて交互に付加される。

第１図の回路では、制御信号V_CONTのLOの期間t_LOとHI
の期間t_HIは同一値τに選ばれ、かつその周波数1/τ
は、次記の式に基いて決まる周波数f_Oに比して十分高く
なるように選ばれる。

但し、前記（３）式において、C₅は容量素子５の容量
値、R₆は抵抗素子６の抵抗値である。

このように各定数が設定された第１図の回路での差動
増幅器７の出力と出力端子２の出力信号V_Oの波形の例を
第２図に示す。

第２図は、時間ｔ＝０までは回路は動作しておらず、
ｔ＝０から電源が投入された場合の例である。第２図に
おいて、特性Ａは差動増幅器７の出力波形、特性ＢはV_O
波形、波形Ａ′はｔ＝０から充分時間が経過した後の特
性Ａの波形の拡大図、波形Ｂ′はその時の特性Ｂの拡大
図、波形Ｃはその時の制御信号V_CONTの波形である。差
動増幅器７の出力は、ｔ＝０でO_VからV_REFまで立上るス
テップ信号と、V_IOと−V_IOがτの間隔で交互に表れる矩
形波の重ね合せで表現できる。従って、V_Oの波形Ｂにつ
いては、ステップ信号と矩形波のおのおのの場合につい
ての応答を重ね合せることで得られる。

第１図の回路図から容量素子５と抵抗素子６は、差動
増幅器７の出力を出力端子２に伝達する時、前記（３）
式で示した周波数f_Oを遮断周波数とする低域３波器を構
成している。

まず、ステップ信号の応答を考えると、これは次式で
与えられる。

但し、V_O1はV_Oのうち、ステップ信号に起因する成分
である。また、である。

次に、矩形波の応答を考える。前記（３）式よりであるから、τ≫τ_０である。今、矩形波は、ｔ＝０で
0_VからV_IOに立上り、時間τ経過後（ｔ＝τ）、V_IOから
−V_IOに変化し、さらに時間τ経過後（ｔ＝２τ）、−V
_IOからV_IOに変化し、以後時間τごとにV_IOと−V_IOを交
互に出力するものとする。このときの、V_Oの変化は次式
で表わされる。

前記（５）式はｔはτの整数倍の時の離散値の場合の
み求めたものであるが、実際にはｔは連続値である。ｍ
・τｔ（ｍ＋１）τ（ｍ＝0,1,…）の値は、τ≪τ
_０と仮定しているので、ｔ＝ｍ・τからｔ＝（ｍ＋１）
τの間は、ほぼ直線的に変化する。

であるので、十分時間が経過した条件を前記（５）式に
ついて考えると（ｎ→∞とすると）、（５）式の値は収
束して次式となる。

となる。

第２図の下の三段には、このように十分時間が経過し
た後の差動増幅器７の出力波形の拡大波形Ａ′、出力V_O
の拡大波形Ｂ′、及びその時のV_CONTの波形Ｃを記載し
てある。

今、τ≪τ_０の例として、であるとすると、次式となる。

従って、前記（６）式は次のようになる。

従って、十分時間が経過した後では、差動増幅器７の
入力オフセット電圧は、約３桁減少して出力V_Oに表れる
が、この値はほとんど無視できるレベルのものである。
また、とし、十分長い時間として、次式を選ぶ。

ｔ＝２τ_０＝2000τ しかして、前記（５）式の値を求めると、次のように
なる。

V_O2＝−0.00043×V_IO（ｔ＝2000τ）＝0.00057×V_IO （ｔ＝2001τ）この値は、ｔ＝∞の場合に対して15％の誤差で納まっ
ている。従って、矩形波の応答はたかだか２τ_０程度の
時間で充分問題無いレベルまで収束してしまう。この時
間は、ステップ信号に対する応答が前記（４）式で与え
られることを考えると、充分短い。従って、本実施例の
回路では出力端子２の直流レベルが基準電圧V_REFに達す
るに要する時間は、抵抗素子６と容量素子５とで決まる
時定数にのみ依存し、従来技術の場合のようなt_HIの長
さに起因する問題は発生しないことがわかる。

また、前述したように本実施例では、t_LO＝t_HI＝τと
選ばれるが、例えば〔t_LO＝t_HI＝τ＝100μｓ〕と設定
することで、従来技術では10ms必要であった容量素子の
保持時間を大幅に短くすることが可能となり、その分だ
け容量素子を小さくすることが可能な結果、従来技術で
問題となっていた容量素子が大きい為、集積回路化する
場合に容量素子の占める面積が著しく大きくなってしま
うという点も発生しない。

本実施例では、容量素子５と抵抗素子６が差動増幅器
７の出力と出力端子２との間に低域ろ波器を構成してい
ることを利用し、その低域ろ波器の遮断周波数よりも十
分高い周波数で差動増幅器７に、（V_REF＋V_IO）と（V
_REF−V_IO）とを交互に出力させて、出力端子２にはV_REF
が表れるようにするとともに、オフセット電圧保持用の
容量素子の保持時間を短くすることで、従来の容量結合
回路において集積回路化の場合問題となっていた著しく
大きな容量が必要である点が、出力端子２の直流レベル
がV_REFに達するまでに要する時間が長い点を解決した容
量結合回路を提供できる。

〔発明の効果〕

以上説明したように、本発明は、容量素子と抵抗素子
が差動増幅器の出力と出力端子の間に低域ろ波器を構成
していることを利用し、その低域ろ波器の遮断周波数よ
りも十分高い周波数で差動増幅器に（V_REF＋V_IO）と（V
_REF−V_IO）とを交互に出力させてることで、出力端子に
はV_REFが直流レベルとして表れるようにするとともに、
オフセット電圧保持用の容量素子の保持時間を短くする
ことで、従来の容量結合回路において集積回路化の場合
問題となっていた著しく大きな容量素子が必要である点
や、出力端子の直流レベルがV_REFに達するまでに要する
時間が長いことを解決した等の効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の容量結合回路の回路図、第
２図は第１図の回路図における信号波形の例のタイミン
グ図、第３図は従来技術による容量結合回路の回路図で
ある。１……入力端子、２……出力端子、３……基準電圧端
子、４……制御端子、5,8,11,21……容量素子、６……
抵抗素子、７……差動増幅器、9,10,12,13,14,15,22,2
3,24,25……スイッチ素子、17,27……インバータ、16,2
6……スイッチ制御回路、Ａ……差動増幅器の出力特
性、Ｂ……出力信号V₀の波形特性、Ａ′……出力特性
（Ａ）の充分時間が経過した時点での拡大波形、Ｂ′…
…波形特性（Ｂ）の充分時間が経過した時点での拡大波
形、Ｃ……Ａ′及びＢ′の時点でのV_CONT波形。

Claims

(57)【特許請求の範囲】

【請求項１】入力端子と、出力端子と、基準電圧端子
と、制御端子と、前記入力端子と前記出力端子とに両端
を接続した第１の容量素子と、前記出力端子に一端を接
続した抵抗素子と、前記抵抗素子の他端に出力と反転入
力端子を接続した差動増幅器と、前記差動増幅器の非反
転入力端子に一端を接続した第１のスイッチ素子と、前
記非反転端子に一端を接続した第２の容量素子と、前記
第２の容量素子の他端と前記反転増幅器の反転入力との
間に両端を接続した第２のスイッチ素子と、前記第１の
スイッチ素子の他端に一端を接続した第３の容量素子
と、前記第２の容量素子と前記第２のスイッチ素子の共
通接続点と前記第３の容量素子の他端と野間に両端を接
続した第３のスイッチ素子と、前記第２の容量素子と前
記第２野スイッチ素子の共通接続点と前記第１のスイッ
チ素子と前記第３の容量素子の接続点との間に両端を接
続した第４のスイッチ素子と、前記第３の容量素子の両
端と前記基準電圧端子との間におのおの両端を接続した
第５のスイッチ素子と第６のスイッチ素子と、前記制御
端子に印加される制御信号に従って前記第１、第２、第
３、第４、第５及び第６のスイッチ素子を制御する制御
回路とを備え、前記制御信号が第１の信号レベルのと
き、前記第１、第２、第３、第５のスイッチ素子を導通
状態に、前記第４、第６のスイッチ素子を非導通状態に
するように制御し、前記制御信号が第２の信号レベルの
とき、前記第１、第２、第３、第５のスイッチ素子を非
導通状態に、前記第４、第６のスイッチ素子を導通状態
にするように制御するようにしたことを特徴とする容量
結合回路。