JP2711118B2 - アナログデジタルコンバータ - Google Patents

アナログデジタルコンバータ

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JP2711118B2 JP63302120A JP30212088A JP2711118B2 JP 2711118 B2 JP2711118 B2 JP 2711118B2 JP 63302120 A JP63302120 A JP 63302120A JP 30212088 A JP30212088 A JP 30212088A JP 2711118 B2 JP2711118 B2 JP 2711118B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、アナログ／デジタル（A/D）コンバータの
ような装置に使用するのに適した電子回路に係る。
従来の技術 A/Dコンバータを設計する上で重要なことは、速度
と、部品点数と、分解能である。フラッシュコンバータ
は、最も高い速度を与える。アナログ入力電圧をｎビッ
トのデジタル出力コードに変換するために、フラッシュ
コンバータは、通常、2n−１個の入力比較器を使用し
て、入力電圧を2n−１個の対応する基準電圧と比較して
いる。これについては、1979年12月のIEEEJSSCの第932
−937頁に掲載されたJ.ペターソン著の「モノリシック
ビデオA/Dコンバータ（A Monolithic Video A/D Conver
ter）」を参照されたい。
発明が解決しようとする課題 フラッシュコンバータの主たる欠点は、入力比較器の
個数が多いために部品点数が大きいことである。比較器
の数を減少するために多数の機構が提案されている。例
えば、米国特許第4,270,118号及び第4,386,339号を参照
されたい。これらの機構は、通常、変換速度のロスを妥
協的に受け入れている。
「フォールディングシステム」は、部品点数を減少す
る更に有望な技術の１つである。本発明が対象とするA/
Dコンバータは、このようなフォールディング型のもの
である。フォールディングシステムでは、アナログ前処
理を利用して広範囲の入力電圧を小さな電圧範囲内でフ
ォールド（折り返え）された電圧に変形する。傾斜入力
電圧が全範囲にわたって変化すると、入力範囲全体にわ
たって三角波形が数回反復される出力波形が得られる。
この各反復をフォールディングと称する。反復の数は別
の粗量子化器により計数されてA/D変換器の粗ビットが
得られる。反復される三角波形は微量子化器に与えられ
てA/D変換器の微ビットが得られる。一群の微比較器
は、これらの波形を、出力コードの最下位ビットにエン
コードされた一連のビットに変換する。最上位ビット
は、一群の粗比較器から供給され、これらの比較器は、
フォールディングアレイからの個別チャンネルに沿った
入力電圧に基づいて動作する。1979年12月のIEEE JSSC
の第938−943頁に掲載されたR.バン・デ・プアッシュ氏
等の「高速７ビットA/Dコンバータ（A High−Speed 7 B
it A/D Converter）」を参照されたい。又、1984年６月
のIEEE JSSCの第374−378頁に掲載されたR.バン・デ・
グリフト氏等の「モノリシック８ビットビデオA/Dコン
バータ（A Monolithic 8 Bit Video A/D Converter）」
も参照されたい。
フォールディングシステムは、低い消費電力で比較的
良好な速度を発揮する。然し乍ら、反復する三角波形の
先端が本来「丸み付け」されるために、分解能のロスを
回避するためにはこれを考慮しなければならない。これ
ら波形の直線部分の最大の利点を採り入れる簡単な技術
が強く要望されている。
特公平７−61018号には、この要望を満たすアナログ
デジタル変換器（コンバータ）が提案されている。
このコンバータにおいては、インピーダンス素子から
成る補間回路を用いて、より多数のフォールディング信
号が発生されている。
しかしながら、補間回路のインピーダンス素子によ
る、信号遅延が存在し、非常に高速度の使用目的におい
ては、これらの遅延が補間回路の補間の精度に悪影響を
及ぼす。
課題を解決するための手段 本願のアナログデジタルコンバータは、アナログ入力
信号に応答してこの入力信号に従って同じ電圧範囲にわ
たって変化し、前記入力信号の関数として互いに分離さ
れており、且つ入力信号の異なる値で前記電圧範囲の略
半分であるゼロ電圧を横切るゼロ交差信号とこれらゼロ
交差信号を反転した関係にある複数の相補的なゼロ交差
信号とを得るための入力回路、 入力回路からのゼロ交差信号が入力される入力ノード
間で直列に結合された複数のインピーダンス素子と入力
回路から相補的なゼロ交差信号が入力される入力ノード
間で直列に結合された別の複数のインピーダンス素子と
から成り、これらインピーダンス素子の間に補間ノード
が形成され、上記入力ノード及び補間ノードの各々は、
複数の出力ポイントの各々に一対一で対応されており、
隣接する入力ノードに加わったゼロ交差信号の補間信号
を含む複数の拡張されたゼロ交差信号と別の隣接する入
力ノードに加わった相補的なゼロ交差信号の補間信号を
含む複数の拡張された相補的なゼロ交差信号とを対応す
る出力ポイントに得る補間回路、及び 上記複数の拡張されたゼロ交差信号と、上記複数の拡
張された相補的なゼロ交差信号とを、互いに相補的な信
号同士で比較して、比較された信号の何れが大きいかに
基づいてデジタル出力信号のデジタルビットを得る出力
回路からなるアナログデジタルコンバータにおいて、 上記補間回路が、入力ノードとそれに対応する出力ポ
イントとの間、及び補間ノードの少なくとも一部とそれ
に対応する出力ポイントとの間に結合された付加的なイ
ンピーダンス素子を含むことを特徴とし、入力ノード間
に接続された上記補間回路のインピーダンス素子によっ
て生じる信号遅延の差を、入力ノード或いは補間ノード
と出力ポイントとの間に接続された付加的なインピーダ
ンス素子によって減少する。
実施例 第１図には、Ｍ＋１個の主信号VB0、VB1、・・・VBN
（特許請求の範囲の欄の請求項５の「ゼロ交差信号」に
対応する。）と、Ｍ＋１個の更に別の主信号VBN0、
VBN1、・・・VBN0（特許請求の範囲の欄の請求項５の
「相補的なゼロ交差信号」に対応する。）との電圧レベ
ル間を補間する回路が示されている。これらの２（Ｍ＋
１）の電圧は、しばしば全体的に「VB」信号と称され
る。
Ｍは１又はそれ以上の整数である。同じ番号が付けら
れたVB信号の各対の信号は、実質的に互いに相補的であ
る。即ち、各電圧VBNjは、それに対応する電圧VBjの電
気的な極性を逆にしたものにほゞ等しい。但し、ｊは０
からＭの範囲である。
入力回路10は、典型的にアナログ入力電圧であるパラ
メータV1に応答して、電圧対VB0及びVBN0ないし対VBM-1
及びVBNM-1を発生する。又、回路10は、１つのやり方又
は別のやり方で電圧VBM及びVBNMも発生する。これら
は、他のVB信号とは異なるものである。VB信号に反復性
がある場合には、補間を入力電圧V1の全範囲にわたって
行うことができるようにするために電圧対VBN及びVBNM
は各々VB0及びVBN0と同じか又はVBN0及びVB0とすること
ができる。
VB信号は、第２図に一般的に示された形式の電圧特性
Ｖを有している。簡単化のために、第２図は、VB0−VBM
についての波形しか示していない。VB0波形は太い線で
示されている。VIの関数としてVBN0−VBNMの波形が示さ
れている場合には、それらが各々VB0−BBMの波形の逆型
であるとする。
信号VBは、VIの関数として互いに離間される。これら
は、全て、大きさがVSとして示された実質的に同じ電圧
範囲にわたって変化する。連続対のVB信号は、VBj-1及
びVBj又はVBNj-1及びVBNjより成る。信号VBは、各連続
対の大きな番号の付された電圧VBj又はVBNjが、小さな
番号の付された電圧VBj-1又はVBNj-1よりも大きなVIの
値において、電圧範囲VS間で遷移を生じることを意味す
るように更に番号を付されている。
VIの所与の値において、２つの連続する信号VB間の電
圧差は、それらの少なくとも１つがVIと共に変化すると
きにVSよりも小さくなる。即ち、２つの連続する信号VB
の遷移領域は、VIの関数として部分的に「重畳」する。
このようにして、信号VBは、全て「リニア」な信号であ
る。ゼロ交差点は、最小と最大のVBレベル間のほゞ半分
の電圧Voにある。
第１図を参照すれば、補間回路12は、各対の連続する
VB信号の電圧間の補間を与える電圧を発生する。補間の
結果は、Ｎ対の対応する補間出力ポイントP0及びPN0、P
1及びPN1、・・・PN-1及びPNN-1から出力回路14へ送ら
れる。回路12は、２つの段階において補間を実行する。
その第１の段階は、２つの抵抗器連鎖Ｓ及びSNで行な
われる。連鎖Ｓは、Ｎ個の補間抵抗器R0、・・・RN-1で
構成される。連鎖SNは、Ｎ個の補間抵抗器RNO、・・・R
NN-1より成る。抵抗Rq及びRNqに対応する０からＮ−１
までの整数である文字ｑは、実質的に同じ抵抗値を有し
ている。
ノードNqは、各対の連続する抵抗器Rq-1とRqとの間に
存在する。同様に、対応するノードNNqは、各対の連続
する抵抗器RNq-1とRNqとの間に存在する。更に、対応す
るノードN0とNN0は、抵抗器R0及びRN0が配置された連鎖
ＳとSNの端に存在する。対応するノードの対の幾つか
は、入力ノードである。少なくとも１つの入力ノード
は、各連鎖Ｓ又はSNの端の間に存在する。他のノード
は、補間ノードである。少なくとも１つの補間ノード
は、各連鎖Ｓ又はSNに沿った２つの最も離れた入力ノー
ド間に存在する。
対応する入力信号VBj及びVBNjは、それらの対VBj及び
VBNjがVB信号の順序になるような連鎖Ｓ及びSNに沿った
同じ相対的な位置に配置された特定の入力ノードに各々
供給される。特に入力ノードN0及びNN0は、電圧VB0及び
VBN0を各々受け取る。２からＮの範囲で選択した整数を
Ｋ及びＬとすれば（ＬはＫよりも大きい）、第１図は次
の入力ノード対NK及びNNKが次の対VB1及びVBN1を受け取
りそして入力ノード対NL及びNNLが対VBM-1及びVBNM-1を
受け取ることを示している。電圧VBM及びVBNMは、抵抗
器RN-1及びRNN-1が配置された連鎖Ｓ及びSNの端におい
て端子に各々供給される。これらの端子は、VBM及びV
BNMが他のVB信号とが異なる場合の別の入力ノードであ
る。
各対の対応する補間ノードは、互いに実質的に相補的
な一対の対応する補間信号を発生する。例えば、第１図
は、補間ノード対N1及びNN1、・・・NK-1及びNNK-1がＫ
−１個の補間された信号対VC1及びVCN1、・・・VCK-1及
びVCNK-1を各々発生することを示している。第２図の破
線は、VC1に対する典型的な形状を示している。
説明上、各主信号VB0−VBM-1及びVBN0−VBNM-1に付け
られた文字「Ｂ」は、連鎖Ｓ及びSNを通過した後に
「Ｃ」に変えられる。それ故連鎖の補間出力信号は、Ｎ
個の信号対VC0及びVCN0ないしVCN-1及びVCNN-1より成
る。これらは、しばしば全体的に「VC」信号と称され、
そのＮ−Ｍ対は補間された信号対であり、そして残りの
Ｍ対は、それに対応する主VB信号対と電圧が同じであ
る。各々の電圧VCNqは、電圧VCqの逆極性電圧である。
なお、電圧VCqは特許請求の範囲の欄の請求項５の
「拡張されたゼロ交差信号」に対応し、電圧VCNqは特許
請求の範囲の欄の請求項５の「拡張された相補的なゼロ
交差信号」に対応する。） 出力回路14は、補間回路12の負荷となる入力キャパシ
タンスを有している。従って、補間抵抗器に流れてＮ−
Ｍ個の補間されたVC信号対を形成する電流は、主VB信号
対を形成する電流では受けないような或る程度のRCイン
ピーダンスを受ける。これにより、Ｎ−Ｍ個の補間され
た信号対は、主VB信号対に対して時間的に若干遅延され
る。
これらのRC遅延の影響は、第３図及び第４図を参照す
ることにより容易に理解されよう。第３図は、遅延を補
償するために何も行なわない場合に連鎖Ｓの部分が補間
出力ポイントにいかに接続されるかを示している。特
に、第３図は、Ｋ＝４である場合に電圧VB0及びVB1を受
け取る入力ノード間に延びる部分を示している。出力ポ
イントP0、P1、・・・P4に関連したキャパシタンス
CP0、CP1、・・・CP4は、回路14の入力キャパシタンス
を表わしている。キャパシタンスCP0−CP4は、通常は寄
生的なものであるので、破線で示されている。然し乍
ら、これらは、部分的には実際に存在するキャパシタで
あってもよい。
また、補間システムは、アースと回路14の入力（実際
には微比較器入力）との間のキャパシタンスに加えて微
比較器の反転入力と非反転入力との間に存在するキャパ
シタンスによっても負荷が与えられる。比較器の入力間
にあるキャパシタンスは、この入力間キャパシタンス値
の２倍の値の一対のキャパシタンスが直列接続され且つ
その接続されたセンター部がアースされた状態と電気的
に等価であるということを採り入れることによって処理
される。従って、キャパシタンスCPは、比較器入力にお
ける実際上のアースされたキャパシタンスと、その入力
と他の入力との間のキャパシタンスの値の２倍に等しい
キャパシタンスとの和に等しい。第４図は、電圧VC0−V
C4が時間ｔと共にいかに変化するかを示している。
VC1は、抵抗器R0−R3に電流が流れることにより主信
号VBに対して量τ1だけ遅延される。VC2は、同様に、量
τ2だけ遅延される。抵抗器R0−R3もキャパシタンスCP0
−CP4も値が著しく異ならないと仮定すれば、τ2が入力
ノードから補間ノードまでの最大伝送遅延τMAXとな
る。VC3は、τ1と同様の大きさの伝送遅延τ3を受け
る。これらの遅延τ1、τ2及びτ3が第４図に曲線L1、L
2及びL3に対して示されており、これらの曲線は、遅延
がない場合にVC1、VC2、VC3がいかに現われるかを示し
ている。
第２の補間段階は、入力ノードから補間ノードまでの
伝送遅延によって生じるであろう精度のロスを回避する
ための遅延補償を与える。再び、第１図を参照すれば、
この補償は、信号VBに対してほゞ等しい量で遅延される
2N個の補間出力信号VD0、VD1、・・・VDN-1及びVDN0、V
DN1・・・VDNN-1を形成するように信号VCに更に別の適
当な遅延を与える遅延回路網Ｄによって達成される。
遅延回路網Ｄは、１組の更に別の対の抵抗器RD0及びR
DN0、RD1及びRDN1、・・・RDN-1及びRDNN-1より成る。
各抵抗器RDqは、ノードNqと、信号VDqを供給する出力ポ
イントPqとの間に接続されている。各抵抗器RDNqも、同
様にノードNNqと、信号VDNqを提供する出力ポイントPNq
との間に接続されている。対応する補償抵抗RDq及びR
DNqは、実質的に同じ抵抗値を有している。従って、対
応する信号VDq及びVDNqは、実質的に相補的である。
回路網Ｄが通常補償抵抗器を欠くところのｑの値は幾
つかある。これらのｑの値に対し、出力ポイントPq及び
PNqが各々のノードNq及びNNqに直結されている。（これ
は、ゼロ値抵抗器を通しての接続に等価である。）例え
ば、第１図は、ｑがＪが等しいときは補償抵抗器が使用
されていないことを示している。ここで、Ｊは１からＫ
までの範囲内の選択された整数である。補償抵抗器は、
通常、入力ノードから補間ノードNq及びNNqまでの伝送
遅延がτMAXに非常に近いようなｑの値を有する経路部
分、即ち補間ノードNq乃至NNqと出力ポイントPq乃至PNq
との間に対しては使用されない。Ｍ及びＮが両方とも偶
数の整数である場合には、補償抵抗器をもたないＭ対の
位置が得られる。
便宜上、補償抵抗器の存在しないｑの値に対するVC信
号は、第１図においてVD信号とも示されている。VDJ及
びVDNJはその一例である。従って、Ｎ個の信号対VD0及
びVDN0ないしVDN-1及びVDNN-1は、回路12から補間出力
信号として供給される。これらの信号は、しばしば全体
的に「VD」信号と称される。
各抵抗器RDq又はRDNqの値は、次の式によって選択さ
れるのが好ましい。
RD＝（τMAX−τ個／CP （１） 但し、RDは抵抗値であり、τは入力ノードからノードNq
又はNNqまでの伝送遅延であり、そしてCPは出力ポイン
トPq又はPNqのキャパシタンスである。τは適当なモデ
ルによって決定される。これはτMAXについても言える
ことである。
いかに補償が行なわれるかは、第５図及び第６図を参
照することによって明らかであろう。第３図と同様に、
第５図は、Ｋ＝４である場合に電圧VB0及びVB1を受け取
る入力ノードに関連した補償補間回路部分を示してい
る。補償抵抗RD0、RD1、RD3及びRD4は、各々，VD0、
VD1、VD3及びVD4をVC0、VC1、VC3及びVC4に対して遅延
させる。
これらの更に別の遅延が第６図に示されている。VD0
及びVD4は、各々VB0／VC0及びVB1／VC4に対して、τMAX
に等しい（ほゞ等しい）量Δτ0及びΔτ4だけ遅延され
る。VD1及びVD3は、各々VC1及びVC3に対してΔτ0及び
Δτ4より少ない量だけ遅延され、τ1＋Δτ1及びτ3＋
Δτ3が両方ともτMAXにほゞ等しくなる。VD2は、τMAX
だけ既に遅延されているVC2と同じである。上記（１）
式を用いることにより、入力ノードから補間出力ポイン
トまでの全伝送遅延は全ての信号VDに対してほゞ同じで
ある。
出力回路14は、或る仕方で信号VDに基づいて動作す
る。第１図は、例えば、これらがデジタルコード（MSB
・・・LSB）に変換されることを示している。
第７図は、本発明の補間システムを多フォールディン
グ式の８ビットA/Dコンバータ30に適用したところを示
している。第１図の入力回路10は、入力増幅アレイ16
と、フォールディングアレイ18とで構成される。第１図
の出力回路14は、微比較器のグループ20と、エンコーダ
22とで構成される。又、コンバータは、粗比較器のグル
ープ24と、補間回路12とを有している。
第８図を参照すれば、アレイ16及び18が詳細に示され
ている。増幅アレイ16は、８行８列に配置された64個の
入力増幅器A0−A63を含んでいる。０から63までの整数
をｉとすれば、各増幅器Aiは、アナログ入力電圧VIと、
それに対応する基準電圧VRiとの差を増幅し、増幅され
た出力電圧VAiを発生する。電圧VR0−VR63は低い基準電
圧VR0と高い基準電圧VR63との間に接続された63個の同
じ値の抵抗器RRで構成された抵抗分割器から供給され
る。
第９図は、典型的な電圧VAiに対する一般的な形状をV
Iの関数として示している。VAiは破線で示すような三角
形状を有しているのが理想的である。実際の増幅特性に
より、VAiは実線で示すようなより丸みの付いた形状を
実際に有している。
典型的な増幅器Aiの内部構成が第10図に示されてい
る。電圧VI及びVRiは、同一のNPNトランジスタQLi及びQ
RiのベースbsL及びbsRに各々供給され、そのエミッタem
L及びemRは電流源IEiに接続される。QLiのコレクタcL
は、NPNカスコードトランジスタQCAiのエミッタに接続
され、そのベースはバイアス電圧VCAを受け取る。負荷
抵抗RAiは高い供給電圧の源VCCと、トランジスタQCAiの
コレクタccAiとの間に接続され、そのコレクタは、更
に、バッファ増幅器AAiの入力に接続され、そしてその
出力は、電圧VAiを発生する。重要なことに、トランジ
スタQLi及びQRiのコレクタcL及びcRは、増幅器Ai-8及び
Ai+8のトランジスタQRi-8及びQLi+8のコレクタcRi−８
及びcLi＋８に各々接続される。
増幅器Aiは、増幅器Ai-8とは異なった仕方で動作す
る。VIがVRiに等しいときには、差動対QLi及びQRiのバ
ランスがとれて、VAiがゼロ交差をもつことになる。増
幅器Ai-8の差動対QLi-8及びQRi-8は、VIがVRi-8に等し
いときにバランスがとれる。トランジスタQRi-8に接続
されたコレクタにより、VAiはそのポイントにおいて別
のゼロ交差を有する。その結果、VAiは、ViがVRi-4に等
しいときに最大電圧に到達し、そしてViがVRi-12より小
さいか又はVRi+4より大きいときに最小電圧において一
定となる。増幅器Ai+8との相互作用により、信号VAi+8
が同様に制御される。
フォールディングアレイ18は、各16番目の中間信号V
Aiを電気的に合成し、16個の電圧VB0−VB7及びVBN0−V
BN7を発生する。これらの信号は、16個のバッファ増幅
器B0−B7及びBN0−BN7の出力から各々供給され、その入
力は所望のAi増幅器の出力に接続される。第８図の丸印
は結合を表わしている。
第11図は、VIの関数として得られるVB信号の部分を表
わしている。この場合も、VB0は、太い線で示されてい
る。残りのVB信号は、図示されたように、同じ形状及び
間隔を有している。VAi信号の先端の丸みにより、第11
図の各VB信号は、ほゞ正弦波であるような反復性の丸み
付けされた三角波形状を有している。VB信号はVIがVR0
からVR63までの入力範囲にわたって変化するときにそれ
らの極端レベル間で繰り返しの遷移を生じさせる。
第12図には、補間回路12及び微比較器20が詳細に示さ
れている。第１図の回路12の端子VBM及びVBNMは、第11
図のノードNN0及びV0に各々接続されている。従って、
第１図に示されたVBM及びVBNMは、各々、第12図のVBN0
及びVB0に等しい。抵抗器連鎖Ｓ及びSNは、本質的に抵
抗器のリングとなる。これにより、VIがVR0乃至VR63ま
での入力範囲にわたって変化するとき補間がVBサイクル
全体に及ぶように拡張される。
連鎖Ｓ及びSNを形成する抵抗器は、第12図にRIと示さ
れており、それ故、同じ値を有している。各対の連続す
る入力ノード間には４つの補間抵抗器RIが存在する。遅
延回路網Ｄにおいては、入力ノードに接続された補償抵
抗器が補間抵抗器と同じ値を有する。入力ノードに最も
接近している補間ノードに接続されていた補償抵抗器
は、他の抵抗器の1/4の値に等しい値を有している。そ
の結果、回路12は、VB信号の各連続する対間で４の計数
で補間を行ない、64個の電圧VD0−VD31及びVDN0−VDN31
を発生する。
比較器のグループ20は、32個のマスター／スレーブフ
リップ−フロップC0−C31を備えている。各比較器C
qは、相補的な信号VDqと、VDNqとを比較してデジタルビ
ットDqを発する。VDq及びVDNqの大きさは、重要ではな
く、ゼロ交差があるかどうか、即ち、それらの差が正又
は負であるかどうかだけが重要である。ビットDqは、V
DqがVDNqより大きい場合に論理「１」（例えば）であ
り、その逆も真である。
第13図は、VIの関数としての補間の例を示している。
VD0及びVD4は、各々、上記したようにVBO及びこれから
τMAxだけ遅延されたVB1に等しい。VD0は第13図に太い
線で示されている。（ａ）補間抵抗器はそれらの値が等
しくそして（ｂ）VD1−VD3（VC1−VC3から導出した）
も、VB0及びVB1に対してτMAXだけ遅延されているの
で、電圧VD1−VD3は、任意の瞬間に、電圧VD0と、VD4と
の間で等しく離されている。電圧VDN1、VDN2及びV
DN3も、同様に、電圧VDN0とVDN4との間で等しく離され
ている。
相補的なVD0及びVDN0は、VIがVR0に等しいときにゼロ
交差を有する。同様に、対VD4とVDN4も、VR1にゼロ交差
を有する。例えば、第13図に線26で示されたように、VI
がVR0とVR1との間の値を有する場合に生じる状態につい
て考える。比較器20は、ビットD0、D1、D2、D3及びD4を
「00111」として発生する。補間された信号から得られ
るビット、即ちこの例では中間の３ビット「011」は、V
B信号のみから得られるものよりも微細なデジタル変換
を達成する。
入力電圧VIを正確に表わすための補間の機能は、ゼロ
交差電圧Voの付近にあるVD信号の傾斜によって決定され
る。信号VBは、Voの付近で実質的に直線状に変化する。
即ち、それらの傾斜はVoの付近のVIの関数としてほゞ一
定である。又、VB信号は、Vo付近に実質的に同じ傾斜を
有している。連続するVB信号は、VIの関数として互いに
部分的に重畳するので、VD信号は、Voの付近で実質的に
直線的に変化し、ほゞ同じ傾斜を有している。
VD信号は、それらの極端な電圧レベルの付近で非直線
的に変化する。然し乍ら、比較器20にとってはゼロ交差
のみが重要である。これら比較器は、VD信号が実質的に
同じ一定の傾斜をもつような充分に広い領域がVoの付近
にある場合に、正確な分解能を発揮する。非直線的な領
域は、精度に著しく影響しない。VB信号が互いに重畳す
る量を適当に選択することにより、回路12及び20の組合
体は、著しい数のVB信号を必要とすることなく高い分解
能を発揮する。
最小の補間は２のファクタである。通常は、８のファ
クタの場合に、良好な分解能が得られる。
第７図に戻ると、エンコーダ22は、32ビットのD0−D3
1の連鎖を５つの最下位ビットMSB−３ないしMSB−７の
デジタル出力コードにエンコードする。エンコーダ22
は、適当にプログラムされたリードオンリメモリであ
る。
粗比較器24は、３対の実質的に相補的な更に別の信号
28に応答して３つの最上位ビットMSB−０ないしMSB2の
デジタル出力コードを発生する３つのマスター／スレー
ブフリップ−フロップで構成される。A/Dコンバータ
は、VB信号とほゞ同様に信号28を発生する。然し乍ら、
信号28は、VB信号の反復フォールディング形状を有して
いない。便宜上、第７図及び第８図は、アレイ18のバッ
ファ増幅器30から電圧28が供給されることを示してい
る。
本発明の種々の素子を製造する方法は、半導体業界で
既に知られている。A/Dコンバータは、酸化物による分
離を用いてアクティブな半導体領域を分離するようにモ
ノリシック集積回路形態で製造されるのが好ましい。
発明の効果 本発明のA/Dコンバータは、補間回路のインピーダン
ス素子による信号遅延の影響が解消され、非常に高速度
でも、高精度を維持できる。
本発明のA/Dコンバータは、それに匹敵する他の８ビ
ットフラッシュコンバータよりもチップの占有領域が著
しく少ない。回路12、18及び20は、フラッシュコンバー
タのエンコード回路とほゞ同じ面積を必要とするが、比
較器内のトランジスタの数が各増幅器Ai内のトランジス
タ数の数倍である。従って、チップの面積は、典型的
に、ほゞ1/3に減少される。又、本発明のコンバータ
は、入力キャパシタンスが低く且つ消費電力が低い。
特定の実施例について本発明を説明したが、上記の説
明は本発明を解説するためのものであって、本発明の範
囲をこれに限定するものではない。特許請求の範囲に規
定された本発明の真の精神及び範囲から逸脱することな
く、種々の変更や修正や適用がなされ得ることが当業者
に明らかであろう。
【図面の簡単な説明】
第１図は、本発明による補間システムの実施例を示す回
路図、 第２図は、第１図のシステムによって補間することので
きる信号のグラフ、 第３図は、補償抵抗器をもたない第１図の一部分を示す
拡大図、 第４図は、第３図において生じる伝送遅延を説明するた
めのタイミング図、 第５図は、第３図と同様であるが補償抵抗器が含まれた
場合を示す図、 第６図は、第５図の伝送遅延補償を示すタイミング図、 第７図は、第１図の補間システムを用いたフォールディ
ング型A/Dコンバータの一般的なブロック図、 第８図は、第７図の入力回路を示す回路図、 第９図は、第８図の典型的な入力増幅器からの出力電圧
を示すグラフ、 第10図は、この増幅器の回路図、 第11図は、第12図のシステムによって補間される信号を
示すグラフ、 第12図は、第７図の補間／出力回路の回路図、そして 第13図は、補間によって生じた信号を示すグラフであ
る。 VB0、VB1、……VBM：主信号 VBN0、VBN1、……VBNM：別の主信号 10……入力回路 VI……パラメータ 12……補間回路 14……出力回路 P0、PN0、PN-1、PNN-1……出力ポイント Ｓ、SN……抵抗器連鎖 R0、・・・RN-1……抵抗器 Nq……ノード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ペーテル ヘラルドゥス バルトゥス アメリカ合衆国 カリフォルニア州 94086サニーヴェイル 13 タラマック レーン 946 (56)参考文献 特開 昭62−155620（ＪＰ，Ａ)

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】入力範囲にわたって変化するアナログ入力
    電圧（V1）をデジタルコードに変換するアナログデジタ
    ルコンバータであって、 入力電圧範囲（VR63〜VR0）にわたって離間した複数の
    基準電圧（VR0〜VR63）を発生する手段（RR）を備え、 入力電圧（V1）を受け取る第１の入力と、基準電圧（V
    R0〜VR63）のそれぞれ１つを受け取る第２の入力と、入
    力電圧（V1）と基準電圧（VR0〜VR63）のそれぞれ１つ
    との間の電圧差に応じて複数の差動出力電圧を発生する
    差動出力とを有する複数の差動増幅器（A0〜A63）を備
    え、 数組の差動出力電圧を組み合わせて複数の中間電圧（V
    A0〜VA63）を形成する第１の手段（18）を備え、 各中間電圧（VAi）は入力電圧（V1）の関数であって、
    その波形は入力電圧（V1）が対応する基準電圧（VRi）
    を通過するときに極値を生じる三角形状を有し、 中間電圧（VA0〜VA63）の中から選択したものを組み合
    わせて相互に反転した関係にある相補的な主信号対（V
    BO〜VBN0〜VB7／VBN7）を発生する第２の手段（B0〜
    B7、BN0〜BN7）を備え、 各主信号は入力電圧の関数であって、その波形は選択し
    た中間電圧の個々の三角波形で構成されるそれぞれの三
    角形状を有し、 デジタル出力信号（D0〜D31）を発生する１群の比較器
    （C0〜C31）を備える、アナログデジタルコンバータに
    おいて、 ２つの連鎖（Ｓ、SN）の同数（Ｎ）のインピーダンス素
    子（R0〜RN-1、RN0〜RNN-1）で構成される補間手段（1
    2）を有し、各列中の隣り合うインピーダンス素子の
    間、一方の列の一端、及び他方の列の対応する端に接続
    ノード（N1〜NN-1、NN-1〜NNN-1）が存在し、該一方の
    列の端（N0）及び他方の列の対応する端（NN0）から同
    じ番号の位置にある接続ノードが入力ノード対（N0／N
    N0 、NK／N NK 、NL／NNL）及び補間ノード対（N1／NN1、N
    2／NN2、NK-1／NNK-1、……NN-1／NNN-1）を形成し、各
    入力ノード対は相補的な主信号対（VBO／VBN0〜VB7／V
    BN7）の一つをそれぞれ受け取るように接続され、各補
    間ノード対は２つの隣り合う入力ノードの間に存在しそ
    れぞれ相補的な補間信号対（VC0／VCN0〜VC31／VCN31）
    を発生し、入力ノード及び補間ノードの各々は、補間出
    力ポイント（P0／PN0、……P31／PN31）に一対一で対応
    されており、 更に、（ａ）上記入力ノードとそれに対応する補間出力
    ポイントとの間、及び上記補間ノードの少なくとも一部
    とそれに対応する補間出力ポイントとの間に設けられた
    インピーダンス素子（RD0／RDN0……RDN／RDNN-1）から
    構成される遅延手段（Ｄ）を備え、インピーダンス素子
    が補間ノードの一部とそれに対応する補間出力ポイント
    との間に設けられる場合、残りの補間ノードは対応する
    補間出力ポイントに各々直接接続され、 上記比較器群は個々の比較器（C0〜C31）で構成され、
    各比較器は、対応す補間出力ポイント対（P0／PN0、…
    …P31／PN31）の異なるものにおける補間出力信号（VD0
    ／VDN0、……VD31／VDN31）間の比較に応じてデジタル
    出力信号のデジタルビット（D0〜D31）を発生すること
    を特徴とするアナログデジタルコンバータ。
  2. 【請求項２】各々のインピーダンス素子は抵抗器である
    請求項１に記載のアナログデジタルコンバータ。
  3. 【請求項３】上記遅延手段の各抵抗器は、次の式に基づ
    いて選択された抵抗値R D を有し、 R D ＝（τMAX−τ）／CP 但し、τMAXは、入力ノードから補間ノードまでの最大
    伝送遅延であり、τは、入力ノードから、その抵抗器に
    関係してそれに接続された特定ノードまでの伝送遅延で
    あり、そしてCPは、同様に関係した出力ポイントにおけ
    るキャパシタンスである請求項２に記載のアナログデジ
    タルコンバータ。
  4. 【請求項４】上記遅延手段の抵抗器は、τが実質的にτ
    MAXに等しいもの以外の全てのノードに対して設けられ
    る請求項３に記載のアナログデジタルコンバータ。
  5. 【請求項５】アナログ入力信号（V1）に応答してこの入
    力信号に従って各々が同じ電圧範囲にわたって変化し、
    前記入力信号の関数として互いに分離されており、且つ
    入力信号の異なる値で前記電圧範囲の略半分であるゼロ
    電圧（V0）を横切る複数のゼロ交差信号（VB0〜VB7）と
    これらゼロ交差信号を反転した関係にある複数の相補的
    なゼロ交差信号（VBN0〜VBN7）とを得るための入力回路
    （10）、 入力回路からのゼロ交差信号が入力される入力ノード間
    で直列に結合された複数のインピーダンス素子（R0、
    R1、R2、R3…）と入力回路から相補的なゼロ交差信号が
    入力される入力ノード間で直列に結合された別の複数の
    インピーダンス素子（RN0、RN1、RN2、RN3…）とから成
    り、これらインピーダンス素子の間に補間ノードが形成
    され、上記入力カノード及び補間ノードの各々は、複数
    の出力ポイントの各々に一対一で対応されており、隣接
    する入力ノードに加わったゼロ交差信号の補間信号を含
    む複数の拡張されたゼロ交差信号（VC0〜VC31）と別の
    隣接する入力ノードに加わった相補的なゼロ交差信号の
    補間信号を含む複数の拡張された相補的なゼロ交差信号
    （VCN0〜VCN31）とを対応する出力ポイント（P0，P1，P
    2，P3，P4…／PN0，PN1，PN2，PN3，PN4…）に得る補間
    回路（12）、及び 上記複数の拡張されたゼロ交差信号（VCO〜VC31）と、
    上記複数の拡張された相補的なゼロ交差信号（VCNO〜V
    CN31）とを、互いに相補的な信号同士で比較して、比較
    された信号の何れが大きいかに基づいてデジタル出力信
    号のデジタルビットを得る出力回路（14）からなるアナ
    ログデジタルコンバータにおいて、 上記補間回路（12）が、入力ノードとそれに対応する出
    力ポイントとの間、及び補間ノードの少なくとも一部と
    それに対応する出力ポイントとの間に結合された付加的
    なインピーダンス素子（RD0，RD1，RD2…／RDN0，
    RDN1，RDN2 …）を含むことを特徴とするアナログデジタ
    ルコンバータ。
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