DE3686705T2

DE3686705T2 - Schaltung zur interpolation zwischen komplementaeren spannungen.

Info

Publication number: DE3686705T2
Application number: DE8686202173T
Authority: DE
Inventors: De Plassche Rudy Johan Van
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: NXP BV
Priority date: 1985-12-16
Filing date: 1986-12-04
Publication date: 1993-04-01
Anticipated expiration: 2006-12-05
Also published as: EP0227165A3; US4831379A; EP0227165A2; CA1276307C; JPH0761018B2; EP0227165B1; JPS62155620A; DE3686705D1

Description

Die Erfindung betrifft für die Anwendung in Anordnungen wie Analog- Digital-Umsetzer (A/D) geeignete elektronische Schaltungen und insbesondere eine elektronische Schaltung mit auf einen Eingangsparameter VI ansprechenden Eingabemitteln, zum Liefern mehrerer Paare nahezu komplementärer Hauptsignale, von denen jedes mit dem Eingangsparameter variiert.
Die Erfindung betrifft auch eine elektronische Schaltung zur Umsetzung einer analogen, innerhalb eines Eingangsspannungsbereiches schwankenden Eingangsspannung, in einen digitalen Code aus einem Satz von Bits mit höchstem Stellenwert und einem Satz von Bits mit niedrigstem Stellenwert, wobei es folgende Elemente gibt: Mittel zur Lieferung der Bits mit höchstem Stellenwert; Mittel zur Lieferung einer Anzahl über den Eingangsspannungsbereich verteilter Bezugsspannungen; auf die Eingangs- und Bezugsspannungen ansprechende Mittel zur Erzeugung von Paaren nahezu komplementärer Hauptsignale, wobei die Wellenform der Spannung für jedes Hauptsignal als Funktion der Eingangsspannung eine wiederholt abgerundete Dreiecksform ist; und Mittel, die auf die Hauptsignale wirken, um Bits mit niedrigstem Stellenwert zu erzeugen.
Wesentliche Überlegungen beim Entwurf eines A/D-Umsetzers betreffen Geschwindigkeit, Komponentenanzahl und Auflösung. Parallele A/D-Umsetzer (Flash- Converter) bieten die größte Geschwindigkeit. Um eine analoge Eingangsspannung in einen digitalen n-bit-Ausgangscode umzusetzen, verfügt ein Flash-Converter normalerweise über 2n-1 Eingangskomparatoren, die die Eingangsspannung mit 2n-1 entsprechenden, von einem Ohmschen Spannungsteiler gelieferten Bezugsspannungen vergleichen. Siehe beispielsweise J. Peterson, "A Monolithic Video A/D Converter", IEEE JSSC, Dez. 1979, S. 932-937.
Der grundsätzliche Nachteil des Flash-Converters ist die hohe Komponentenanzahl infolge der großen Zahl von Eingangskomparatoren. Um die Anordnung in Form einer integrierten Schaltung einzusetzen, ist eine große Chipfläche erforderlich. Zahlreiche Schaltungsanordnungen sind vorgeschlagen worden, um die Zahl der Komparatoren zu verringern. Siehe beispielsweise die US-Patentschriften 4.270.118 und 4.386.339. Bei diesen Schaltungsanordnungen wird im allgemeinen ein Verlust an Umsetzungsgeschwindigkeit als Kompromiß akzeptiert.
Ein "Faltungssystem" ist eine der vielversprechenderen Techniken zur Verringerung der Komponentenanzahl. In einem Faltungs-A/D-Umsetzer spricht ein Satz von Eingangsverstärkern auf die Eingangsspannung und einen entsprechenden Satz von Bezugsspannungen so an, daß er ein oder mehr Paare komplementärer Wellenformen erzeugt, die eine wiederholt abgerundete Dreiecksform als Funktion der Eingangsspannung haben. Eine Gruppe Feinkomparatoren setzt diese Wellenformen in eine Kette von Bits um, die zu den niedrigstwertigen Bits des Ausgangscodes codiert werden. Die Bits mit höchstem Stellenwert werden einer Gruppe Grobkomparatoren entnommen, die bei der Eingangsspannung entlang eines von der Faltungsanordnung getrennten Kanals wirken. Siehe R. van de Plassche et al, "A High-Speed 7 Bit A/D Converter,"IEEE JSSC, Dez. 1979, S. 938-943. Siehe auch R. van de Grift et al, "A Monolithic 8-Bit Video A/D Converter", IEEE JSSC, Juni 1984, S. 374-378.
Die Chipfläche ist bei einen Faltungsumsetzer einschneidend verkleinert worden, weil dieser erheblich weniger Komparatoren verwendet als ein im übrigens gleichwertiger Flash-Converter. Während Faltungssysteme relativ gute Geschwindigkeit bei niedriger Verlustleistung bieten, muß das ihnen eigene "Abrunden" der Spitzen der wiederholten Dreieckswellenformen berücksichtigt werden, um Auflösungsverluste zu vermeiden. Es ist äußerst wünschenswert, über eine einfache Technik zu verfügen, die die linearen Teile dieser Wellenform mit maximalem Vorteil nutzt.
Die zentrale Eigenschaft dieser Erfindung ist ein System zum Interpolieren zwischen mehrfachen Paaren komplementärer Signale, die sich mit einem Parameter variieren, um weitere Paare komplementärer Signale zu erzeugen, die den Parameter darstellen.
Hierzu ist die elektronische Schaltung, so wie eingangs beschrieben, gekennzeichnet durch Interpolationsmittel mit:
zwei Ketten einer ausgewählten Zahl von Impedanzelementen worin: zwischen jedem Paar aufeinanderfolgender Impedanzelemente in jeder Kette ein Knoten liegt, sowie an einem Ende der einen Kette und an einem entsprechenden Ende der anderen Kette, und die Knotenpaare, die sich auf gleichen Positionen entlang der Ketten befinden, in Paare entsprechender Eingangsknoten und Paare entsprechender Interpolationsknoten aufgeteilt werden, wobei mindestens einer der Eingangsknoten zwischen den Enden jeder Kette liegt, mindestens einer der Interpolationsknoten zwischen den beiden am weitesten entfernten Eingangsknoten in jeder Kette liegt, und jedes Paar interpolierender Knoten ein Paar interpolierter Signale verschafft.
Das Eingabemittel verschafft eine Vielzahl von Paaren nahezu komplementärer Hauptsignale. Die Signale werden normalerweise als Antwort auf eine analoge Eingangsspannung in der Weise erzeugt, daß die Spannungen mindestens eines der Signalpaare in nicht unwesentlicher Weise als Funktion der Eingangsspannung für jeden Wert der Eingangsspannung in dem Maße variiert, in dem diese innerhalb eines Eingangsspannungsbereiches schwankt. Die Hauptsignale sind daher an sich linear (d. h. nicht digital).
Die Interpolation wird mit zwei Ketten einer ausgewählten Zahl einander entsprechender Impedanzelemente, vorzugsweise Widerstände, ausgeführt. Ein Knoten liegt zwischen jedem Paar aufeinanderfolgender Impedanzelemente in jeder Kette sowie an einem Ende der einen Kette und an einem entsprechenden Ende der anderen Kette. Die Knoten teilen sich in Paare auf, die sich auf gleichen Positionen entlang der Ketten befinden. Einige der Knoten sind Eingangsknoten. Andere sind Interpolationsknoten, die so zwischen den Eingangsknoten verteilt sind, daß mindestens einer der Interpolationsknoten zwischen den beiden am weitesten entfernten Eingangsknoten in jeder Kette liegt. Jedes Paar entsprechender Eingangsknoten empfängt ein anderes der Paare von Hauptsignalen. Jedes Paar entsprechender Interpolationsknoten verschafft ein Paar interpolierter Signale.
Die Spannung an jedem Interpolationsknoten ist die Interpolation der Spannungen an den beiden nächsten Eingangsknoten an entgegengesetzten Seiten des Interpolationsknotens. Jedes Impedanzelement in einem Streifen hat vorzugsweise weitgehend dieselbe Impedanz wie das entsprechende Impedanzelement in der anderen Kette. Die interpolierten Signale bei jedem Paar entsprechender Interpolationsknoten sind daher nahezu komplementär zueinander.
Wenngleich das vorliegende Interpolationssystem in weitem Bereich anwendbar ist, ist es besonders für einen Faltungs-A/D-Umsetzer geeignet. Die Hauptsignale sind von einer Faltungsanordnung in dem Umsetzer gelieferte, wiederholt abgerundete dreieckige Wellenformen. Die Ausgangssignale der Interpolationsschaltung bestehen sowohl aus den interpolierten Paaren als auch den Hauptsignalpaaren. Eine Gruppe von Komparatoren erzeugt eine Kette von digitalen Bits durch Vergleich der Spannungen jedes Ausgangssignalpaares.
Die Größen der Spannungsdifferenzen sind bei diesen Vergleichen unwichtig. Nur die "Nulldurchgänge", d. h. die Vorzeichen der Spannungsdifferenzen, sind wesentlich. Die Interpolation vermeidet die Schwierigkeit, das Abrunden der Wellenformspitzen einzubeziehen, da die Veränderung der Wellenformen als Funktion der Eingangsspannung in der Nähe der Nulldurchgänge im wesentlichen linear ist. Interpolieren mit einem Faktor 2-8 liefert normalerweise gute Auflösung. Das Ergebnis ist, daß die Komponentenanzahl ohne Verlust an Geschwindigkeit oder Genauigkeitsabnahme reduziert wird.
Die genannte elektronische Schaltung zur Umsetzung einer analogen Eingangsspannung in einen digitalen Code ist dadurch gekennzeichnet, daß das Mittel zur Generierung umfaßt: Mittel zur Erzeugung einer gleichen Anzahl von Zwischenspannungen, die jeweils den Bezugsspannungen entsprechen und die Spannung kumulativ repräsentieren, wobei die Wellenform für jede Zwischenspannung als Funktion der Eingangsspannung eine abgerundete Dreiecksform mit einem Extremwert ist, der auftritt, wenn die Eingangsspannung geringfügig von der entsprechenden Bezugsspannung abweicht; und Mittel zur Kombinierung von aus den Zwischenspannungen ausgewählten Spannungen zur Erzeugung der Hauptsignale;
das Mittel zur Speisung umfaßt: weitere Mittel zur Kombinierung von aus den Zwischenspannungen ausgewählten Spannungen zur Erzeugung von Paaren nahezu komplementärer, weiterer Signale; und eine Gruppe von Grobkomparatoren, die, durch Vergleich der Signale eines entsprechenden Paares weiterer Signale, je ein anderes der Bits mit höchstem Stellenwert verschaffen; und
das Mittel zum Betrieb umfaßt: Interpolationsmittel mit
zwei Ketten einer ausgewählten Zahl von Impedanzelementen worin: zwischen jedem Paar aufeinanderfolgender Impedanzelemente in jeder Kette ein Knoten liegt, sowie an einem Ende der einen Kette und an dem entsprechenden Ende der anderen Kette, und die Knotenpaare, die sich auf gleichen Positionen entlang der Ketten befinden, in Paare entsprechender Eingangs Knoten und Paare entsprechender Interpolationsknoten aufgeteilt werden, wobei mindestens einer der Eingangsknoten zwischen den Enden jeder Kette liegt, mindestens einer der Interpolationsknoten zwischen den beiden am weitesten entfernten Eingangsknoten in jeder Kette liegt, und jedes Paar interpolierender Knoten ein Paar interpolierter Signale verschafft; und
Mitteln zur Umsetzung der Haupt- und interpolierten Signale in die Bits mit niedrigstem Stellenwert.
Fig. 1 ist ein Schaltbild einer Ausführungsform eines erfindungsgemäßen Interpolationssystems.
Fig. 2 ist eine graphische Darstellung der Signale, die mit dem System aus Fig. 1 interpoliert werden können.
Fig. 3 ist ein allgemeines Blockschaltbild eines Faltungs-A/D-Umsetzers, der das Interpolationssystem von Fig. 1 benutzt.
Fig. 4 ist ein Schaltbild der Eingangsschaltung von Fig. 3.
Fig. 5 ist eine graphische Darstellung der Ausgangsspannung eines typischen Eingangsverstärkers von Fig. 4.
Fig. 6 ist ein Schaltbild dieses Verstärkers.
Fig. 7 ist eine graphische Darstellung von von dem System von Fig. 8 interpolierten Signalen, wobei
Fig. 8 ein Schaltbild der Interpolations-/Ausgangsschaltung von Fig. 3 ist.
Fig. 9 ist eine graphische Darstellung der interpolierten Signale.
In der Zeichnung und den Beschreibungen der bevorzugten Ausführungsformen haben gleiche oder sehr ähnliche Teile die gleichen Bezugszeichen.
Mit Bezug auf die Zeichnung gibt Fig. 1 eine Schaltung zur Interpolation zwischen den Spannungspegeln von M+1 Hauptsignalen VB0, VB1, . . . VBM und M+1 weiteren Hauptsignalen VBN0, VBN1, . . . VBNM wieder. Diese 2M+2 Spannungen werden häufig zusammen als "VB"-Signale bezeichnet. M ist mindestens 1. Die Signale jedes Paares gleich numerierter VB-Signale sind nahezu zueinander komplementär. Das heißt, daß jede Spannung VBNj zum größten Teil das elektrisch Inverse der entsprechenden Spannung VBj ist, mit j von 0 bis M.
Eine Eingangsschaltung 10 liefert komplementäre Signalpaare VB0 und VBN0 bis VBM-1 und VBNM-1 als Antwort auf einen Parameter VI, der typischerweise eine analoge Eingangsspannung ist. In irgendeiner Weise generiert Schaltung 10 auch Spannungen VBM und VBNM. Diese können sich von den anderen VB-Signalen unterscheiden. Wenn wiederholte Sprünge in den VB-Signalen auftreten, können die Spannungen VBM bzw. VBNM Spannungen VB0 bzw. VBN0 sein oder umgekehrt, um "Interpolation um die Ecken" zu verschaffen.
Die VB-Signale haben Spannungskennlinien der in Fig. 2 allgemein angedeuteten Art. Der Einfachheit halber zeigt Fig. 2 nur die Wellenformen für VB0- VBM. Die VBo-Wellenform ist mit dickerer Linie dargestellt. Wenn die Wellenformen für VBN0-VBNM als Funktion von VI dargestellt worden wären, wären sie jeweils das Inverse der Wellenformen von VB0-VBM.
Die VB-Signale liegen als Funktion von VI in einem Abstand voneinander. Sie variieren alle in nahezu dem gleichen Spannungsbereich, dessen Größe mit VS angedeutet wird. Ein aufeinanderfolgendes Paar der VB-Signale besteht aus Spannungen VBj-1 und VBj oder VBNj-1 und VBNj. Die VB-Signale sind so numeriert, daß die höher numerierte Spannung VBj oder VBNj jedes aufeinanderfolgenden Paares bei einem größeren VI-Wert zwischen ihren extremen Spannungswerten springt als die niedriger numerierte Spannung VBJ-1 oder VBNJ-1.
Bei einem gegebenen Wert von VI ist die Spannungsdifferenz zwischen zwei aufeinanderfolgenden VB-Signalen jedesmal, wenn sich mindestens eines von ihnen mit VI ändert, kleiner als VS. Das heißt, die Sprunggebiete für zwei aufeinanderfolgende VB-Signale "überlappen" teilweise als Funktion von VI. Auf diese Weise sind alle VB- Signale "lineare" Signale. Der Nulldurchgangspunkt liegt bei einer Spannung V&sub0; ungefähr auf der Hälfte zwischen den minimalen und maximalen VB-Pegeln.
Fig. 2 zeigt, daß die VB-Wellenformen einander sehr ähnlich sind. Dies ist wünschenswert, aber nicht entscheidend für die Erfindung. Wenn die VB-Signale die in Fig. 2 abgebildeten Formen haben, sind die Spannungsdifferenzen jeweils zwei aufeinanderfolgender VB-Signale bei einem gegebenen VI-Wert idealerweise ungefähr VS/2, wenn sich beide mit VI ändern.
Zurückkehrend zu Fig. 1, so zeigt diese, daß eine Interpolationsschaltung 12 interpolierte Signale erzeugt, deren Spannungen zwischen den Spannungen jedes Paares aufeinanderfolgender VB-Signale liegen. Schaltung 12 besteht aus einer Kette von N Interpolationswiderständen R&sub0;, R&sub1;, . . .RN-1 und einer weiteren Kette von N Interpolationswiderständen RN0, RN1, . . .RNN-1. Wenn q eine ganze Zahl von 0 bis N-1 ist, hat jedes Paar entsprechender Widerstände Rq und RNq nahezu den gleichen Widerstandswert.
Ein Knoten Nq liegt zwischen jedem Paar aufeinanderfolgender Widerstände Rq-1 und Rq. Ein entsprechender Knoten NNq liegt ebenso zwischen jedem Paar aufeinanderfolgender Widerstände RNq-1 und RNq. Außerdem gibt es entsprechende Knoten N&sub0; und NN0 an den Enden der Ketten, wo die Widerstände R&sub0; bzw. RN0 gelegen sind. Einige der Paare entsprechender Knoten sind Eingangsknoten. Die übrigen sind Interpolationsknoten. Mindestens ein Interpolationsknoten liegt zwischen den beiden am weitesten entfernten Eingangsknoten in jeder Kette.
Entsprechende Eingangssignale VBj und VBNj werden den speziellen Eingangsknoten zugeführt, die in der gleichen relativen Position zwischen den Paaren von Eingangsknoten entlang den Widerstandsketten liegen wie das Spannungspaar VBj und VBNj in der Folge der VB-Signale. Insbesondere empfangen die Eingangsknoten N&sub0; und NN0 die Spannungen VB0 bzw. VBN0. Wenn K und L ausgewählte ganze Zahlen in dem Bereich zwischen 2 und N sind (mit L größer als K), dann zeigt Fig. 1, daß das nächste Eingangsknotenpaar NK und NNK das nächste Paar VB1 und VBN1 empfängt und daß das Eingangsknotenpaar NL und NNL das Paar VBM-1 und VBNM-1 empfängt. Spannungen VBM bzw. VBNM werden den Anschlüssen an den Enden der Ketten zugeführt, wo die Widerstände RN-1 und RNN-1 gelegen sind. Diese Anschlüsse sind zusätzliche Eingangsknoten, wenn sich die Spannungen VBM und VBNM von den anderen VB-Signalen unterscheiden.
Jedes Paar entsprechender Interpolationsknoten liefert ein Paar entsprechender interpolierter Signale, die im wesentlichen zueinander komplementär sind. Beispielsweise zeigt Fig. 1, daß Interpolationsknotenpaare N&sub1; und NN1, N&sub2; und NN2, ..., NK-1 und NNK-1 jeweils K-1 interpolierte Signalpaare VD1 und VDN1, VD2 und VDN2, ..., VDK-1 und VDNK-1 liefern. Die gestrichelte Linie in Fig. 2 stellt eine typische Form für VD1 dar.
Zur Vereinfachung der Erläuterung wird das "B" im Index jeder der Folgen VB0-VBM-1 und VBN0-VBNM-1 in "D" verändert, nachdem diese Signale die Widerstandsketten durchlaufen haben. Die Ausgangssignale der Schaltung 12 bestehen daher aus N Signalpaaren VD0 und VDN0-VDN-1 und VDNN-1. Diese werden häufig zusammen als VD-Signale bezeichnet, von denen die N-M-Paare die interpolierten Signale und die übrigen M Paare die Hauptsignalpaare sind. Jede Spannung VDNq ist das Inverse der Spannung VDq.
Der Unterschied in der Eingangsspannung VI bei den Nulldurchgängen für zwei beliebige aufeinanderfolgende VB-Signale ist normalerweise der gleiche für alle Paare aufeinanderfolgender VB-Signale. Die Widerstände sind normalerweise in gleichen Anzahlen zwischen den Eingangsknoten (einschließlich der VBM- und VBNM-Anschlüsse) über die Ketten verteilt. Demzufolge sind die VD-Nulldurchgänge in gleichen Inkrementen als Funktion von VI verteilt.
Eine Ausgangsschaltung 14 empfängt die VD-Signale und bearbeitet sie in irgendeiner Weise. Fig. 1 zeigt beispielsweise, daß die VD-Signale in einen digitalen Code umgesetzt werden.
Fig. 3 erläutert eine Anwendung des vorliegenden Interpolationssystems für einen mehrfachfaltenden 8-Bit-A/D-Umsetzer. Die Eingangsschaltung 10 von Fig. 1 besteht hier aus einer Eingangsverstärkeranordnung 16 und einer Faltungsanordnung 18. Die Ausgangsschaltung 14 von Fig. 1 besteht aus einer Gruppe 20 von Feinkomparatoren und einem Codierer 22. Der Umsetzer umfaßt auch eine Gruppe 24 von Grobkomparatoren.
Fig. 4 zeigt Einzelheiten der Anordnungen 16 und 18. Die Verstärkeranordnung 16 enthält 64 in 8 Zeilen und 8 Spalten angeordnete Eingangsverstärker A&sub0;- A&sub6;&sub3;. Wenn i eine ganze Zahl von 0 bis 63 ist, verstärkt jeder Verstärker Ai die Differenz zwischen der analogen Eingangsspannung VI und einer entsprechenden Bezugsspannung VRi, um eine verstärkte Ausgangsspannung VAi zu erhalten. Die Spannungen VR0-VR63 werden von einem Widerstandsteiler aus 63 Widerständen RD mit gleichen Werten, die zwischen die niedrige und die hohe Bezugsspannung VR0 bzw. VR63 geschaltet sind, geliefert.
Fig. 5 erläutert die allgemeine Form für eine typische Spannung VAi als Funktion von VI. Das Signal VAi hätte idealerweise die mit gestrichelter Linie dargestellte Dreiecksform. Wegen der Eigenschaften der in der Praxis verwendeten Verstärker hat die Spannung VAi tatsächlich mehr abgerundete Form, wie mit der durchgezogenen Linie angedeutet wird.
Der innere Aufbau eines typischen Verstärkers Ai ist in Fig. 6 dargestellt. Spannungen Vi bzw. VRi werden an die Basen identischer npn-Transistoren QLi und QRi gelegt, deren Emitter miteinander und mit einer Stromquelle IEi verbunden sind. Der Kollektor von QLi ist mit dem Emitter eines npn-Kaskodentransistors QCAi verbunden, dessen Basis eine gemeinsame Kaskodenvorspannung VCA empfängt. Ein Lastwiderstand RAi ist zwischen eine Quelle einer hohen Speisespannung VCC und den Kollektor des Transistors QCAi geschaltet. Dieser Kollektor ist außerdem mit dem Eingang eines Pufferverstärkers AAi verbunden, dessen Ausgang die Spannung VAi liefert. Wichtig dabei ist, daß die Kollektoren der Transistoren QLi bzw. QRi mit den Kollektoren der Transistoren QRi-8 bzw. QLi+8 in den Verstärkern Ai-8 und Ai+8 verbunden sind.
Der Verstärker Ai arbeitet mit dem Verstärker Ai-8 in differentieller Weise zusammen. Wenn VI gleich VRi ist, ist das Differentialpaar QLi und QRi symmetrisch, so daß VAi einen Nulldurchgang hat. Das Differentialpaar QLi-8 und QRi-R im Verstärker Ai-8 ist symmetrisch, wenn VI gleich VRi-8 wird. Wegen der Kollektorverbindung mit dem Transistor QRi-8 hat VAi an diesem Punkt einen weiteren Nulldurchgang. Das Ergebnis ist, daß VAi ein Spannungsmaximum erreicht, wenn VI gleich VRi-4 wird und bei einer Minimumspannung konstant ist, wenn VI kleiner als VRi-12 oder größer als VRi+4 ist. Die Wechselwirkung mit dem Verstärker Ai+8 steuert das Signal VAi+8 in gleicher Weise.
Eine andere Gruppe von Eingangsverstärkern liefert die erforderlichen Wechselwirkungen am unteren Ende mit den Verstärkern A&sub0;-A&sub7; in der unteren Zeile, um dafür zu sorgen, daß ihre Signale VA0-VA7 weitgehend die gleiche Form haben wie das typische Signal VAi. Auch sind einige weitere Signale des VAi-Typs erforderlich, um für einige der VB-Signale am oberen Ende der VI-Eingangsbereiches (d. h. nahe AVR63) für die notwendigen Formen zu sorgen. Diese weiteren Signale werden von einer Gruppe Eingangsverstärker geliefert, die mit den Verstärkern A&sub5;&sub6;-A &sub6;&sub3; in der oberen Zeile zusammenarbeiten. Die verschiedenen zusätzlichen Verstärker sind in der Zeichnung nicht angegeben, aber sie sind im allgemeinen ähnlich wie Verstärker Ai.
Die Faltungsanordnung 18 kombiniert jedes sechzehnte Zwischensignal VAi elektrisch, um 16 Spannungen VB0-VB7 und VBN0-VBN7 zu erzeugen. Diese Signale werden von jeweils einem Ausgang der 16 Pufferverstärker B&sub0;-B&sub7; und BN0-BN7 geliefert, deren Eingänge selektiv mit den Ausgängen der gewünschten Ai-Verstärker gekoppelt sind. Die Kreise in Fig. 4 stellen diese Kopplungen dar.
Fig. 7 stellt einen Teil der resultierenden VB-Signale als Funktion von VI dar. VB0 wird wieder mit dickerer Linie wiedergegeben. Die übrigen VB-Signale haben dieselben Formen und Abstände wie die abgebildeten. Wegen des Abrundens der Spitzen der VAi-Signale hat jedes VB-Signal in Fig. 7 eine wiederholt abgerundete Dreiecksform, beinahe die Form einer Sinuswelle. Die VB-Signale springen wiederholt zwischen ihren Extremwerten, wenn sich VI innerhalb des sich von VR0 bis VR63 erstreckenden Eingangsbereiches ändert. Das Wiederholungsintervall beträgt 16·Δ VR, wobei Δ VR die Spannung über einem beliebigen Widerstand RD ist.
Fig. 8 zeigt Einzelheiten der Interpolationsschaltung 12 und der Feinkomparatoren 20. Die Signale VBM und VBNM in Schaltung 12 von Fig. 1 sind die Signale VBN0 bzw. VB0 in Fig. 8. Die beiden Widerstandsketten werden im wesentlichen zu einem Ring von Widerständen. Dies ermöglicht es, daß die Interpolation sich über alle VB-Zyklen erstreckt, wenn VI von VR0 bis VR63 reicht.
Die mit RI bezeichneten Widerstände haben alle den gleichen Wert. Zwischen jedem Paar aufeinanderfolgender Eingangsknoten liegen vier Widerstände RI. Entsprechend interpoliert die Schaltung 12 zwischen jedem aufeinanderfolgenden Paar von VB-Signalen mit dem Faktor 4, um 64 Spannungen VD0-VD31 und VDN0-VDN31 zu generieren.
Die Komparatorgruppe 20 besteht aus 32 Master-Slave-Flipflops C&sub0;-C&sub3;&sub1;. Jeder Komparator Cq vergleicht komplementäre Signale VDq und VDNq, um ein digitales Bit Dq zu generieren. Die Größe der Spannungen VDq und VDNq ist nicht wesentlich, nur ob ein Nulldurchgang auftritt, d. h. ob ihre Differenz positiv oder negativ ist. Bit Dq ist (beispielsweise) eine logische "1", wenn VDq größer als VDNq ist und umgekehrt.
Ein Beispiel für die Interpolation wird in Fig. 9 erläutert. Es zeigt, wie die interpolierten Spannungen VD5-VD7 zwischen den Eingangsspannungen VB1/VD4 und VB2/VD8 gleichverteilt sind. Das komplementäre Paar VB1 und VBN1 hat einen Nulldurchgang, wenn VI gleich VR1 wird. Das Paar VB2 und VBN2 hat einen Nulldurchgang bei VR2. Was geschieht nun, wenn VI einen Wert zwischen VR1 und VR2 hat, wie beispielsweise in Fig. 9 durch die Linie 26 dargestellt wird? Die Komparatoren würden die Bits D4, D5, D6, D7 und D8 als "00111" liefern. Die aus den interpolierten Signalen resultierenden Bits, d. h. in diesem Beispiel die drei Zwischenbits "011", verschaffen eine feinere digitale Umsetzung als die allein von den VB-Signalen verfügbaren.
Die Fähigkeit der Interpolation, eine genaue Wiedergabe der Eingangsspannung VI zu liefern, wird durch die Steilheiten der interpolierten Signale in der Nähe der Nulldurchgangsspannung V&sub0; bestimmt. Die VB-Signale ändern sich nahezu linear in der Nähe von V&sub0;. Das heißt, das ihre Steilheiten als Funktion von VI in der Nähe von V&sub0; weitgehend konstant sind. Die VB-Signale haben auch nahezu die gleiche Steilheit nahe V&sub0;. Da aufeinanderfolgende VB-Signale einander als Funktion von VI teilweise überlappen, ändern sich die interpolierten Signale in nahezu linearer Weise nahe V&sub0; und haben dort weitgehend die gleiche Steilheit.
Die VD-Signale (einschließlich sowohl der Haupt- als auch der interpolierten Signale) ändern sich in nicht-linearer Weise in der Nähe ihrer extremen Spannungspegel. Für die Komparatoren 20 sind jedoch nur die Nulldurchgänge wesentlich. Sie liefern eine genaue Auflösung, wenn es um V&sub0; herum einen genügend breiten Bereich gibt, in dem die interpolierten Signale nahezu die gleiche, konstante Steilheit haben. Die nichtlinearen Bereiche beeinträchtigen die Genauigkeit nicht wesentlich. Wenn der Überlappungsgrad der VB-Signale geeignet gewählt wird, verschafft die Kombination der Schaltungen 12 und 20 hohe Auflösung, ohne daß eine allzu hohe Zahl von VB-Signalen benötigt wird.
Für die minimale Interpolation gilt ein Faktor 2. Für typische Parameter ergibt eine Interpolation mit einem Faktor 8 normalerweise eine gute Auflösung.
Zurückkehrend zu Fig. 3, so zeigt diese, daß der Codierer 22 die Kette von 32 Bits D0-D31 in die fünf Bits mit dem kleinsten Stellenwert MBS-3- MSB-7 eines digitalen Ausgangscodes codiert. Der Codierer 22 ist ein geeignet programmierter Festwertspeicher, der die Bitkette in herkömmlicher Weise verarbeitet.
Grobkomparatoren 24 enthalten drei Master-Slave-Flipflops, die als Antwort auf drei jeweilige Paare nahezu komplementärer weiterer Signale 28 jeweils die drei Bits mit höchstem Stellenwert MSB-MSB-2 des digitalen Ausgangscodes liefern. Der A/D-Umsetzer erzeugt Signale 28 in weitgehend der gleichen Weise wie die VB- Signale. Der Einfachheit halber zeigt Fig. 3, daß die Faltungsanordnung 18 Signale 28 liefert. Mit Bezug auf Fig. 4 werden Spannungen 28 von entsprechenden Pufferverstärkern 30 geliefert, deren Eingänge mit ausgewählten Ausgängen der Ausgänge Ai gekoppelt sind. Die Wellenformen für die Signale 28 haben jedoch nicht die wiederholte Faltungsform der VB-Signale.
Einer der Komparatoren 24 liefert das Bit mit höchstem Stellenwert MSB durch Vergleich (a) des Signals, das durch Kombinieren der Spannungen VA0, VA4, VA8, ...VA28 und VA32 gebildet worden ist, mit (b) dem komplementären, durch Kombinieren der Spannungen VA40, VA44, . . . VA60 gebildeten Signal. Ein anderer vergleicht (a) das durch Kombinieren der Spannungen VA0, VA4, VA8, VA12, VA16, VA40, VA44 und VA48 gebildete Signal mit (b) dem Komplement dieses Signals, um das zweite Bit mit höchstem Stellenwert MSB-1 zu erzeugen. Die Spannungen von einigen der zusätzlichen, nicht in der Zeichnung angegebenen Eingangsverstärker werden auch zu den Eingangssignalen für die MSB- und MSB-1-Komparatoren kombiniert, um "um die Ecken herum" Stetigkeit zu erhalten. Der letzte der Komparatoren 24 erzeugt MSB-2 in ähnlicher Weise.
Verfahren zur Herstellung der verschiedenen Elemente der vorliegenden Erfindung sind in der Halbleitertechnik gut bekannt. Der A/D-Umsetzer wird vorzugsweise als monolithische integrierte Schaltung mit Oxidisolation zum Trennen der aktiven Bereiche in einer Halbleiterscheibe hergestellt.
Der vorliegende A/D-Umsetzer nimmt deutlich weniger Chipfläche ein als der im übrigen vergleichbare 8-Bit-Flash-Converter. Während die Schaltungen 12,18 und 20 ungefähr die gleiche Fläche benötigen wie die Codierungsschaltung des Flash- Converters, ist die Anzahl Transistoren in einem Komparator mehrere Male größer als in jedem Verstärker Ai. Folglich ist die Chipfläche typischerweise um ungefähr einen Faktor drei reduziert. Der vorliegende Umsetzer hat auch eine niedrige Eingangskapazität und niedrige Leistungsaufnahme.
Wenngleich die Erfindung anhand spezieller Ausführungsformen beschrieben worden ist, dient diese Beschreibung nur der Erläuterung und soll den Rahmen der beanspruchten Erfindung nicht einschränken. Beispielsweise könnten die Eingangsverstärker in vier Zeilen und sechzehn Spalten oder umgekehrt angeordnet werden.
Daher können verschiedene Änderungen, Abwandlungen und Anwendungen von dem Fachkundigen vorgenommen werden, ohne den Rahmen der Erfindung, wie in den beiliegenden Ansprüchen definiert, zu verlassen.

Claims

1. Elektronische Schaltung mit auf einen Eingangsparameter (VI) ansprechenden Eingabemitteln (10), zum Liefern mehrerer Paare nahezu komplementärer Hauptsignale (VB0-VBN0, . . ., VBM-1-VBNM-1), von denen jedes mit dem Eingangsparameter variiert, gekennzeichnet durch Interpolationsmittel (12) mit:

zwei Ketten einer ausgewählten Zahl von Impedanzelementen (R&sub0;, . . ., RN-1; RN0, . . ., RNN-1) worin: zwischen jedem Paar aufeinanderfolgender Impedanzelemente in jeder Kette ein Knoten (N&sub1;, . . ., NN-1; NN1, . . ., NNN-1) liegt, sowie an einem Ende (N&sub0;) der einen Kette und an einem entsprechenden Ende (NN0) der anderen Kette, und die Knotenpaare, die sich auf gleichen Positionen entlang der Ketten befinden, in Paare entsprechender Eingangs-(N&sub0;, NK, NL; NNN0, NNK, NNL) Knoten und Paare entsprechender Interpolations-(N&sub1;, N&sub2;, NK-1, NK+1; NN1, NN2, NNK-1, NNK+1) Knoten aufgeteilt werden, wobei mindestens einer der Eingangsknoten (NK; NNK) zwischen den Enden jeder Kette liegt, mindestens einer der Interpolationsknoten (N&sub2;, NN2) zwischen den beiden am weitesten entfernten Eingangsknoten in jeder Kette liegt, und jedes Paar interpolierender Knoten ein Paar interpolierter Signale (VD1, VD2, . . . VDK-1, VDK+1; VDN1, VDN2, VDNK-1, VDNK+1) verschafft.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß jedes Impedanzelement in einer der Ketten weitgehend die gleiche Impedanz wie das gleichpositionierte Impedanzelement in der anderen Kette hat, wobei die Signale jedes Paares interpolierter Signale nahezu komplementär zueinander sind.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß jedes Impedanzelement ein Widerstand ist.

4. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß das oben erwähnte Ende jeder Kette mit dem anderen Ende einer der Ketten verbunden ist.

5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß jedes Paar aufeinanderfolgender Eingangsknoten durch dieselbe Zahl von Impedanzelementen entlang jeder Kette getrennt ist.

6. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Zahl der Impedanzelemente gleich der oder größer als zweimal die Zahl von Hauptsignalen ist, wobei mindestens einer der Interpolationsknoten zwischen jedem Paar aufeinanderfolgender Eingangsknoten entlang jeder Kette liegt.

7. Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß jedes Paar aufeinanderfolgender Eingangsknoten durch dieselbe Zahl von Impedanzelementen entlang jeder Kette getrennt ist.

8. Schaltung nach Anspruch 7, dadurch gekennzeichnet, daß die Zahl von Impedanzelementen, die jedes Paar aufeinanderfolgender Eingangsknoten entlang jeder Kette trennen, zwischen 2 und 8 liegt.

9. Schaltung nach Anspruch 8, dadurch gekennzeichnet, daß jedes Impedanzelement ein Widerstand ist.

10. Schaltung nach Anspruch 2, wobei die Hauptsignale als Reaktion auf eine analoge Eingangsspannung generiert werden, dadurch gekennzeichnet, daß mindestens eines der Paare von Hauptsignalen in nicht unwesentlicher Weise als Funktion der Eingangsspannung für jeden Wert der Eingangsspannung in dem Maße variiert, in dem diese innerhalb eines Eingangsspannungsbereiches schwankt.

11. Schaltung nach Anspruch 10, dadurch gekennzeichnet, daß die Haupt- und interpolierten Signale alle innerhalb nahezu des gleichen Signalspannungsbereiches schwanken.

12. Schaltung nach Anspruch 11, dadurch gekennzeichnet, daß die Spannungsdifferenz zwischen zwei Hauptsignalen an aufeinanderfolgenden Eingangsknoten entlang jeder Kette bei einem gegebenen Wert der Eingangsspannung kleiner ist als die Größe VS des Signalspannungsbereichs, wenn sich mindestens eines der zwei Signale bei dem gegebenen Wert mit der Eingangsspannung ändert.

13. Schaltung nach Anspruch 12, dadurch gekennzeichnet, daß die vorangehende Spannungsdifferenz optimalerweise VS/2 ist, wenn die beiden Signale sich beide bei dem gegebenen Wert mit der Eingangsspannung ändern.

14. Schaltung nach Anspruch 13, dadurch gekennzeichnet, daß jedes Impedanzelement ein Widerstand ist.

15. Schaltung nach Anspruch 2, gekennzeichnet durch Ausgabemittel (14) zur Umsetzung der Haupt- und interpolierten Signale in einen digitalen Code (MSB, . . ., LSB).

16. Schaltung nach Anspruch 15, dadurch gekennzeichnet, daß das Ausgabemittel (14) eine Gruppe von Komparatoren (C&sub0;, . . ., C&sub3;&sub1;) umfaßt, die als Reaktion auf ein anderes der Paare entsprechender Haupt- und interpolierender Signale je ein digitales Bit verschaffen.

17. Schaltung nach Anspruch 15, dadurch gekennzeichnet, daß das Eingabemittel (10) umfaßt: Mittel (RD) zur Verschaffung einer Anzahl über einen Eingangsspannungsbereich verteilter Bezugsspannungen; Mittel (A&sub0;, . . ., A&sub6;&sub3;), die auf eine innerhalb eines Eingangsspannungsbereiches schwankende Eingangsspannung (VI) ansprechen, zur Erzeugung einer gleichen Anzahl von Zwischenspannungen, die jeweils den Bezugsspannungen (VAi) entsprechen und die Eingangsspannung kumulativ repräsentieren, wobei die Wellenform (VAi) für jede Zwischenspannung als Funktion der Eingangsspannung eine abgerundete Dreiecksform mit einem Extremwert ist, der auftritt, wenn die Eingangsspannung geringfügig von der entsprechenden Bezugsspannung abweicht; und Mittel (B&sub0;, . . ., B&sub7;; BN0, . . ., BN7) zur Kombinierung von aus den Zwischenspannungen ausgewählten Spannungen zur Erzeugung der Hauptsignale.

18. Elektronische Schaltung zur Umsetzung einer analogen, innerhalb eines Eingangsspannungsbereiches schwankenden Eingangsspannung (VI), in einen digitalen Code aus einem Satz von Bits mit höchstem Stellenwert (MSB, MSB-1, MSB-2) und einem Satz von Bits mit niedrigstem Stellenwert (MSB-3, . . . , MSB-7), wobei es folgende Elemente gibt: Mittel (24) zur Lieferung der Bits mit höchstem Stellenwert; Mittel (10, 16) zur Lieferung einer Anzahl über den Eingangsspannungsbereich verteilter Bezugsspannungen; auf die Eingangs- und Bezugsspannungen ansprechende Mittel (10, 18) zur Erzeugung von Paaren nahezu komplementärer Hauptsignale (VB0, ..., VB7; VBN0, . . ., VBN7), wobei die Wellenform der Spannung für jedes Hauptsignal als Funktion der Eingangsspannung eine wiederholt abgerundete Dreiecksform ist; und Mittel (12, 14, 20, 22), die auf die Hauptsignale wirken, um Bits mit niedrigstem Stellenwert zu erzeugen; dadurch gekennzeichnet, daß das Mittel zur Generierung umfaßt: Mittel (A&sub0;, . .., A&sub6;&sub3;) zur Erzeugung einer gleichen Anzahl von Zwischenspannungen (VA0, . . ., VA63), die jeweils den Bezugsspannungen entsprechen und die Spannung kumulativ repräsentieren, wobei die Wellenform für jede Zwischenspannung als Funktion der Eingangsspannung eine abgerundete Dreiecksform mit einem Extremwert ist, der auftritt, wenn die Eingangsspannung geringfügig von der entsprechenden Bezugsspannung abweicht; und Mittel (B&sub0;, B&sub1;, . . .; BN0, BN1 . . .) zur Kombinierung von aus den Zwischenspannungen ausgewählten Spannungen zur Erzeugung der Hauptsignale;

das Mittel zur Speisung umfaßt: weitere Mittel zur Kombinierung von aus den Zwischenspannungen ausgewählten Spannungen zur Erzeugung von Paaren nahezu komplementärer, weiterer Signale (28); und eine Gruppe von Grobkomparatoren (24), die, durch Vergleich der Signale eines entsprechenden Paares weiterer Signale, je ein anderes der Bits mit höchstem Stellenwert verschaffen; und

das Mittel zum Betrieb umfaßt: Interpolationsmittel (12) mit zwei Ketten einer ausgewählten Zahl von Impedanzelementen (R&sub0;, . . ., RN-1; RN0, . . ., RNN-1,) worin: zwischen jedem Paar aufeinanderfolgender Impedanzelemente in jeder Kette ein Knoten (N1, . . ., NN-1; NN1, . . ., NNN-1) liegt, sowie an einem Ende (N&sub0;) der einen Kette und an dem entsprechenden Ende (NN0) der anderen Kette, und die Knotenpaare, die sich auf gleichen Positionen entlang der Ketten befinden, in Paare entsprechender Eingangs-(N&sub0;, NK, NL; NNN0, NNK, NNL) Knoten und Paare entsprechender Interpolations-(N&sub1;, N&sub2;, NK-1, NK+1; NN1, NN2, NNK-1, NNK+1) Knoten aufgeteilt werden, wobei mindestens einer der Eingangsknoten (NK; NNK zwischen den Enden jeder Kette liegt, mindestens einer der Interpolationsknoten (N&sub2;, NN2) zwischen den beiden am weitesten entfernten Eingangsknoten in jeder Kette liegt, und jedes Paar interpolierender Knoten ein Paar interpolierter Signale (VD1, VD2, . . . VDK-1, VDK+1; VDN1, VDN2, VDNK-1, VDNK+1) verschafft; und

Mitteln (20, 22) zur Umsetzung der Haupt- und interpolierten Signale in die Bits mit niedrigstem Stellenwert.

19. Schaltung nach Anspruch 18, dadurch gekennzeichnet, daß das Mittel zur Umsetzung umfaßt: eine Gruppe aus Feinkomparatoren (20), die, durch Vergleich der Signale eines anderen Paares der Haupt- und interpolierten Signale, je ein digitales Ausgangssignal (D&sub0;, . . ., D&sub3;&sub1;) verschaffen; und Mittel (22) zur Codierung der digitalen Signale zur Generierung der Bits mit niedrigstem Stellenwert.