DE69327094T2 - Mittelwertbildung flash-analogdigitalwandler - Google Patents

Description

• Die Erfindung ist ein Analog-Digital-Wandler (ADC) vom Flash-Typ und insbesondere ein hochauflösender ADC vom Flash-Typ, der nur 2m Vergleicher hat, die mit der analogen Eingangsleitung verbunden sind, die aber n-bit digitale Werte erzeugen, wobei m eine ganze Zahl kleiner als n ist.
• Ein typischer Flash-ADC verwendet 2n-1 Vergleicher, um digitale n-bit Werte zu erzeugen, die ein analoges Eingangssignal darstellen, das zu den Zeitpunkten, die durch sein Taktsignal bestimmt werden, abgefragt wird. Ein typischer 8-bit ADC verwendet beispielsweise 2&sup8; - 1 = 255 Vergleicher. Ein 10-bit ADC würde 2¹&sup0; - 1 = 1023 Vergleicher verwenden. Jeder dieser Vergleicher wird mit einem analogen Eingangssignal und einem von 2n1 gleich beabstandeten Referenzwerten versorgt. Vergleicher, die Referenzwerte haben, die geringer als der Eingangssignalwert sind, liefern einen ersten logischen Zustand, beispielsweise ein logisches "high", zu einem Decoder, während Vergleicher mit Referenzwerten, die größer als das Eingangssignal sind, einen zweiten logischen Zustand liefern, beispielsweise ein logisches "low". Der Decoder ist ein Thermometertyp oder eine Vorrangscodiereinrichtung, der bzw. die die 2n-1 logischen Werte, die von den jeweiligen Vergleichern geliefert werden, in einen n-bit digitalen Wert übersetzt.
• Daher ist in einem Flash-ADC das Eingangssignal mit jedem der 2n-1 Vergleicher verbunden. Jeder von diesen stellt eine Verbraucherimpedanz bzw. Belastungsimpedanz für das Eingangssignal dar. Selbst wenn die Vergleicher derart bemessen sind, daß sie eine relativ geringe Eingangsimpedanz haben, kann die Summe der Eingangsimpedanzen aller Vergleicher eine signifikante Belastung verursachen, die durch das Eingangssignal angetrieben werden muß. Die relativ große Eingangsimpedanz von Vergleicherarrays bzw. -anordnungen, die mehr als 255 Vergleicher haben, macht klassische ADCs vom Flash-Typ für digitale Werte, die mehr als 8 bit haben, unzweckmäßig. Dies trifft zu, wenn die Eingangsimpedanz resistiv und kapazitiv ist, wie es z. B. in Bipolarschaltkreisen beobachtet wird, oder hauptsächlich kapazitiv, wie es in Metalloxidhalbleiter(MOS)-Schaltkreisen beobachtet wird.
• Zusätzlich sind relativ große Flash-ADCs integralen und differentiellen Linearitätsfehlern ausgesetzt. Integrale Linearitätsfehler treten üblicherweise während des Hochgeschwindigkeitsbetriebs auf, wenn der Strom, der von den Eingangsvergleichern durch das Referenz(stufen)leiternetzwerk bzw. die Serienschaltung von Zweitoren aufgenommen wurde, signifikante zusätzliche Potentialabfälle entlang der Referenzwiderstände erzeugt. Wenn die Referenzeingangsanschlüsse der Vergleicher signifikante kapazitive Belastungen aufweisen, sind die Menge des aufgenommenen Stroms und somit die Potentialabfälle entlang des Leiternetzwerkes proportional zu der Taktfrequenz. Ein differentieller Linearitätsfehler ist ein Maß des Fehleroffsets des schlechtesten Vergleichers in dem Array. Dieser Fehlertyp kann durch nicht richtig angepaßte oder fehlerhafte Komponenten in einem einzelnen Vergleicher oder durch ein einzelnes Referenzpotential verursacht sein, das entweder zu groß oder zu klein ist, und er erhöht sich im all gemeinen, wenn sich die Anzahl der Vergleicher erhöht und/oder wenn sich die Potentialdifferenz zwischen aufeinanderfolgenden Referenzniveaus erniedrigt.
• K. Kattmann et al. beschreibt in "A Technique for Reducing Differential Non-Linearity Errors in Flash A/D Converters", 1991 IEEE International Solid State Circuits Conference, Seiten 170 bis 171, einen Hochgeschwindigkeits-ADC, der bedeutend reduzierte differentielle Linearitätsfehler zeigt. Der ADC verwendet Differenzvorverstärker, um Ausgangssignale zu erzeugen, die jeweils eine Differenz zwischen dem Eingangssignal und einem Referenzwert darstellen. Die Ausgangsanschlüsse der Vorverstärker sind mit benachbarten Vorverstärkern durch ein Netzwerk von Widerständen verbunden. Das Widerstandsnetzwerk summiert die Ausgänge der Vorverstärker, die denjenigen umgeben, der der Übereinstimmung am nächsten kommt, um einen durchschnittlichen Gleichgewichtspunkt bzw. Übereinstimmungspunkt zu finden. Wenn das Ausgangssignal des Vorverstärkers, der der Übereinstimmung am nächsten ist, nicht mit diesem gemittelten Gleichgewichtspunkt übereinstimmt, verändert das Widerstandsnetzwerk den Stromfluß zu diesem Vorverstärker, um seine Verstärkung und somit den Wert seines Ausgangssignals einzustellen. Man hat herausgefunden, daß diese Konfiguration bzw. Anordnung die differentiellen Fehler der Nichtlinearität bzw. Linearitätsfehler durch Einstellen der Verstärkungen der fehlerhaften Differentialverstärker in einer Weise, die dazu tendiert, die Größe ihrer Fehler zu senken, reduziert.
• US-Patent Nr. 4,928,103 mit dem Titel "Parallel Analog-To-Digital Converter Using 2(n-1) Comparators" beschreibt einen ADC, der n-bit digitale Werte unter Verwendung von 2n/2 Eingangsvergleichern erzeugt. Jeder der Eingangsvergleicher hat zwei komplementäre Ausgangssignale. Diese Signale sind mit jeweiligen Eingangsanschlüssen eines selbsthaltenden Schalters verbunden, welcher konfiguriert ist, den Zustand zu ändern, wenn die Ausgangssignale des Vorverstärkers gleich sind. Signalwerte zwischen beliebigen zwei Referenzwerten werden unter Verwendung von selbsthaltenden Schaltern entschlüsselt, die mit den jeweiligen unterschiedlichen Ausgangsanschlüssen der Vorverstärker verbunden sind, welche mit den zwei Referenzniveaus verknüpft sind, die das zu entschlüsselnde Niveau umgeben. Während dieses ADC-Design die Belastung des Eingangssignals durch das Erfordernis von nur 2n-1 Vergleichern, um n-bit digitale Werte zu erzeugen, signifikant reduziert, kann keine weitere Reduzierung durch Einfügen von zusätzlichen selbsthaltenden Schaltern zwischen die benachbarten Vorverstärkerstufen erreicht werden.
• Die US-Patente 4,831,379 und 4,897,656 betreffen einen Analog-Digital-Wandler vom Faltungstyp, in dem die drei meist signifikanten bits (MSBs) eines digitalen Wertes durch einen Satz von Grobvergleichern erzeugt werden. Das analoge Signal wird verarbeitet, um einen Satz von Signalen, die jeweils eine Funktion des Eingangssignals sind, und vier Referenzsignale zu erzeugen. Dieser Satz von Signalen stellt den Rest des analogen Signals dar, wenn der analoge Wert, der durch die MSBs dargestellt wird, subtrahiert wird. Diese Restsignale werden an einen Satz von hochwertigen Vergleichern angelegt, die andere Signale zwischen jedem der Restsi gnale zwischenschalten, um die am wenigsten signifikanten bits (LSBs) des digitalen Wertes zu erzeugen.
• Gemäß der vorliegenden Erfindung wird ein Analog-Digital-Wandler zum Erzeugen eines n-bit digitalen Ausgangssignales zur Verfügung gestellt, das ein analoges Eingangssignal darstellt, wobei n eine ganze Zahl ist und der Analog-Digital-Wandler aufweist: Referenzeinrichtung zur Erzeugung von 2n-m jeweils verschiedenen Referenzwerten, wobei m eine ganze Zahl größer als 1 und kleiner als n ist, 2n-m reale bzw. wirkliche Vergleicher, die so verbunden sind, daß sie ein analoges Eingangssignal und jeweils unterschiedliche aufeinanderfolgende Werte der 2n-1 Referenzwerte erhalten, um 2n-m jeweilige Differenzsignale zur Verfügung zu stellen, wobei jedes Differenzsignal eine Differenz zwischen dem Eingangssignal und nur jeweils einem der 2n-m Referenzwerte darstellt, 2n-m - 1 Gruppen von Pseudovergleichern, wobei jede Gruppe jeweils zwischen einem unterschiedlichen benachbarten Paar der 2n-m realen Vergleicher geschaltet ist, wobei jede der 2n-m - 1 Gruppen der Pseudovergleicher 2m - 1 Pseudovergleichseinrichtungen beinhaltet, die auf die Differenzsignale reagieren, die durch die jeweiligen Paare der realen Vergleicher geliefert werden, um 2m - 1 Pseudovergleicher-Ausgangssignale zu erzeugen, welche die jeweiligen Differenzen zwischen dem Eingangssignal und den 2m - 1 Pseudoreferenzwerten darstellen, die zwischen den jeweiligen Referenzwerten, die an den jeweiligen Paaren der realen Vergleicher anliegen, gleich beabstandet sind, Verriegelungs- bzw. Selbsthalteeinrichtungen, die mit den realen Vergleichern und den Pseudovergleichern verbunden sind, um die jeweiligen Differenzsignale und die Ausgangssignale, die durch sie zur Verfügung gestellt werden, zu speichern bzw. abzulegen, eine Decodiereinrichtung, die auf die 2n-m gespeicherten Differenzsignale und auf die gespeicherten Ausgangssignale der 2n-m - 1 Gruppen von Pseudovergleichern reagiert, um das n-bit digitale Ausgangssignal zu erzeugen.
• Zum besseren Verständnis der vorliegenden Erfindung soll nun beispielhaft auf die begleitenden Figuren Bezug genommen werden, in denen:
• Fig. 1 ein Blockdiagramm eines Flash-ADCs des Standes der Technik zeigt.
• Fig. 2 ist ein Blockdiagramm eines ADCs, der eine Ausführungsform der Erfindung beinhaltet.
• Fig. 2(a) ist ein schematisches Diagramm, teilweise in Blockdiagrammform, das einen Schaltkreis zeigt, der für die Verwendung in dem ADC von Fig. 2 geeignet ist.
• Fig. 2(b) ist ein schematisches Diagramm, das einen Schaltkreis zeigt, der für die Verwendung in dem ADC von Fig. 2 geeignet ist.
• Fig. 3(a) bis 3(f) sind Zeitdiagramme des Schaltkreises von Fig. 3.
• Fig. 4(a) ist ein schematisches Diagramm eines Schaltkreises, der für die Verwendung als Vergleicher/selbsthaltender Schalter des ADCs von Fig. 4 geeignet ist.
• Fig. 4(c) ist ein schematisches Diagramm einer alternativen Anordnung für die Verwendung in einem ADC, wie er in Fig. 2 gezeigt ist.
• Fig. 5 ist ein Blockdiagramm, das einen alternativen ADC darstellt, der auf dem Schaltkreis der Fig. 4 und 4(a) basiert.
• Fig. 6 ist ein Blockdiagramm, das einen Unterbereichs-ADC zeigt, der zwei ADCs der Erfindung beinhaltet.
• Fig. 1 ist ein Blockdiagramm eines konventionellen ADCs vom Flash-Typ, wobei ein Eingangssignal IN an einen ersten Eingangsanschluß von jedem der 2n-1 Vergleichern 114a bis 114z angelegt wird. Ein zweiter Eingangsanschluß von jedem Vergleicher ist so verbunden, um einen jeweils unterschiedlichen Referenzwert zu erhalten, der durch eine Widerstandsleiter zur Verfügung gestellt wird, die erste und zweite Quellen von Referenzpotentialen (V+ und Masse) und 2n-1 in Reihe verbundene Widerstände 112a bis 112z beinhaltet. Diese Widerstände haben vorzugsweise gleiche Werte und sind als ein Spannungsteilernetzwerk angeordnet, so daß das Referenzpotential für jeden Vergleicher von der Verbindung von zwei der Widerstände 112 erhalten wird.
• Die Vergleicher 114a bis 114z verstärken die Differenz zwischen dem Eingangssignalniveau und dem Referenzniveau. Ihre Ausgangssignale sind unterhalb einer vorbestimmten logischen Schwelle, jedes Mal wenn der Eingangssignalwert größer als der jeweilige Referenzsignalwert ist und oberhalb eines logischen Schwellenwertes, jedes Mal wenn der Eingangssignalwert kleiner als der jeweilige Referenzsignalwert ist. Die Ausgangssignale dieser Vergleicher werden an die jeweiligen selbsthaltenden Schalter 116a bis 1162 angelegt. Jeder dieser selbsthaltenden Schalter reagiert auf ein Taktsignal CK, um den momentanen Ausgangszustand des mit ihm assoziierten Vergleichers 114a bis 114z zu speichern. Diese gespeicherten Werte werden an einen Decoder 118 angelegt. Der Decoder 118, der ein konventioneller Decoder vom Thermometertyp oder eine Vorrangscodiereinrichtung sein kann, erzeugt einen n-bit digitalen Ausgangswert, der die Position in dem Leiternetzwerk bzw. der Serienschaltung von Zweitoren des Referenzpotentials darstellt, die mit ihrem Wert dem Eingangssignalpotential am nächsten kommt. Das heißt die Nummer des höchsten Vergleichers in der Kette, der ein logisches "high" Ausgangssignal hat, wobei der Vergleicher, der mit Masse durch einen Referenzwiderstand verbunden ist, die Nr. 1 ist und der Vergleicher, der mit V+ verbunden ist, die Nr 2n-1 ist.
• Für eine relativ große Anzahl von bits in dem digitalen Ausgangswert kann dieser Typ von ADC eine signifikante Belastung des Eingangssignals IN zeigen und signifikanten integralen und differentialen Linearitätsfehlern ausgesetzt sein.
• In der exemplarischen Ausführungsform von Fig. 2 erzeugt ein ADC ebenfalls n-bit digitale Ausgangswerte, hat aber nur 2n-2 tatsächliche Vergleicher, die mit dem Eingangssignal und der Referenzleiter verbunden sind. Das Differenzsignal, das von jedem der wirklichen Vergleicher zur Verfügung gestellt wird, wird hier in sieben Bestandteile aufgeteilt. Ein Teil wird direkt an einen entsprechenden selbsthaltenden Schalter angelegt, drei Teile sind mit entsprechenden Pseudovergleichern verbunden, welche die Eingangssignalniveaus bestimmen, die niedriger als das Niveau sind, das durch den wirklichen Vergleicher bestimmt wurde, und die verbleibenden drei Anteile sind mit anderen jeweiligen Pseudovergleichern verbunden, welche die Signalniveaus bestimmen, die größer als das von dem wirklichen Vergleicher bestimmte Niveau sind. Wirkliche Vergleicher 114h, 114i und 114j sind mit der Referenzleiter 112 und dem Eingangssi gnal IN verbunden. Eingangssignalniveaus zwischen den Niveaus, die durch die Vergleicher 114i und 114h bestimmt wurden, werden durch die Pseudovergleicher 114i+1, 114i+2 und 114i+3 bestimmt. In ähnlicher Weise werden Eingangssignalniveaus zwischen denen, die durch die Vergleicher 114i und 114j bestimmt wurden, durch die Pseudovergleicher 114j+1, 114j+2 und 114j+3 bestimmt.
• In drei der unten beschriebenen Ausführungsformen wird das Ausgangssignal des Vergleichers 114i in sieben Anteile unterteilt. Ein Viertel des Signals wird an den selbsthaltenden Schalter 116i angelegt, drei Sechzehntel des Signals werden zu jedem der Vergleicher 114i+1 und 114j+3 angelegt, ein Achtel des Signals wird zu jedem der Vergleicher 114i+2 und 114j+2 angelegt und ein Sechzehntel des Signals wird zu jedem der Vergleicher 114i+3 und 114j+1 angelegt. Alle wirklichen Vergleicher sind in der gleichen Art und Weise konfiguriert, so daß Vergleicher 114h ein Viertel seines Ausgangssignals an den selbsthaltenden Schalter 116h, drei Sechzehntel seines Eingangssignals zu dem Vergleicher 114i+3, ein Achtel seines Ausgangssignals zu Vergleicher 114i+2 und ein Sechzehntel seines Ausgangssignals zu Vergleicher 114i+1 liefert. In dieser Konfiguration vergleicht jeder der Pseudovergleicher 114i+1 bis 114i+3 effektiv das Eingangssignal mit einem jeweils unterschiedlichen Referenzsignalwert, der zwischen den Referenzsignalwerten, die von den Vergleichern 114i und 114h verwendet werden, gleich beabstandet ist. Die Ausgangssignale der Vergleicher 114i+1 bis 114i+3 werden zu den jeweiligen selbsthaltenden Schaltern 116i+1 bis 116i+3 geliefert.
• Um zu verstehen, wie die Pseudovergleicher arbeiten, erinnere man sich daran, daß die Ausgangssignale der wirklichen Vergleicher die verstärkten Differenzen zwischen dem Eingangssignal und den jeweiligen Referenzwerten sind, die an den wirklichen Vergleichern angelegt sind. Wenn beispielsweise der Ausgangswert des Vergleichers 114j positiv ist, was anzeigt, daß der Referenzwert REFj größer als das Eingangssignal IN ist, und das Ausgangssignal von Vergleicher 114i negativ ist, was anzeigt, daß der Referenzwert REFi kleiner als das Eingangssignal IN ist, dann muß der Gleichgewichtspunkt, der Punkt, an dem das Referenzpotential dem Eingangssignal gleich ist, zwischen den Stufen i und j liegen.
• Jeder der Pseudovergleicher 114j+1 bis 114j+3 summiert die Ausgangssignale der zwei tatsächlichen Vergleicher in einem unterschiedlichen relativen Verhältnis (1/4, 3/4), (1/2, 1/2) oder (3/4, 1/4). Abhängig von der relativen Größe der Signale, die durch die wirklichen Vergleicher zur Verfügung gestellt werden, sind manche der summierten Werte negativ und manche positiv. Wie bei den wirklichen Vergleichern bestimmt die Grenze bzw. der Teilungspunkt zwischen Pseudovergleichern, die positive Ausgangswerte liefern, und Pseudovergleichern, die negative Ausgangswerte liefern, den digitalen Ausgangswert. Dieses Verfahren führt zu dem gleichen Ergebnis, wie das Vergleichen des Eingangssignals mit drei, gleich beabstandeten Referenzwerten zwischen den Werten REFj und REFi.
• Die Ausgangssignale der selbsthaltenden Schalter, die mit den Vergleichern verbunden sind, und der selbsthaltenden Schalter, die mit den Pseudovergleichern verbunden sind, werden an die jeweiligen unterschiedlichen Eingangsanschlüsse des Decoders 118 in der gleichen Art und Weise angelegt wie in dem Flash-ADC von Fig. 1. Der ADC von Fig. 2 hat gegenüber dem von Fig. 1 Vorteile, da für eine gegebene Anzahl von digitalen Ausgangsbits hier weniger Vergleicher mit dem Eingangssignal verbunden sind und weniger Vergleicher mit der Referenzleiter verbunden sind. Dies führt zu reduzierten integralen Linearitätsfehlern, da hier selbst während des Hochgeschwindigkeitsbetriebs eine geringere Belastung an das Eingangssignal IN und an die Referenzleiter angelegt wird.
• Zusätzlich werden differentielle Linearitätsfehler um einen Faktor 1/4 in dem ADC von Fig. 2 im Vergleich zu dem von Fig. 1 reduziert. Wie oben beschrieben, werden differentielle Linearitätsfehler durch den Vergleicher und/oder Referenzwert bemessen, der die größte Abweichung von der einheitlichen Schrittweite zwischen aufeinanderfolgenden Referenzwerten zeigt. In dem Decoder von Fig. 2 wird jede solche Abweichung über sieben Stufen ausgeglichen, das heißt ein Fehler in dem Signal, das durch den Vergleicher 114i produziert wird, würde über die Vergleicher 114j+1, 114j+2, 114j+3, 114i, 114i+1, 114i+2 und 114i+3 verteilt.
• Überdies kann der ADC von Fig. 2 eine einfachere Referenzleiter als die von Fig. 1 verwenden. Auch wenn die Referenzleiter von Fig. 2 2n - 1 Widerstände beinhaltet, die in Serie gekoppelt sind, kann auch ein ADC hergestellt werden, der die gleiche Charakteristik wie der von Fig. 2 aufweist und nur 2n-2 - 1 Widerstände verwendet. In dieser Konfiguration würden die Widerstände 112i+1, 112i+2, 112i+3 und 112h zu einem einzigem Widerstandselement kombiniert, ebenso würden die Widerstände 112j+1, 112j+2, 112j+3 und 112i zu einem Element kombiniert werden.
• In Fig. 2(a) beinhaltet eine BiCMOS-Implementierung des ADCs von Fig. 2 einen Bipolarschaltkreis in seinen Eingangsstufen und Differenzvorverstärkern und CMOS-Schaltkreise in seinen Vergleicher und selbsthaltenden Schaltern. In Fig. 2(a) ist das Eingangssignal IN an einen Pufferverstärker angelegt, der die Transistoren 210, 212 und den Widerstand 214 beinhaltet. Transistor 212 und Widerstand 214 bilden eine geregelte Stromquelle, die eine feste Menge von Strom an den Emitter des Transistors 210 liefert. Die Menge des gelieferten Stromes wird durch den Wert des Widerstands 214 und das Eingangssignal BIAS bestimmt. Da der durch den Transistor 212 gelieferte Strom konstant ist, wirkt sich der Effekt des Variierens der Eingangssignalspannung IN in einer Änderung des Potentials an der Verbindung des Emitters des Transistors 210 und des Kollektors des Transistors 212 aus.
• Dieses gepufferte Eingangspotential wird an einen ersten Eingangsanschluß (z. B. an die Basiselektrode des Transistors 230) jedes der 2n-2 identischen Vorverstärker angelegt, die die tatsächlichen Vergleicher des ADCs bilden. Zwei dieser Vorverstärker 225 und 235 sind in Fig. 2(a) gezeigt. Der Kürze halber wird nur Vorverstärker 225 im Detail beschrieben. Das Referenzeingangssignal an Vorverstärker 225 wird durch eine Referenzleiter erzeugt, die 2n-2 - 1 in Reihe geschaltete Widerstände beinhaltet, wobei drei davon 112i, 112j und 112h in Fig. 2(a) gezeigt sind. Die Verbindungsstelle jedes Paares von Widerständen in der Referenzleiter ist jeweils mit einem Pufferverstärker verbunden, der die Transistoren 216 und 218a und den Widerstand 220 beinhaltet. Transistor 218 und Widerstand 220 sind als eine konstante Stromquelle konfiguriert, die eine konstante Strommenge an der Verbindungsstelle des Kollektors des Transistors 218 und des Emitters des Transistors 216 zur Verfügung stellt, die durch die Werte des Widerstands 220 und des Steuerungseingangssignals BIAS bestimmt wird.
• Dieses gepufferte Referenzpotential wird an einen zweiten Eingang des Vorverstärkers 225, die Basis des Transistors 232, angelegt. Die Transistoren 230 und 232 sind wie ein konventioneller Differenzverstärker konfiguriert. Transistor 222 und Widerstand 224 liefern, abhängig von dem Wert des Widerstands 224 und dem Steuerungseingangssignal BIAS, einen konstanten Strom zu den verbundenen Emittern der Transistoren 230 und 232. Die Belastungswiderstände 226 und 228 verbinden die jeweiligen Transistoren 230 und 232 mit einer Quelle des Betriebspotentials V+. Das Ausgangssignal des Vorverstärkers 225 ist die Differenz zwischen dem Ausgangssignal an der Kollektorelektrode des Transistors 230 und des Ausgangssignals an der Kollektorelektrode des Transistors 232. In der beispielhaften Ausführungsform entspricht das Signal zwischen diesen beiden Elektroden der Potentialdifferenz zwischen dem Eingangssignal IN und dem Referenzsignal, das an der Verbindungsstelle der Widerstände 112i und 112j zur Verfügung gestellt wird, verstärkt durch die kombinierte Verstärkung des Eingangspuffers und des differentiellen Vorverstärkers. In der exemplarischen Ausführungsform ist dieser Verstärkungsfaktor etwa gleich 12. Zur Vereinfachung werden die Ausgangsanschlüsse der Transistoren 232 und 230 weiter unten als positive bzw. negative Ausgangsanschlüsse des Vorverstärkers 225 bezeichnet.
• Die positiven Ausgangsanschlüsse jedes der Vorverstärker in dem ADC (z. B. 225 und 235) sind über eine Widerstandsleiter verbunden, die in Reihe verbundene Widerstände 240a bis 240h beinhaltet. Die negativen Ausgangsanschlüsse des Vorverstärkers sind in der gleichen Weise über eine Widerstandsleiter miteinander verbunden, die in Reihe geschaltete Widerstände 242a bis 242h beinhaltet. Diese Widerstandsleitern haben zwei Wirkungen. Sie teilen erstens die jeweiligen positiven und negativen Ausgangspotentiale der benachbarten Vorverstärkerstufen in vier gleiche Anteile und gleichen zweitens die Verstärkungen der Vonrerstärkerstufen in der gleichen Art und Weise aus, wie in der oben zitierten Veröffentlichung von Kattmann et al. beschrieben wurde.
• Die erste Wirkung dieser Widerstandsleitern, das heißt das Aufteilen der jeweiligen Ausgangsdifferenzsignale der Vorverstärker, erlaubt, den Gleichgewichtspunkt des ADCs mit einem hohen Grad von Genauigkeit zu bestimmen. Wenn beispielsweise das positive Ausgangspotential des Vorverstärkers 235 größer als das negative Ausgangspotential ist, während das negative Ausgangspotential des Vorverstärkers 225 größer als sein positives Ausgangspotential ist, dann liegt der Gleichgewichtspunkt irgendwo zwischen den Vorverstärkern 225 und 235. Da diese verstärkten Potentiale durch die Widerstände 240c bis 240f und 242c und 242f in vier gleiche Anteile geteilt werden, zeigen die Signale, die an der Verbindungsstelle dieser jeweiligen Widerstandsleitern abgegriffen werden, eine gleiche Abstufung zwischen den zwei Differenzwerten. An irgendeinem Punkt in dieser Abstufung ist die Potentialdifferenz zwischen einem Verbindungspaar positiv, während das entsprechende Potential zwischen dem nächsten Paar von Verbindungen nega tiv ist. Dies verbessert den Gleichgewichtspunkt weiter, da er zwischen den Pseudoreferenzniveaus liegt, die durch diese Pseudovergleicher dargestellt werden.
• Die Ausgangssignale des Vorverstärkers 225 werden direkt an den Vergleicher/selbsthaltenden Schalter 244b angelegt, während die Ausgangssignale des Vorverstärkers 235 direkt an den Vergleicher/selbsthaltenden Schalter 244f angelegt werden. Die Zwischensignale, die an der Verbindung der Widerstände 240c und 240d und an der Verbindung der Widerstände 242c und 242d ausgebildet werden, werden an den Vergleicher/selbsthaltenden Schalter 244c angelegt. In ähnlicher Weise werden die Zwischensignale, die sich an den Verbindungen der anderen Widerstände in der Leiter zwischen den Vorverstärkern 225 und 235 ausgebildet haben, an die Vergleicher/selbsthaltenden Schalter 244d und 244e angelegt. Die Kombination der Widerstandsleitern und der Vergleicher/selbsthaltenden Schalter bildet das Pseudovergleichernetzwerk für den ADC von Fig. 2(a). Die Ausgangssignale des Vergleichers/selbsthaltenden Schalters 244 werden an die jeweiligen unterschiedlichen Eingangsanschlüsse eines Decoders 118 vom Typ "thermometer to binary" angelegt.
• Eine Schaltung, die geeignet ist, in einem der Vergleicher/selbsthaltenden Schalter 244 verwendet zu werden, ist in Fig. 2(b) gezeigt und beinhaltet eine Pufferstufe 250, einen Niveauschieber 260 und einen selbsthaltenden Schalter 270. Der Puffer 250 beinhaltet vier P-Kanal- MOS(P-MOS)-Transistoren 252, 254, 256 und 258. Dieser Schaltkreis erzeugt jeweilige Ausgangssignale an den Drain-Elektroden der Transistoren 254 und 258, die in der Amplitude zwischen der Quelle des Betriebspotentials V+ und einer Quelle des Referenzpotentials (z. B. Masse) variieren und die in Bezug auf die positiven und negativen Ausgangssignale der Vorverstärker verstärkt werden. In der beispielhaften Ausführungsform haben diese Pufferverstärker eine Verstärkung von etwa 3,5.
• Der Schieber bzw. Shifter 260 beinhaltet zwei P-MOS Transistoren 262 und 266 und zwei N-Kanal MOS (N-MOS)-Transistoren 264 und 268 und wandelt die Signale, die durch den Puffer 250 zur Verfügung gestellt werden, in Signale, die zwischen Masse und einer Quelle des negativen Betriebspotentials V- variieren.
• Die Ausgangssignale des Shifters 260 werden von den zusammenhängenden Drains und Gates der Transistoren 266 und 268 auf der einen Seite und von den zusammenhängenden Drains und Gates der Transistoren 262 und 264 auf der anderen Seite genommen. Diese Signale werden an die jeweiligen unterschiedlichen Eingangsanschlüsse des selbsthaltenden Schalters 270 geliefert. Der selbsthaltende Schalter 270 beinhaltet P-MOS-Transistoren 272, 274, 276 und N-MOS-Transistoren 278, 280, 282 und 284. Die Source-Elektroden der Transistoren 274 und 276 sind über den Transistor 272 mit Masse verbunden, dessen Gate derart angeschlossen ist, daß er das Taktsignal CK erhält. Die Source-Elektroden der Transistoren 278, 280, 282 und 284 sind mit V- verbunden.
• Die Eingänge des selbsthaltenden Schalters 270 sind die Gates der Transistoren 278 und 280. Der Ausgang des selbsthaltenden Schalters ist an der Verbindung der Drain-Elektroden der Transistoren 276 und 278 und des Gates des Transistors 274. Dieser Ausgang ist über drei in Serie geschaltete Invertierer 288a, 288b und 288c mit dem Decoder 118 (nicht gezeigt) verbunden. Ein komplementärer Ausgangsanschluß des selbsthaltenden Schalters 270 liegt an der Verbindung der Drain-Elektroden des Transistors 274 und 280 und des Gates des Transistors 276. Dieser Ausgangsanschluß ist mit dem Eingang eines Invertierers 286 verbunden, der verwendet wird, einen Anteil des Zustands des selbsthaltenden Schalters 270 zu halten.
• Der Schaltkreis von Fig. 2(b) funktioniert wie folgt. Wenn die positiven und negativen Ausgangssignale des Vorverstärkers, die den Schaltkreis von Fig. 2 versorgen, beide gleich sind (das heißt, daß das Referenzsignal exakt mit dem Eingangssignal übereinstimmt), dann sind die Ausgangssignale des Puffers 250, die an den jeweiligen Drains der Transistoren 254 und 258 bereitgestellt werden, ebenfalls gleich. In diesem Beispiel sind die Ausgangssignale des Shifters 260 ebenfalls gleich. In dieser Ausführungsform halten diese Signale, wenn sie gleich sind, die Eingangsanschlüsse des selbsthaltenden Schalters 270 bei einem Schwellenpotential gerade unterhalb des notwendigen Potentials, um die Transistoren leitfähig zu machen.
• Wenn somit das positive Ausgangssignal des Vorverstärkers etwas größer als das negative Ausgangssignal ist, ist das Potential an dem Drain-Anschluß des Transistors 258 größer als an der Drain-Elektrode des Transistors 254. In diesem Beispiel ist das Eingangssignal, das an das Gate des Transistors 280 durch den Niveaushifter angelegt wird, größer als das, das an das Gate des Transistors 278 angelegt ist. Wenn das Taktsignal CK ein logisches "low" (z. B. V-) wird, wird der Transistor 272 leitfähig gemacht, die Transistoren 284 und 282 werden nicht leitfähig gemacht und das Ausgangssignal des selbsthaltenden Schalters 270, das an den Eingangsanschluß des Inverters 288a angelegt wird, ist ein logisches "high" (d. h. Masse). Der Zustand des selbsthaltenden Schalters 270 wird an den Eingangsgates der Transistoren 274 und 276 gespeichert. Dieser Zustand wird genullt (das heißt auf das logische "low" gestellt), wenn das Taktsignal einen logischen "high"-Wert hat. In diesem Beispiel wird Transistor 272 nicht leitend gemacht und die Transistoren 282 und 284 werden leitend gemacht. Das Ausgangssignal des selbsthaltenden Schalters 270 ist somit nur gültig, während das Taktsignal CK in einem logischen "low" Zustand ist.
• In Fig. 3 ist der ADC von Fig. 2 völlig in C-MOS-Technologie implementiert. Der Einfachheit halber wurden die Widerstandsleiter und die selbsthaltenden Ausgangsschalter in dem Schaltkreis von Fig. 3 weggelassen.
• Jeder tatsächliche Vergleicher des ADCs von Fig. 3 (z. B. 315) beinhaltet: zwei Transmissionsgates, beispielsweise 310 und 312, eine Kapazität 314, einen ersten selbstnullenden Verstärker, der einen C-MOS-Invertierer 318 und ein Transmissionsgate 316 beinhaltet, eine zweite Kapazität 320, einen zweiten selbstnullenden Verstärker, der einen C-MOS-Invertierer 324 und ein Transmissionsgate 322 beinhaltet, und einen Ausgangsinvertierer 326. Jeder dieser Vergleicher ist mit sechs Pseudovergleichern gekoppelt, wobei drei von diesen 350, 360 und 370 gezeigt sind. Jeder der Pseudovergleicher besteht aus zwei parallelen C-MOS-Invertierern. Der Signalanteil, der von den tatsächlichen Vergleichern zu jedem der Pseudovergleicher verteilt wird, wird durch die relativen Größen der Gates, die verwendet werden, um jeden der parallelisierten Invertierer zu bilden, bestimmt. In der exemplarischen Ausführungsform sind die Gate-Größen der Transistoren in dem Invertierer 326, die Transistoren 354 und 358 in dem Pseudovergleicher 350, die Transistoren 364 und 368 in dem Pseudovergleicher 360 und die Transistoren 374 und 378 in dem Pseudovergleicher 370 derart konfiguriert, daß ein Viertel der Ladung, die durch den Invertierer 324 zur Verfügung gestellt wird, an den Invertierer 326 angelegt wird, drei Sechzehntel wird an den Pseudovergleicher 350 angelegt, ein Achtel wird an den Pseudovergleicher 360 angelegt und ein Sechzehntel wird an den Pseudovergleicher 370 angelegt. Die anderen drei Pseudovergleicher, die mit dem tatsächlichen Vergleicher 315 verbunden sind, werden in der gleichen Art und Weise wie die Vergleicher 370, 360 und 350 im Hinblick auf den tatsächlichen Vergleicher 335 konfiguriert. In dieser Konfigurierung legt der Vergleicher 335 ein Viertel der Ladung an die Gates der Transistoren des lnvertierers 346, drei Sechzehntel der Ladung an die Transistoren des lnvertierers in dem Pseudovergleicher 370, ein Achtel der Ladung an die Transistoren in dem Pseudovergleicher 350 und ein Sechzehntel der Ladung an die Transistoren in dem Pseudovergleicher 360 an.
• Aus diesem ist offensichtlich, daß das Verhältnis der Größen der Transistoren 352 zu 354 1 : 3 ist wie auch das Verhältnis der Größen der Transistoren 356 und 358. Die Größe der Transistoren 362 und 364 und der Transistoren 366 und 368 ist 1 : 1 und die Verhältnisse der Transistoren 372 zu 374 und 376 zu 378 sind 3 : 1.
• Diese Konfiguration erzeugt Signale an den Ausgängen der Pseudovergleicher 350, 360 und 370, die den Vergleich des Eingangssignals mit drei Pseudoreferenzniveaus darstellen, die im wesentlichen zwischen den tatsächlichen Referenzniveaus gleich beabstandet sind, welche an den tatsächlichen Vergleichern 315 und 335 angelegt sind.
• Bezugnehmend auf die Fig. 3(a) bis 3(f) funktioniert der Schaltkreis von Fig. 3 wie folgt. Der Kürze halber wird nur die Funktionsweise des tatsächlichen Vergleichers 315 und der Pseudovergleicher 350 und 360 weiter unten beschrieben. Alle Gates 310, 312, 316 und 322 des tatsächlichen Vergleichers 315 sind verbunden, um ergänzende Steuerungssignale zu empfangen. Nur eines dieser Steuerungssignale, nämlich dasjenige, das an den N-FET des Durchgangsgates angelegt ist, ist in Fig. 3(a) gezeigt und wird unten beschrieben. Es wird von einem durchschnittlichen Fachmann leicht verstanden, daß ein Steuerungssignal von umgekehrter Polarität an das P-FET von jedem der Transmissionsgates angelegt wird.
• Gemäß den Fig. 3 und 3(a) bis 3(f) wird zur Zeit T&sub1; das Transmissionsgate 310 über das Signal INN eingeschaltet bzw. freigegeben, um das Eingangssignal IN an eine Platte des Kondensators 314 zu legen. Das Signal REFN wird ebenso zur Zeit T&sub1; logisch "low" und macht das Transmissionsgate 312 nicht leitend. Kurz nach dem Zeitpunkt T&sub1; wird das Signal RN, das das Transmissionsgate 316 steuert, zur Zeit T&sub2; logisch "high", und veranlaßt dieses Gate, den Ausgang des Invertierers 318 zu seinem Eingang zu koppeln. Somit ist zwischen den Zeitpunkten T&sub2; und T&sub5; der Invertierer 318 selbstgenullt, das heißt, daß eine Ladung auf den Gates des lnvertierers 318 und genauso auf der anderen Platte des Kondensators 314 plaziert wird, die im wesentlichen jede Eingangssignalladung, die zu der einen Platte des Kondensators 314 während des Intervalls von T&sub1; bis T&sub4; geliefert wird, kompensiert.
• Zur Zeit T&sub4; ist das Gate 310 abgeschaltet und das Gate 312 angeschaltet, was dem Referenzeingangspotential für den tatsächlichen Vergleicher 315 erlaubt, den Kondensator 314 aufzuladen. Da der Invertierer 318 selbstnullend war, während die Eingangsladung an den Kondensator 314 angelegt wurde, und da das Autonullen des Invertierers 318 zum Zeitpunkt T&sub5; kurz nach dem Zeitpunkt T&sub4; aufhört, ist das Signal, das an die Gates des Invertierers 318 zwischen dem Zeitpunkt T&sub5; und dem Zeitpunkt 17 angelegt wird, die Differenz zwischen dem Eingangssignal INN und dem Referenzpotential REFj. Zwischen den Zeiten T&sub3; und T&sub5;, die das Zeitintervall zwischen den Zeitpunkten T&sub2; und T&sub5; beträchtlich überlappen, macht das Signal ZN das Gate 322 leitfähig, um den Invertierer 324 selbst zu nullen.
• Zu dem Zeitpunkt T&sub5; hat das Kontrollsignal RN zur Folge, daß das Gate 316 nicht leitend wird, was erlaubt, das Differenzsignal, welches an dem Kondensator 314 anfällt, zu verstärken, zu invertieren und an den Kondensator 340 anzulegen. Zu dem Zeitpunkt T&sub6; kurz nach dem Zeitpunkt T&sub5;, wenn das Gate 322 durch das Signal ZN nicht leitend gemacht wird, ist das Signal, das an die Gates des Invertierers 324 angelegt wird, das Inverse der verstärkten Differenz zwischen den Signalen IN und REFj, das durch den Invertierer 318 anfällt. Dieses Signal wird durch die Invertierer 324 und 326 in dem Zeitintervall zwischen den Zeitpunkten T&sub6; und 18 verstärkt. Zu dem Zeitpunkt 17, vor dem Zeitpunkt T&sub8;, wird das Signal, das durch den Invertierer 326 zur Verfügung gestellt wird, durch einen selbsthaltenden Schalter (nicht gezeigt) erfaßt, der mit dem Ausgangsanschluß OUTJ0 verbunden ist. Dieser selbsthaltende Schalter, der beispielsweise identisch mit dem selbsthaltenden Schalter 270 von Fig. 2(b) sein kann, verriegelt das Eingangssignal, das am Anschluß OUTJ0 gleichzeitig mit einem abfallenden Übergang des Taktsignals CKN, der zum Zeitpunkt 17 stattfindet, bereitgestellt wird. Das Signal wird bis zum Zeitpunkt T&sub9; in dem selbsthaltenden Schalter gehalten, wenn die Anstiegsflanke des Signals CKN den selbsthaltenden Schalter zurücksetzt.
• Die an dem Ausgang des lnvertierers 324 anfallende Ladung wird ebenso zwischen den Zeitpunkten T&sub5; und T&sub5; zwischen den Gates des Invertierers 326 und den Pseudovergleichern 350, 360 und 370 aufgeteilt. Wie oben beschrieben, wird diese Ladung im Verhältnis zwischen den Gates des Invertierers 326, die ein Viertel der Ladung erhalten, den Gates der Transistoren 354 und 358 des Pseudovergleichers 350, die drei Sechzehntel der Ladung erhalten, den Gates der Transistoren 364 und 368 des Pseudovergleichers 360, die ein Achtel der Ladung erhalten, und den Gates der Transistoren 374 und 378 des Pseudovergleichers 370, die ein Sechzehntel der Ladung erhalten, aufgeteilt.
• Der tatsächliche Vergleicher 335 funktioniert in der gleichen Art und Weise wie der Vergleicher 315. Er liefert ein Viertel seiner Ausgangsladung zu den Gates des lnvertierers 346, drei Sechzehntel seiner Ausgangsladung zu den Gates der Transistoren 372 und 376 des Pseudovergleichers 370, ein Achtel seiner Ladung zu den Gates der Transistoren 362 und 366 des Pseudovergleichers 360 und ein Sechzehntel seiner Ladung zu den Gates der Transistoren 352 und 356 des Pseudovergleichers 350.
• Wenn beide Signale, die durch die tatsächlichen Vergleicher 315 und 335 bereitgestellt werden, von der gleichen Polarität sind, dann sind die Ausgangssignale der Pseudovergleicher 350, 360 und 370 von entgegengesetzter Polarität. Wenn jedoch die Ausgangssignale der tatsächlichen Vergleicher unterschiedliche Polaritäten haben, dann werden die Pseudovergleicher 350, 360 und 370 Spannungsteiler, die Ausgangspotentiale erzeugen, welche proportional zu dem Verhältnis der Transistorgrößen und zu der Größe der Differenzsignale, die durch die Vergleicher 335 und 315 gebildet werden, sind. Diese Signale werden an selbsthaltende Schalter (nicht gezeigt) angelegt, wie z. B. der selbsthaltende Schalter 270 von Fig. 2(b), welche wiederum Ausgangssignale für den Decoder 218 (nicht gezeigt) zur Verfügung stellen.
• Eine dritte Ausführungsform des ADCs von Fig. 2 ist in Fig. 4,4(a), 4(b) und 5 beschrieben. Der Stromkreis von den Fig. 4 und 4(a) ist ähnlich zu dem in Fig. 3 gezeigten. Der Stromkreis von Fig. 4 streicht jedoch die Pseudovergleicher 350, 360 und 370 von dem Stromkreis von Fig. 3 und fügt an deren Stelle drei Kondensatoren parallel zu dem Kondensator 320 ein.
• Der Schaltkreis von Fig. 4 beinhaltet drei identische tatsächliche Vergleicher 415, 425 und 435 und sechs identische Pseudovergleicher 442, 444, 446, 450, 452 und 454. Unter beispielhafter Bezugnahme auf den tatsächlichen Vergleicher 425 beinhaltet jeder der tatsächlichen Vergleicher ein Übertragungsgate 420, welches das Eingangssignal IN mit dem Vergleicher verbindet, ein zweites Übertragungsgate 422, welches den Vergleicher mit seinem Referenzpotential. z. B. REFj, verbindet, eine Kapazität 424, ein selbstnullender Verstärker, der einen C-MOS- Invertierer 428 und ein Übertragungsgate 426 beinhaltet, eine Kapazität 427a und einen Vergleicher/selbsthaltenden Schalter 448. Ein exemplarischer Schaltkreis, der geeignet ist für die Verwendung als Vergleicher/selbsthaltender Schalter 448 wird unter Bezugnahme auf Fig. 4(a) beschrieben.
• Jedes der Elemente 420, 422, 424, 426 und 428 arbeitet in der gleichen Art und Weise wie die korrespondierenden Elemente 310, 312, 314, 316 und 318, die oben beschrieben wurden. Anstelle des Anlegens des Ausgangssignals des lnvertierers 428 an einen einzigen Kondensator (z. B. Kondensator 320 von Fig. 3) wird es jedoch in Fig. 4 an einen Satz von sieben Kapazitäten 427a bis 427g angelegt. Die Kondensatoren bzw. Kapazitäten in dem Satz sind derart hergestellt, daß, wenn Kondensator 427a eine Kapazität von 4C hat, daß dann 427b und 427e jeweils eine Kapazität von 3C haben, während 427c und 427f Kapazitäten von 2C haben und 427d und 427g jeweils Kapazitäten von 1 C haben. Diese Verhältnisse können unter Verwendung eines von vielen gegenwärtig verfügbaren Halbleiterherstellungsverfahren, die es erlauben, relative Kapazitäten streng zu kontrollieren, genau beibehalten werden.
• Die Ladung, welche durch einen Stromkreis geliefert wird, teilt sich bekanntlich im Verhältnis zu den Ausgangskapazitäten auf, die durch den Stromkreis angetrieben werden. Somit wird in der exemplarischen Ausführungsform ein Viertel der Ladung, welche durch den Invertierer 428 bereitgestellt wird, an den Kondensator 427a angelegt, drei Sechzehntel der Ladung wird an jeden der Kondensatoren 427b und 427e angelegt, ein Achtel der Ladung wird an jeden der Kondensatoren 427c und 427f angelegt und ein Sechzehntel der Ladung wird zu jedem der Kondensatoren 427d und 427g angelegt. Alle der tatsächlichen Vergleicher sind in der gleichen Art und Weise wie Vergleicher 425 konfiguriert.
• Jeder der Vergleicher/selbsthaltenden Schalter, der mit einem tatsächlichen Vergleicher gekoppelt ist, erhält Eingangssignale von nur einem Kondensator. Der Vergleicher 448 erhält z. B. Eingangssignale nur von dem Kondensator 427a. Die Vergleicher/selbsthaltenden Schalter in den Pseudovergleichern erhalten jedoch Eingangssignale von zwei Kapazitäten, wobei jede von diesen mit einem entsprechend anderen tatsächlichen Vergleicher verbunden ist. Zum Beispiel erhält der Vergleicher/selbsthaltende Schalter 446 Eingangssignale von dem tatsächlichen Vergleicher 425 über die Kapazität 427e und von dem tatsächlichen Vergleicher 415 über die Kapazität 417d. Die Ladungen, die durch die jeweiligen tatsächlichen Vergleicher bereitgestellt werden, summieren sich an dem Eingangsanschluß des Vergleichers/selbsthaltenden Schalters für jeden der Pseudovergleicher. Somit erhält Pseudovergleicher 446 drei Sechzehntel des Ausgangssignals des Vergleichers 425 und ein Sechzehntel des Ausgangssignals des tatsächlichen Vergleichers 415, Pseudovergleicher 444 erhält ein Achtel des Ausgangssignals von jedem der Vergleicher 415 und 425 und Pseudovergleicher 442 erhält drei Sechzehntel des Ausgangssignals des tatsächlichen Vergleichers 415 und ein Sechzehntel des Ausgangssignals des tatsächlichen Vergleichers 425.
• In dieser Konfiguration erhalten die Eingangsanschlüsse von jedem der Vergleicher/selbsthaltenden Schalter der Pseudovergleicher ein Signal, das ein gewichtetes Mittel der Differenz zwischen dem Eingangssignal und den jeweiligen Referenzsignalen der zwei benachbarten tatsächlichen Vergleicher ist. Der Schaltkreis von Fig. 4 mittelt daher die Differenzsignale, die von jedem tatsächlichen Vergleicher unter drei dazwischen liegenden Vergleichen erzeugt werden, in der gleichen Art und Weise wie die ADCs von Fig. 2 und 3.
• Alle Vergleicher/selbsthaltenden Schalter 440 bis 456 können identisch sein und können beispielsweise wie in Fig. 4(a) gezeigt sein. Der Vergleicher/selbsthaltende Schalter von Fig. 4(a) beinhaltet einen selbstnullenden Verstärker, der einen C-MOS-Invertierer 462 und ein Übertragungsgate 460 aufweist, einen Pufferinvertierer 464, zwei Übertragungsgates 466 und 472 und einen selbsthaltenden Schalter, der durch zwei kreuzweise verbundene Invertierer 468 und 470 gebildet wird.
• In den Fig. 3(a) bis 3(f) arbeitet der Schaltkreis von Fig. 4 und 4(a) wie folgt. Das Übertragungsgate 410 ist zwischen den Zeitpunkten T&sub1; und T&sub4;, wenn das Steuerungseingangssignal INN ein logisches "high" ist, angeschaltet, um das Eingangssignal zu dem Kondensator 414 passieren zu lassen. Während dieses Zeitintervalls lädt sich der Kondensator 414 auf ein Potential auf, welches zu dem Eingangssignal gleich ist. Das Signal RN ist jedoch, während der Kondensator aufgeladen wird, zwischen den Zeitintervallen T&sub2; und T&sub5; in einem logischen "high" Zustand.
• In Reaktion auf dieses Signal legt das Gate 416 den Ausgang des Invertierers 418 an seinen Eingangsanschluß an. In dieser Konfiguration wird der Eingangsanschluß des Invertierers 418 auf seinem Schaltpotential gehalten. Der Kondensator 414 liefert daher zum Zeitpunkt T&sub5;, wenn beide Gates 410 und 416 in einem nicht leitenden Zustand sind, ein Potential, das im wesentlichen gleich dem inversen des Eingangspotentials der Gates des Invertierers 418 ist.
• Zum Zeitpunkt T&sub3; wird das Eingangskontrollsignal REFN logisch "high", was das Gate 412 dazu führt, das Referenzpotential REFi an den Kondensator 414 anzulegen. Zu dieser Zeit ist das Eingangssignal an dem Invertierer 418 die Differenz zwischen dem Eingangssignal IN und dem Referenzsignal REFi. Das Signal wird durch den Invertierer 418 verstärkt und an den Satz von Kapazitäten 417, die mit dem tatsächlichen Vergleicher 415 verbunden sind, angelegt. In Fig. 3(d) ist der Eingangsinvertierer 462 des Vergleichers/selbsthaltenden Schalters 440 durch das Signal ZN angeschaltet, um die summierten Potentiale zu verstärken, während das Signal, das von dem Invertierer 418 bereitgestellt wird, an die Kapazitäten 417 angelegt wird.
• Während des Zeitintervalls T&sub6; bis T&sub8; ist das Signal LN logisch "high", was die Gates 466 und 472 leitfähig bzw. nicht leitfähig macht. Zu der Zeit T&sub8;, wenn das Signal LN logisch "low" wird, werden die leitfähigen Zustände der Gates 466 und 472 umgekehrt, wobei das Signal, das durch den Invertierer 464 geliefert wird, in dem selbsthaltenden Schalter 475 gespeichert wird.
• Für jeden der tatsächlichen Vergleicher 415, 425 und 435 ist der von dem selbsthaltenden Schalter 475 gehaltene Wert die Differenz zwischen dem Eingangssignal IN und den jeweiligen Referenzsignalwerten REFi, REFj und REFk, multipliziert mit dem Verstärkungsfaktor, der durch die Invertierer 418, 462 und 464 geliefert wird. Der selbsthaltende Schalter 475 verstärkt weiterhin dieses Signal und begrenzt es zu den V+ und Masse Betriebspotentialen. Somit produziert eine sehr kleine positive Differenz zwischen dem Eingangssignal IN und dem Signal REFI beispielsweise eine logische 1 an dem Ausgangsanschluß OUT1 des Vergleichers 440. In gleicher Weise produziert eine sehr kleine negative Differenz zwischen diesen zwei Signalen ein Ausgangssignal einer logischen 0 an dem Ausgangsanschluß des Vergleichers 440.
• Jeder der Pseudovergleicher 442, 444 und 446 erhält eine gewichtete Summe der verstärkten Ausgangssignale, die von den tatsächlichen Vergleichern 415 und 425 zur Verfügung gestellt werden. Wenn z. B. das Ausgangssignal des Vergleichers 448 logisch "high" ist, was anzeigt, daß das Eingangssignal IN geringer als das Referenzsignal REFj ist, und das Ausgangssignal des Vergleichers 440 logisch "low" ist, was anzeigt, daß das Referenzsignal REFi kleiner als das Eingangssignal IN ist, sind die Ausgangssignale der Vergleicher 442, 444 und 446 entweder logisch "high" oder logisch "low", was den Betrag anzeigt, um welchen der Differenzwert, der durch den tatsächlichen Vergleicher 415 bereitgestellt wird, den Differenzwert, der durch den Vergleicher 425 bereitgestellt wird, übersteigt.
• Wenn beispielsweise die Differenz zwischen REFi und IN negativ und dreimal die Differenz zwischen REFj und IN ist, dann wird das Ausgangssignal des Vergleichers selbsthaltenden Schalters 446 logisch "low" sein, während die Ausgangssignale der Vergleicher/selbsthaltenden Schalter 444 und 442 logisch "high" sein werden. Wenn die beiden Differenzwerte von gleicher Größe, aber umgekehrten Vorzeichen sind, dann werden die Ausgangssignale der Vergleicher/selbsthaltenden Schalter 444 und 446 logisch "low" sein und der Ausgang des Vergleichers/selbsthaltenden Schalters 442 wird logisch "high" sein.
• Fig. 4(b) ist ein Graph der Ausgangssignale gezeigt, die durch die Vergleicher/selbsthaltenden Schalter 440 bis 448 bereitgestellt werden als Reaktion auf ein Ansteigen des linearen Eingangsrampensignales IN (nicht gezeigt). In Fig. 4(b) sind, wenn der Wert des Rampensignals gering ist, alle Ausgangssignale eine logische 1, wenn der Wert des Rampensignals ansteigt, werden die Ausgangssignale von jedem der Vergleicher logisch 0, beginnend mit Vergleicher 448 und 446, dann 444, 442 und schließlich 440. Der gleiche Abstand zwischen den Kurven ist ein Hinweis auf die Linearität des Ergebnisses, das durch die ADCs von Fig. 4 und 4(a) produziert wird.
• Fig. 4(c) zeigt eine alternative Ausführungsform zur Fig. 4, wo Ladung von benachbarten realen Vergleichern gemittelt wird. Beispielsweise wird Ladung an dem Ausgangskondensator 427a mit Ladung von nächsthöheren und nächsttieferen realen Vergleichern unter Verwendung von zusätzlichen Kapazitäten 427a1 und 427a2 für die Ladungsumverteilung gemittelt. Typische Kapazitäten 427a1 und 427a2 würden die Hälfte der Größe der von 427a haben. In ähnlicher Weise werden zusätzliche Kapazitäten 417a1 und 417a2 bzw. zusätzliche Kapazitäten 437a1 und 437a2 für die benachbarten tatsächlichen Vergleicher für die Ladungsumverteilung benutzt. Der Ausgang von jedem tatsächlichen Vergleicher ist somit der gewichtete Durchschnitt von drei benachbarten tatsächlichen Vergleichern. Wenn alle drei benachbarten Vergleicher ideal sind, wird der gemittelte Ausgang nicht verändert. Wenn die drei benachbarten Vergleicher nicht ideal sind, reduziert die Ladungsmittelung zwischen den drei benachbarten tatsächlichen Vergleichern typischerweise den Fehler des schlimmsten Falles für jeden tatsächlichen Vergleicherausgang um einen Faktor 2, und erhöht des weiteren sowohl die differentielle als auch integrale Linearität. Typischerweise wird eine Mittelung für alle tatsächlichen Vergleicher durchgeführt (außer für den obersten und den untersten Vergleicher, für die kein zusätzlicher benachbarter Vergleicher existiert).
• Fig. 5 ist ein Blockdiagramm, das eine Erweiterung des ADCs von den Fig. 4 und 4(a) zeigt. In diesem ADC gibt es sieben Pseudovergleicher 518, 520, 522, 524, 526, 528 und 530 zwischen jeweils zwei tatsächlichen Vergleichern 510 und 512. Das Ausgangssignal, das von jedem tatsächlichen Vergleicher geliefert wird, wird auf fünfzehn Kondensatoren aufgeteilt. Ein Achtel des Ausgangssignals wird an den Kondensator des tatsächlichen Vergleichers angelegt und ein Vierundsechzigstel des Ausgangssignals wird an jedem der zwei Kondensatoren angelegt, die am weitesten von dem tatsächlichen Vergleicher entfernt sind. In Fig. 5 würde der Kondensator des Vergleichers 512 (nicht gezeigt) ein Achtel der Ladung erhalten, während die Kondensatoren 516a bis 516g sieben Vierundsechzigstel, drei Zweiunddreißigstel, fünf Vierundsechzigstel, ein Sechzehntel, drei Vierundsechzigstel, ein Zweiunddreißigstel bzw. ein Vierundsechzigstel der Ladung, die von dem Vergleicherverstärker 512 geliefert wird, erhalten würden.
• Das Ausgangssignal des Vergleichers 510 würde in der gleichen Art und Weise zwischen den Kondensatoren 514a bis 514g verteilt. In dieser Konfiguration stellen die Ausgangssignale, die durch die Pseudovergleicher 518 bis 530 geliefert werden, acht gewichtete Mittelwerte der relativen Differenzen zwischen dem Eingangssignal IN und den Referenzsignalen REFj und REFk dar. Dieser Schaltkreis hat gegenüber dem Schaltkreis von Fig. 4 und 4(a) Vorteile, da, um ein 8-bit digitales Ausgangssignal zu erzeugen, nur zweiunddreißig Vergleicher mit dem Eingangssignal und der Widerstandsleiter verbunden wären, im Gegensatz zu vierundsechzig für den Schaltkreis in Fig. 4.
• Fig. 6 ist ein Blockdiagramm eines Unterbereichs-ADC, der verwendet werden kann, um die Anzahl von Vergleichern, die angeschlossen sind, um das Eingangssignal zu erhalten, weiter zu reduzieren. In Fig. 6 wird das Eingangssignal IN an einen 4-bit ADC 610 angelegt. Die drei höchst signifikanten bits (MSBs) des Signals, das durch diesen ADC geliefert wird, werden an einen Digital-Analog-Wandler (DAC) 612 und an ein Verzögerungselement 618 angelegt.
• Das Ausgangssignal des DACs wird an ein Subtrahierglied 614 angelegt, das beispielsweise ein Präzisionsdifferenzverstärker sein kann. Dieser Verstärker subtrahiert das analoge Ausgangssignal, das durch den DAC 612 geliefert wird, von dem Eingangssignal IN. Das Ausgangssignal des Subtrahierglieds 614 wird an ein 7-bit ADC 616 angelegt. Das 7-bit Ausgangssignal dieses ADCs wird als die sieben am wenigsten signifikanten bits (LSBs) mit dem 3-bit Ausgangssignal, das durch das Verzögerungselement 618 geliefert wird, als die drei MSBs verkettet, um ein 10-bit digitales Ausgangssignal zur Verfügung zu stellen. Der ADC von Fig. 6 produziert daher ein 10-bit Ausgangssignal unter Verwendung von nur sechsunddreißig tatsächlichen Vergleichern und 108 Pseudovergleichern. Ein konventioneller ADC vom Flash-Typ würde 1023 Vergleicher verwenden, die mit dem Eingangssignal verbunden wären, um das gleiche Resultat zu produzieren.
• Ein ADC des Typs von Fig. 6 würde die Eingangsbelastung und die Leistungsanforderungen eines Hochgeschwindigkeits-10-bit-ADCs im Vergleich mit entweder einem konventionellen ADC vom Flash-Typ oder einem Einzelstufenmittelungstyp-ADC wie in den Fig. 2, 3, 4 und 5 gezeigt bedeutend reduzieren.

Claims (8)

1. Analog-Digital-Wandler zur Erzeugung eines n-bit digitalen Ausgangssignales, das ein analoges Eingangssignal repräsentiert, wobei n eine ganze Zahl ist und der Analog- Digital-Wandler aufweist:

Referenzeinrichtungen (112h, 112i, 112j) zur Erzeugung von 2n-m jeweils verschiedenen Referenzwerten, wobei m eine ganze Zahl größer als 1 und kleiner als n ist,

2n-m reale bzw. wirkliche Vergleicher (114h, 114i, 114j) die so verbunden sind, daß sie ein analoges Eingangssignal und jeweils unterschiedliche aufeinander folgende Werte der 2n- m Referenzwerte erhalten, um 2 nm jeweilige Differenzsignale zur Verfügung zu stellen, wobei jedes Differenzsignal eine Differenz zwischen dem Eingangssignal und nur jeweils einem der 2n-m Referenzwerte darstellt,

2n-m - 1 Gruppen von Pseudovergleichern (114i+1, 114i+2, 114i+3, 114j+1, 114j+2, 114j+3), wobei jede Gruppe jeweils zwischen einem unterschiedlichen benachbarten Paar der 2n-m realen Vergleicher geschaltet ist, wobei jede der 2"-m4 Gruppen der Pseudovergleicher 2m-1 Pseudovergleichseinrichtungen (114i+1, 114i+2, 114i+3) beinhaltet, die auf die Differenzsignale reagieren, die durch die jeweiligen Paare der realen Vergleicher geliefert werden, um 2m-1 Pseudovergleicher Ausgangssignale zu erzeugen, die die jeweiligen Differenzen zwischen dem Eingangssignal und den 2m-1 Pseudoreferenzwerten darstellen, die zwischen den jeweiligen Referenzwerten, die an den jeweiligen Paaren der realen Vergleicher anliegen, gleich beabstandet sind,

Verriegelungs- bzw. Selbsthalteeinrichtungen (116h, 116i+3, 116i+2, 116i+1, 116i, 116j+3, 116j+2, 116j+1, 116j), die mit den realen Vergleichern und den Pseudovergleichern verbunden sind, um die jeweiligen Differenzsignale und die Ausgangssignale, die durch sie zur Verfügung gestellt werden, zu speichern bzw. abzulegen,

eine Dekodiereinrichtung (118), die auf die 2n-m gespeicherten Differenzsignale und auf die gespeicherten Ausgangssignale der 2n-m-1 Gruppen von Pseudovergleichern reagiert, um das n-bit digitale Ausgangssignal zu erzeugen.

2. Wandler nach Anspruch 1, der weiterhin aufweist:

eine erste Signalteilungseinrichtung (240c, 240d, 240e, 240f) zum Aufteilen des ersten Differenzsignals in 2m Teile mit jeweils verschiedenen Amplituden, die in einem vorbestimmten proportionalen Verhältnis stehen,

eine zweite Signalteilungseinrichtung (242c, 242d, 242e, 242f) zum Aufteilen des zweiten Differenzsignals in 2m Teile mit jeweils unterschiedlichen Amplituden, die in einem vorbestimmten proportionalen Verhältnis stehen, und

eine Einrichtung zum Verknüpfen von 2m -1 aufeinander folgenden Teile des ersten Differenzsignals und von 2m -1 aufeinander folgenden Teilen des zweiten Differenzsignals mit jeweils verschiedenen der 2m-1 Pseudovergleichseinrichtungen (244c, 244d, 244e, 244f).

3. Wandler nach Anspruch 2, wobei n = 8 und m = 2 ist und die erste und zweite Signalteilungseinrichtung das jeweilige erste und zweite Differenzsignal in vier Teile trennt, die das vorbestimmte proportionale Verhältnis von 4 : 3 : 2 : 1 haben.

4. Wandler nach Anspruch 3, wobei die drei Pseudovergleichseinrichtungen die jeweiligen Signale, die durch die erste und zweite Teileinrichtung in den jeweiligen Verhältnissen von 1 : 3, 2 : 2 und 3 : 1 zur Verfügung gestellt wurden, kombinieren.

5. Wandler nach Anspruch 2, wobei n = 10 und m = 3 ist und die erste und zweite Signalteilungseinrichtung das jeweilige erste und zweite Differenzsignal in acht Teile teilt, die das vorbestimmte proportionale Verhältnis von 8 : 7 : 6 : 5 : 4 : 3 : 2 : 1 haben.

6. Wandler nach Anspruch 2, wobei jedes der Differenzsignale eine Abfolge von abgetasteten elektrischen Ladungen ist und die erste und zweite Signalteilereinrichtung erste und zweite Sätze von Transistoren (352, 362, 372; 354, 364, 374) beinhalten, wobei jeder Satz miteinander verbundene Gates hat, wobei die einzelnen Transistoren in jedem Satz jeweilige Gate-Größen in einem vorbestimmten Verhältnis besitzen, um die Abfolge von abgetasteten elektrischen Ladungen, die die Differenzsignale darstellen, in das vorbestimmte Verhältnis zu teilen.

7. Wandler nach Anspruch 2, wobei jedes der Differenzsignale eine Abfolge von abgetasteten elektrischen Ladungen ist und die erste und zweite Signalteilereinrichtung erste und zweite Sätze von Kapazitäten bzw. Kondensatoren (417b, 417c, 417d; 427e, 427f, 427g) beinhalten, die parallel geschaltet sind, wobei die einzelnen Kapazitäten in jedem Satz so gefertigt sind, daß sie jeweilige Kapazitäten in einem vorbestimmten Verhältnis haben, um die Abfolge von abgetasteten elektrischen Ladungen, die die Differenzsignale darstellen, in das vorbestimmte Verhältnis zu teilen.

8. Wandler nach Anspruch 2, wobei:

Jeder der 2n-m realen Vergleicher einen bipolaren Differentialverstärker (226, 228, 230, 232, 222, 224) mit ersten und zweiten Ausgangsanschlüssen beinhaltet, an denen der Verstärker jeweils eines der 2 nm Differenzsignale zur Verfügung stellt, und

die erste Signalteilereinrichtung ein erstes Widerstandsnetzwerk (240c, 240d, 240e, 240f) beinhaltet, das zwischen die jeweiligen ersten Ausgangsanschlüsse jedes Paares der realen Vergleichseinrichtungen geschaltet ist, wobei das erste Widerstandsnetzwerk die Differenzsignale, welche an den jeweiligen ersten Ausgangsanschlüssen des Paares der realen Vergleichereinrichtungen zur Verfügung gestellt werden, kombiniert, um die ersten proportionierten Differenzsignale zu erzeugen,

die zweite Signalteilereinrichtung ein zweites Widerstandsnetzwerk (242c, 242d, 242e, 242f) beinhaltet, welches zwischen die jeweiligen zweiten Ausgangsanschlüsse jedes Paares der realen Vergleichseinrichtungen geschaltet ist, wobei das zweite Widerstandsnetzwerk die Differenzsignale kombiniert, die an den jeweiligen zweiten Ausgangsanschlüssen des Paares der realen Vergleichseinrichtungen zur Verfügung gestellt werden, um die zweiten proportionierten Differenzsignale zu erzeugen, und

jeder der Pseudovergleicher eine CMOS-Verriegelungs- bzw. Selbsthalteverstärkungseinrichtung (244c, 244d, 244e) beinhaltet, die mit dem ersten und zweiten Widerstandsnetzwerk verbunden ist, um die ersten und zweiten proportionierten Differenzsignale zu kombinieren, die durch das erste und zweite Widerstandsnetzwerk zur Verfügung gestellt werden, um das Vergleichssignal zu erzeugen und das Vergleichssignal zu speichern.