JPH07506705A - 平均化フラッシュ・アナログ−デジタル・コンバータ - Google Patents

Abstract

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Description

【発明の詳細な説明】 平均化フラッシュ・アナログ−デジタル・コンバータ本発明は、フラッシュ・タ イプのアナログ−デジタル・コンバータ（ＡＤＣ）であり、更に詳しくは、ｍ＜ ｎである整数ｍとｎについて、アナログ入力ラインに結合されておりｎビットの デジタル値を生成する２１個だけのコンパレータを何する高分解能フラッシュ・ タイプＡＤＣである。

発明の背景 典型的なフラッシュＡＤＣは、２’−１個のコンパレータを用いて、そのクロッ ク信号が決定する時刻にサンプリングされたアナログ入力信号を表すｎビットの デジタル値を生成する。たとえば、典型的な８ビツトのＡＤＣは、２８−１＝２ ５５個のコンパレータを用いる。１０ビツトのＡＤＣは、２１０−１−１０２３ 個のコンパレータを用いる。これらのコンパレータのそれぞれには、１つのアナ ログ人力信号と２″−１個の均等に離間した基準値とが供給される。人力信号値 よりも小さな基！＃値をＨするコンパレータは、第１の論理ステート（たとえば 、論理ハイ）を復号器に提供し、他方、人力信号値よりも大きな基準値を有する コンパレータは、第２の論理ステート（たとえば、論理ロー）を提供する。復号 器は、温度計タイプ、又は、対応するコンパレータが提供する２′１−１個の論 理値をｎビットのデジタル値に翻訳するプライオリティ復号器である。

したがって、フラッシュＡＤＣにおいては、入力信号は、２’　−１個のコンパ レータのそれぞれに結合される。コンパレータのそれぞれが入力信号にロードΦ インピーダンスを与える。コンパレータが比較的低い入力インピーダンスを有す るように設計されている場合でも、すべてのコンパレータの入力インピーダンス の総印は、入力信号によってドライブされなければならない著しいロードを作り 出す。２５５を超えるコンパレータを有するコンパレータ・アレーの比較的大き な人力インピーダンスによって、古典的なフラッシュ・タイプのＡＤＣは、８ビ ツトを超えるデジタル値については、非実用的なものになる。入力インピーダン スが、バイポーラ回路において見いだされるように抵抗性かつ容量性である場合 も、ＭＯＳ　（金属酸化膜半導体）回路において見いだされるように容量性であ る場合も、これは正しい。

更に、比較的大きなフラッシュＡＤＣは、集積化・微分直線性（ＩＤＬ）エラー の可能性がある。集積化直線性（ＩＬ）エラーは、高速での動作中に、基準ラダ ー・ネットワークを通じて人力コンパレータにより基準抵抗の両端での著しい追 加的な電位降下を生じる場合に、通常発生する。−コンパレータの基準入力ポー トが著しい容量性のロードを生じる場合には、引き込まれる電流の量にしたがっ てラダー・ネットワーク両端での電位降下は、クロック周波数に比例する。微分 直線性誤差は、アレーの中の最悪のコンパレータの誤差オフセットの測定である 。

このタイプの誤差は、個々のコンパレータにおける一致しない若しくは誤りの成 分、又は、高すぎる若しくは低すぎる、コンパレータの数が増加し、かっ／又は 、継続する基準レベル間の電位差が減少するにつれて一般的に増加する個々の基 準電位に起因し得る。

Ｋ、　Ｌ口１Ｉｌｉｎｎ　ｅｔ、　！＋　、”Ａ　ＴｅＣｈｎｉｑｗｅ　ｌｏｔ 　Ｒｓｄｓｃｉａ（Ｄｉｆｌｃｒｅａｊｉｔｌ　Ｎｏａ−しｕｅｕ＋ｌｙ　Ｅｕ ｏ＋ｓ　ｉｎ　Ｆｌｚｓｈ　＾／Ｄ　ＣｏｎｔｅＮｅｎ″　。　１９９１　ＩＥ ＥＥ　Ｉ＋ｌｅ＋ｕｌｉ＋＋ｕｌＳｏｌｉｄ　５ｔａｌｅ　Ｃ１１ｅｌｌｉｌｌ 　Ｃ０ｎ１ｅｌｅｆｉｅｅ、　ｐＪｇｏ　１７Ｇ−１７１には、高速ＡＤＣが説 明されており、そこでは十分に微分直線性誤差が減少されている。このＡＤＣは 、微分前置増幅器を用いて、入力信号と基準値との差をそれぞれが表す出力信号 を生成する。前置増幅器の出力端子は、抵抗のネットワークによって、隣接する 前置増幅器に結合される。抵抗のネットワークは、平衡点に最も近い１つを包囲 する前置増幅器からの出力の総和をとって平均平衡点を見つける。平衡点に最も 近い前置増幅器の出力信号がこの平均化された平衡点と一致しない場合には、抵 抗のネットワークは、その前置増幅器への電流を変化させてその利得にしたがっ てその出力信号を調整する。この構成により、誤差の大きさを減少させる傾向が あるという意味で誤差のある差動増幅器の利得を調整することで、微分非直線性 誤差が減少することがわかっている。

”ＰＡＲＡＬＬＥＬ　ＡＮＡＬＯＧ−ＴＯ−ＤＩＧＩＴＡＬ　Ｃ０ＮＶＥＲＴＥ ＲＵＳＩＮＧ　２””　Ｃ０ＮＰＡＲＡＴＯＲ５”　、！：撃■ する米国特許４９２８１０３号は、２７２個の入力コンパレータを用いるｎビッ トデジタル値を生成するＡＤＣにつき説明している。この入力コンパレータのそ れぞれは、２つの補完的出力信号を有する。これらの信号は、前置増幅器の出力 信号が等しい場合に状態を変化させるように構成されたラッチの対応するへカポ ートに結合される。任意の２つの基準値の間の信号値は復号され、その際には、 それぞれが、復号されるべきレベルを包囲する２つの基準レベルに関連する前置 増幅器の異なった出力端子に結合したラッチが用いられる。このＡＤＣのデザイ ンが、２−１個だけのコンパレータにｎビットのデジタル値を生成することを要 求することによって、入力信号のローディングを十分に減少させる一方で、近接 する前置増幅段の間にラッチを追加的に挿入することによりこれ以上の減少は達 成できない。

発明の概要 み合わされて間隔のある基準レベルを用いれば生成されるであろう類似の場合に 対応する信号レベルを生成する。２°１個の実コンパレータが結合されて人力信 号を受け取り、２　＠　−１個の疑似コンパレータが実コンパレータの各部の間 に結合される。このＡＤＣがｎビットのデジタル値を生成する。

図面の簡単な説明 図１は、従来のフラツシユＡＤＣのブロック図である。

図２は、本発明の実施例を含むＡＤＣのブロック図である。

図２（ａ）は、図２のＡＤＣで用いるのに好適な回路を示す、一部ブロック図形 式での概略図である。

図２（ｂ）は、図２（ａ）のＡＤＣのための好適なコンパレータ／ラッチを示す 概略図である。

図３は、図２のＡＤＣに用いるのに好適な回路を示す概略図である。

図３（ａ）〜図３（ｆ）は、図３の回路のタイミング図である。

図４は、図２のＡＤＣに用いるのに好適な回路の部分概略図である。

図４（ａ）は、図４のＡＤＣのコンパレータ／ラッチとして用いるのに好適な回 路の概略図である。

図４（ｂ）は、図４及び図４（ａ）の回路の動作を説明するのに有用な電圧対時 間のグラフである。

図４（Ｃ）は、図２に示すＡＤＣに用いる代替の構成の概略図である。

図５は、図４及び図４（ａ）の回路に基づく代替のＡＤＣを示す概略図である。

図６は、本発明の２つのＡＤＣを含むサブレンジングＡＤＣを示すブロック図で ある。

実　施　例 図１は、人力信号ＩＮが２　−１１Ｎのコンパレータ１１４ａから１１４ｚまで のそれぞれの第１の入力端子に供給される従来型のフラッシュ・タイプのＡＤＣ のブロック図である。各コンパレータの第２の入力端子は結合されており、第１ 及び第２の基準電位源（Ｖ十及びグランド）と２−１個の直列に接続されている 抵抗１１２ａ〜１１２ｚとを含む抵抗のラダーによって提供されるそれぞれが異 なった基準値を受け取る。これらの抵抗は、望ましくは、等しい値を有し、分圧 器のネットワークとして、任意のコンパレータに対する基準電位が抵抗１１２の 中の２つの接合から得られるように配列される。

コノパレータ１１４ａ〜１１４Ｚは、入力信号レベルと基準レベルとの差を増幅 する。人力信号値が対応する基準信号値を超える場合であれば常にその出力信号 は所定の論理閾値より低く、入力信号値が対応する基準信号値より低い場合であ れば常にその出力信号は論理閾値を超える。これらのコンパレータの出力信号は 、対応するラッチ１１６ａ〜１１６ｚに供給される。これらのラッチのそれぞれ は、クロック信号ＣＫに応答して、その関連するコンパレータ１１４ａ〜１１４ ｚの瞬時出力状態を記憶する。これらの記憶された値は、デコーダ１１８に供給 される。従来的な温度計タイプのデコーダ又は優先エンコーダであり得るデコー ダ１１８は、入力信号電位に値が最も近い基準電位のラダー・ネットワークにお ける位置を表すｎビットのデジタル出力値を生成する。これはすなわち、論理ハ イの出力信号を有するチェーンの中の最高位のコンパレータの数であり、ここで 、１つの基準抵抗によってグランドに結合されたコンパレータは１番目であり、 ■−に結合されたコンパレータは、２−１番目である。

デジタル出力値における比較的大きなビット数に対しては、このタイプのＡＤＣ は、人力信号ＩＮに対して十分大きなロードを与える可能性があり、十分大きな 積分及び微分直線性誤差を有し得る。

図２の実施例において、八〇Ｃは、また、ｎビットのデジタル出力値を生成する が、人力信号及び基準ラダーに結合した２′１−２個だけの実コンパレータを有 する。ここで、実コンパレータのそれぞれが提供する差動信号は７つの構成部分 に分割される。１つの部分は対応するラッチに直接に供給され、３つの部分は実 コノパレータが決定するレベルよりも低い人力信号レベルを決定する対応する疑 似コノパレータに結合され、残りの３つの部分は実コンパレータが決定する信号 レベルより大きな信号レベルを決定する他の対応する疑似コンパレータに結合さ れる。実コンパレータ１１４ｈ、１１４ｉ、１１４ｊは、基準ラダー１１２と人 力信号ＩＮとに結合されている。コンパレータ１１４１と１１４ｈとに決定され るレベルの中間の入力信号レベルは、疑似コンパレータ１１４　ｉ＋Ｌ　１１４ 　ｉ＋２凌び１１４１↓３によって決定される。同様にして、コンパレータ１１ ４１と１１４Ｊとに決定されるレベルの中間の人力信号レベルは、コンパレータ １１４」＋１．１ｌｌｊ４−２．１１４ｊ↓３によって決定される。

以下で説明する実施例の中の３つでは、コンパレータ１１４１の出力信号は７つ の部分に分割される。信号の４分の１はラッチ１１６１に供給され、信号の１６ 分の３はコンパレータＬ１４ｉ＋１及び１１４ｊ＋３のそれぞれに供給され、信 号の８分の１はコンパレータ１１４ｉ＋２及びＩＬ４ｊ−１−２のそれぞれに供 給され、信号の１６分の１はコンパレータ１１４ｉ−ｉ−３及び１１４ｊ＋１の それぞれに供給される。実コンパレータのすべては、コンパレータ１１４ｈがそ の出力信号の４分の１をラッチ１１６ｈに、その入力信号の１６分の３をコンパ レータ１１４ｉ−３に、その出力信号の８分の１をコンパレータ１１４ｉ＋２に 、その出力信号の１６分の１をコンパレータ１１４ｉ＋１に提供するような態様 に構成される。この構成において、疑似コンパレータ１１４ｉ＋１〜１１４ｉ＋ ３のそれぞれは、入力信号と、コンパレータ１１４１及び１１４ｈによって用い られる基準信号値の間で均等に間隔をおいた異なった基準信号それぞれとを効果 的に比較する。コンパレータ１１４１↓１〜１１４Ｉ↓３のコンパレータの出力 信号は、対応するラッチ１１６１↓１〜１１６ｉ＋３に供給される。

これらの疑似コンパレータの動作を理解するためには、実コンパレータの出力信 号は入力信号とその実コンパレータに供給される対応する基準値との差を増幅し たものであることを想起すべきである。たとえば、コンパレータ１１４Ｊの出力 値が正であって基準値ＲＥＦｊが入力信号ＩＮよりも大きいことを示し、かつ、 コノパレータ１１４１の出力信号が口であって基準ＧｆｉＲＩＥＦｉが人力信号 ＩＮよりも小さいことを示している場合には、基準電位が入力信号に等しい平衡 点はステー／ｌと」との間に存在しなければならない。

疑似コンパレータ１１４ｊ＋１〜１１４ｊ＋３のそれぞれは、２つの実コンパレ ータの出力信号を、異なる相対比率（１／４．３／４）、（１／２．１／２）、 （３／　４　、　１７’　４　）において加える。実コンパレータが提供する信 号の相対的な大きさによって、これらの加えられた値のあるものは正になり、ま たあるものは負になる。実コンパレータに関しては、正の出力値を提供する疑似 コンパレータと負の出力値を提供する疑似コンパレータとの間の分割点がデジタ ル出力値を決定する。この方法は、人力信号を値ＲＥＦｊとＲＥＦ　ｉとの間の ３つの均等に離間された基準値に比較するのと同一の結果を生じる。

コンパレータに結合されたランチと疑似コンパレータに結合されたラッチとの出 力信号は、デコーダ１１８の異なる入力端子に、図１のフラッシュＡＤＣと同一 の態様で、それぞれ供給される。図２のＡＤＣは、図１のＡＤＣに対して利点を 有する。デジタル出力ビットの所与の数について、入力信号に結合されたコンパ レータがより少なく、また、基準ラダーに結合されたコンパレータがより少ない というのがその理由である。これにより、高速動作の最中であっても、入力信号 ＩＮ）：基準ラダーとに供給されるロードが少ないため、積分非直線性誤差が減 少する結果になる。

これに加えて、微分非直線性誤差は、図２では図１に比べて、４分の１に減少す る。前述のように、微分直線性誤差は、コンパレータ、及び／又は、連続する基 準値間の一様のステップサイズからの細大の偏差を示す基準値によって測定され る。図２のデコーダにおいては、そのような任意の偏差は、７つのステージ間で 平均化される。すなわち、コンパレータ１１４１の生成する信号の誤差は、コノ パレータ１１４ｊ’−１，１１４ｊふ２、Ｌ１４ｊ’−３，１１４ｉ、１１４ｉ ＋１．１１４に２．１１４ｉ＋３の間で平均化される。

更に、図２のＡＤＣは、図１のＡＤＣと比べて、より単純な基準ラダーを用い得 る。図２の基準ラダーは直列に接続された２１１−１個の抵抗を含むのであるが 、図２のＡＤＣと同じ特性を有するＡＤＣは、２ａ−２を個だけの抵抗を用いて 作ることができる。この構成では、抵抗１１２ｉ＋１．１１２ｉ＋２．１１２ｉ ＋３．１１２ｈが組み合わされて１つの抵抗素子になり、同様に、抵抗１１２ｊ ＋１．１１２ｊ＋２．１１］＋３．１１２１は組み合わされて１つの素子となる 。

図２（ａ）では、図２のＡＤＣのＢｉＣＭＯ３構成が、その入力段と差動前置増 幅器とにバイポーラ回路を含み、そのコンパレータとラッチとにＣＭＯ３回路を 含む。図２（ａ）では、人力信号ＩＮが、トランジスタ２１０，２１２と抵抗２ １４とを含むバッファ増幅器に供給される。トランジスタ２１２と抵抗２１４と は、トランジスタ２１０のエミッタにおいて、一定量の電流を提供する制御され た電流源を構成する。提供される電流の量は、抵抗２１４の値と入力信号ＢＩＡ Ｓとによって決定される。トランジスタ２１２が提供する電流は一定であるから 、人力信号電圧ＩＮを変化させることの効果は、トランジスタ２１０のエミ！夕 とトランジスタ２１２のコレクタとの接合点における電位を変化させることであ る。

、二のベア７７された人力電位は、ＡＤＣの実コノパレータを形成する２１〜２ 個の同一の前置増幅器のそれぞれの第１の入力端子（すなわち、トランジスタ２ ３０のベース電極）に供給される。これらの前置増幅器２２５，２３５の２つが 図２（ａ）に示されている。簡単のために、前置増幅器２２５だけが詳説される 。前置増幅器２２５への基準入力信号は、２　１個の直列に接続されている抵抗 （その中の３つ１１２ｉ、１１２ｊ、１１２ｋが図２（ａ）に示されている）を 含む基準ラダーによって生成される。基準ラダーの中の抵抗の６対の接合点は、 トランジスタ２１６．２１８及び抵抗２２０を含む対応するバッファ増幅器に結 合される。抵抗２１８及び２２０は、トランジスタ２１８のコレクタとトランジ スタ２１６のエミッタとの接合点において抵抗２２０の値と制御人力信号ＢＴＡ Ｓとによって決定される一定量の電流を提供する定電流源として、構成される。

このバッファされた基準電位は、前置増幅器２２５の第２の入力とトランジスタ ２３２のベースとに加えられる。トランジスタ２３０と２３２とは、従来型の差 動増幅器として構成される。トランジスタ２２２と抵抗２２４とは、トランジス タ２３０及び２３２の結合されたエミッタに、抵抗２２４の値と制御人力信号Ｂ ＩＡＳとに依存する定電流を提供する。負荷抵抗２２６及び２２８は、それぞれ 、トランジスタ２３０及び２３２を、動作電位源Ｖ＋に結合する。前置増幅器２ ２５の出力信号は、トランジスタ２３０のコレクタ電極における出力信号とトラ ンジスタ２３２のコレクタ電極における出力信号との差である。実施例において は、これら２つの電極の間の信号は、抵抗１１２１と１１２ｊとの接合点におい て提供される基準信号と人力信号ＩＮとの間における、人力バッファと差動前置 増幅器との統合された利得によって増幅された、電位差である。実施例において は、この増幅ファクタは、はぼ１２に等しい。簡単のために、トランジスタ２３ ２及び２３０の出力端子は、以下では、それぞれ、前置増幅器２２５の正及び負 の出力端子として参照される。

ＡＤＣ（２２５及び２３５）における各前置増幅器の正の出方端子は、直列に接 続された抵抗２４０ａ〜２４０ｈを含む抵抗のラダーを介して、相互に結合され ている。これらの前置増幅器の負の出力端子は、同様の響様で、直列に接続され た抵抗２４２ａ〜２４２ｈを含む抵抗のラダーによって、相互に結合されている 。これらの抵抗のラダーは、２つの効果を有する。第１に、これらは、隣接する 前置増幅段の正及び負の出力電位を、それぞれ、４つの等しい部分に分割し、第 ２には、これらは、既に引用したＫｚｌｌａｎｕ＋他による文献で説明されてい るのと同様の態様で前置増幅段の利得を平均化する。

これらの抵抗ラダーの′Ｍ１の効果、すなわち前置増幅器の出力差動信号それぞ れを分割することによって、ＡＤＣの平衡点を高い精度で決定することが可能に なる。たとえば、前置増幅器２３５の正の出方電位がその負の出力電位よりも大 きく、また一方、前置増幅器２２５の負の出方電位がその正の出力電位よりも大 きい場合には、平衡点は前置増幅器２２５と２３５との間のどこかに存在する。

これらの増幅された電位は、抵抗２４０ｃ〜２４０　ｆ及び２４２ｃ〜２４２ｆ によって４つの等しい部分に分割されるから、これらの抵抗ラダーそれぞれの接 合においてとった信号は、２つの差分値の間で均等な段階的変化を示す。この段 階的変化の中のある点において、一対の接合間の電位差は正であり、他方、次の 一定・ｔのｒ＃会合間対応する電位差は負である。これにより、これらの疑似コ ンパレータか表す凸疑似基準レベル間に存在する平衡点は、更に正確なものにな る。

前置増幅器２２５の出力信号は、直接にコンパレータ／ラッチ２４４ｂに供給さ れ、他方、前置増幅器２３５の出力信号は、直接にコンパレータ／ラッチ２、Ｘ ｔに供給される。抵抗２４０Ｃと２４０ｄとの接合と、抵抗２４２Ｃと２１２ｄ との接合と、に生しる中間的な信号は、コンパレータ／ラッチ２４４Ｃに供給さ れる。同様に、前置増幅器２２５と２３５との間のラダーの中のその他の抵抗の 接合に生じる中間的な信号は、コンパレータ／ラッチ２４４ｄ及び２４４　ｅに 供給される。抵抗ラダーとコンパレータ／ラッチとのこの組み合わせが、図２（ ａ）のＡＤＣに対する疑似コンパレータ・ネットワークを形成する。

コンパレータ／ラッチ２４４の各出力信号は、それぞれ、温度計−２進デコーダ １１８の異なった人力ボートに供給される。

図２（ｂ）に示された、コンパレータ／ラッチ２４４の１つとして使用するのに 適した回路は、バ！ファ段２５０、レベル・シフタ２６０、ラッチ２７０を含む 。バッファ２５０は、４−〕のＰチャネルＭＯ５（Ｐ−ＭＯＳ）　トランジスタ ２５２．２５４゜２５６．２５８を含む。この回路は、トランジスタ２５４及び ２５８のドレーン電極において、それぞれ、動作電位源Ｖ＋と基準電位源（例ニ ゲラット）との間で振幅が変化し、前置増幅器の正及び負の出力信号に関して増 幅される出力信号を生成する。本実施例においては、これらのバッファ増幅器は 、約３．５の利得を有する。

シフタ２６０は、２つのＰ−ＭＯＳ）ランジスタ２６２及び２６６と２つのＮ羊 ヤネルＸ丁Ｏ３（Ｎ−ＭＯＳ）　トランジスタ２６４及び２６８とを含み、バッ ファ２５０によって提供された上記信号を変換して、グランドと負の動作電位源 Ｖ−との間で変化する信号にする。

／フタ２６０のこれら出力信号は、一方でトランジスタ２６６及び２６８の相互 に接続されたドレーン及びゲートから、また他方では、トランジスタ２６２゜２ ６４の相互に接続されたトレーン及びゲートから得られる。これらの信号は、う Ｉチ２７０のそれぞれ異なった入力端子に供給される。ラッチ２７０には、Ｐ− ＭＯＳトランジス９２７２．２７４．２７６と、Ｎ−ＭＯＳトランジスタ２７８ ．２８０．２８２，２８４とが含まれる。トランジスタ２７４及び２７６のソー ス２４極は、ゲートがクロック信号ＣＫを受け取るように結合されているトラン ジスタ２７２を通じてグランドに結合されている。トランジスタ２７８゜２８０ ．２８２．２８４のソース電極は、■−に結合されている。

ラッチ２７０への各入力は、トランジスタ２７８及び２８０の各ゲートである。

二のラッチの出力は、トランジスタ２７６及び２７８のドレーン電極とトランジ スタ２７４のゲートとの接合点にある。この出力は、３つの直列に接続されたイ ンバータ２８８ａ、２８８ｂ、２８８ｃを通って、デコーダ１８８（図示せず） に結合されている。ランチ２７０の相補的出力端子は、トランジスタ２７４及び ２８０のトレーン電極とトランジスタ２７６のゲートとの接合点に存在する。こ の出力端子は、ランチ２７０の状態の一部を保持するのに用いられるインバータ ２８６の入力に結合されている。

図２（ｂ）のこの回路は次のように動作する。図２（ｂ）の回路に供する前置増 幅器の正及び負の出力信号が両方等しい（すなわち、基準信号が入力信号に正確 に等しい）場合には、トランジスタ２５４及び２５８のそれぞれのドレーンにお いて提供されるバッファ２５０の各出力信号もまた互いに等しい。この場合、シ フタ２６０の各出力信号も互いに等しい。この実施例では、これらの信号は、互 いに等しい場合には、トランジスタを導通状態にするのに必要な電位よりも僅か に低い閾値電位に、ラッチ２７０の各入力端子を保持する。

したがって、前置増幅器の正の出力信号が負の出力信号よりも僅かに大きい場合 には、トランジスタ２５８のドレーンにおける電位は、トランジスタ２５４のド レーン電極においてよりも高い。この時、レベル・シフタによってトランジスタ ２８０のゲートに供給された入力信号は、トランジスタ２７８に供給されたもの よりも大きい。クロック信号ＣＫが論理ロー（Ｖ−）になる場合には、トランジ スタ２７２は導通になり、トランジスタ２８４及び２８２は不導通になり、イン バータ２８８ａの入力端子に供給されるラッチ２７０の出力信号は論理ハイ（グ ランド）である。ラッチ２７０の状態は、トランジスタ２８８ａ及び２８６の入 力ゲートに記憶される。この状態は、クロック信号が論理ハイの値を有する場合 にはクリア（論理ローにリセット）される。この時、トランジスタ２７２は不導 通になり、トランジスタ２８２及び２８４は導通になる。したがって、ラッチ２ ７０の出力信号は、クロック信号ＣＫが論理ローの状態にある場合にだけ有効で ある。

図３では、図２のＡＤＣが、完全にＣＭＯ３技術で構成されている。簡単のため に、基準ラダーと出力ラッチは図３の回路から除かれている。

図３のＡＤＣの実コンパレータのそれぞれ（たとえば、３１５）は、２つのトラ ノスミノンーＪノ・ゲート（たとえば、３１０．３１２）と、コンデンサ３１４ と、ＣＭＯＳインバータ３１８とトランスミッション・ゲート３１６とを含む第 １の自動零化（ｕ１ｏｕ＋ｏｔｄ）増幅器と、第２のコンデンサ３２０と、ＣＭ ＯＳインバータ３２４とトランスミッション・ゲート３２２とを含む第２の自動 零化増幅器と、出力インバータ３２６と、を含む。これらの３つのコンパレータ のそれぞれは、６つの疑似コンパレータに結合されており、その中の３つ３５０ ゜３６０．３７０が示されている。各疑似コンパレータは、２つの並列結合され たＣＭＯＳインバータから構成される。

実コンパレータから呂疑似コンパレータに配分される信号の量は、並列結合され たインバータそれぞれを形成するのに用いられるゲートの相対的な幅によって制 御される。この実施例では、インバータ３２６の中のトランジスタと疑似コンパ レータ３５０の中のトランジスタ３５４及び３５８と、疑似コンパレータ３６０ の中のトランジスタ３６４及び３６８と、疑似コンパレータ３７０の中のトラン ジスタ３７４及び３７８とのゲート幅が、インバータ３２４が提供する電荷の４ 分の１がインバータ３２６に、１６分の３が疑似コンパレータ３５０に、８分の １が疑似コノパレータ３６０に、１６分の１が疑似コンパレータ３７０にそれぞ れ供給されるように構成される。実コンパレータ３１５に結合されている残りの ３つの疑似コンパレータは、実コンパレータ３３５に対してコンパレータ３７０ ．３６０．３５０と同一の態様で構成される。この構成では、コンパレータ３３ ５は、４分の１の電荷をインバータ３４６のトランジスタのゲートに、１６分の ３の電荷を疑似コンパレータ３７０のインバータのトランジスタに、８分の１の 電荷を疑似コンパレータ３５０のトランジスタに、１６分の１の電荷を疑似コン パレータ３６０のトランジスタに供給する。

これより、トランジスタ３５２と３５４との幅の比率は１対３であり、トランジ スタ３５６と３５８との幅の比率もまた同様であることが明らかである。トラン ジスタ３６２と３６４、トランジスタ３６６と３６８の幅は１対１であり、トラ ンジスタ３７２と３７４との比率は３対１である。この構成は、人力信号と実コ ノパレータ３１５及び３３５に供給された実基準レベルの間に実質的に均等に離 間された３つの疑似基準レベルとの比較を表す疑似コンパレータ３５０゜３６０ ．３７０の出力において信号を出力する。

図３（ａ）〜図３（ｆ）を参照して、図３の回路の動作を以下で示す。簡単のた めに、実コンパレータ３１５と疑似コンパレータ３５０及び３６０との動作のみ を次に説明する。実コンパレータ３１５のゲート３１０，３１２，３１６゜３２ ２のそれぞれが、相補的制御信号を受け取るように結合されている。これらの３ つの制御信号の中の１つ（トランスミッション・ゲートのＮ−ＦＥＴに供給され たもの）だけが、図３（ａ）に示され、以下で説明される。逆の極性の制御信号 か各トランスミッション・ゲートのＰ−ＦＥＴに供給されることは、当該技術分 野における通常の知識を有する者に容易に理解される。

図３及び図３（ａ）〜図３（ｆ）において、時１１Ｔ、において、トランスミッ ション・ゲート３１０は、信号ＩＮＮを介してイネーブルされ、入力信号ＩＮを コンデンサ３１４の１枚の極板に供給する。また時刻Ｔ＋において、信号ＲＥＦ Ｎが論理ローになり、トランスミッション−ゲート３１２を不導通にする。

時刻Ｔ　の直後の時刻Ｔ２において、トランスミッション・ゲート３１６を制御 する信号ＲＮが論理ハイになり、それによりこのゲートはインバータ３１８の出 力をその人力に結合させる。したがって、時刻Ｔ　と時刻Ｔ５との間に、インバ −タ３１８は自動零化される。すなわち、電荷がインバータ３１８のゲート上に 、よって、コンデンサ３１４の他方の極板の上に置かれ、これによって、ＴＩか らＴ４の間にコンデンサ３１４の１枚の極板に提供される任意の入力信号電荷は 実質的に補償される。

時１１Ｔ、では、ゲート３１０はディスエーブルとされ、ゲート３１２はイネー ブルされ、実コンパレータ３１５に対する基準入力電位がコンデンサ３１４を充 電させる。入力電荷がコンデンサ３１４に供給された間にインバータ３１８は自 動零化され、かつインバータ３１８の自動零化は時刻Ｔ４の少し後の時刻Ｔ５で 停止するため、時刻Ｔ５と時１１　Ｔ−との間にインバータ３１８のゲートに供 給される信号は、人力信号ＩＮＮと基鵡電位ＲＥＦｊとの差である。時刻Ｔ２か らＴ、の時間に実質的に重なる時刻Ｔ　からＴ６の間には、信号ＺＮが、ゲート ３２２を導通にし、インバータ３２４を自動零化する。

時刻Ｔ２には、制御信号ＲＮがゲート３１６を非導通にし、コンデンサ３１４コ の両極に亘って生じる差信号を増幅させ、反転させ、コンデンサ３４０に印加す る。時刻Ｔ５の少し後の時刻Ｔ６には、ゲート３２２が信号ＺＮによって非導通 になっている時、インバータ３２４のゲートに供給される該信号は、インバータ ３１８によって出力される、信号ＩＮとＲＥＦｊとの間の増幅された差の反転で ある。この信号は、時刻Ｔ６とＴ８の間の時間にインバータ３２４及び３２６に よって増幅される。時刻Ｔ８に先立つ時刻Ｔ７では、インバータ３２６によって 提供された信号は、出力端子０ＵＴＪＯに結合されたラッチ（図示せず）により て捕捉される。たとえば図２（ｂ）のランチ２７０と同一であり得るこのラッチ は、時％１１Ｔ、て生起するクロック信号ＣＫＮの口の方向への転移と同時に端 子ＯＬ：ＴＪＯにおいて提供される人力信号を一時的に記憶（ランチ）する。こ の信号は、信号ＣＫＮの正の方向の工ｌンがラッチをリセットする時刻Ｔ９まて 、ラッチに保持される。

時刻Ｔ５とＴ３との間にも、インバータ３２４の出力において出力される電荷は 、インバータ３２６のゲートと疑似コンパレータ３５０．３６０．３７０とに亘 ってシェアされる。前述のように、この電荷は、インバータ３２６のゲートが電 荷の４分の１、疑似コンパレータ３５０のトランジスタ３５４及び３５８のゲー トが電荷の１６分の３、疑似コノパレータ３６０のトランジスタ３６４及び３６ ８のゲートが電荷の８分の１、疑似コンパレータ３７０のトランジスタ３７４及 び３７８のゲートが電荷の１６分の１、を受け取るというように割合的にフェア される。

実コンパレータ３３５は、コノパレータ３１５と同一の態様で動作する。実コン パレータ３３５は、その出力電荷の４分の１をインバータ３４６のゲートに、そ の出力電荷の１６分の３を疑似コンパレータ３７０のトランジスタ３７２及び３ ７６のゲートに、その電荷の８分の１を疑似コンパレータ３６０のトランジスタ ３Ｇ２８Ｌび３６６のゲートに、その電荷の１６分の１を疑似コンパレータ３５ ０のトランジスタ３５２及び３５６のゲートに提供する。

実コンパレータ３１５及び３３５によって提供される信号の両方が同じ極性をａ する場合には、疑似コンパレータ３５０．３６０．３７０の出力信号はそれとは 逆の極性を有する。しかし、これらの実コンパレータの出力信号が異なる極性を 宵する場合には、疑似コンパレータ３５０，３６０゜３７０は、トランジスタ幅 の比率とコンパレータ３３５及び３１５によって出力される差信号の大きさとに 比例する出力電位を生成する電圧分割器となる。これらの信号は、図２（ｂ）の ラッチ２７０のようなラッチ（図示せず）に供給され、このう・ソチは、次に、 デコーダ２１８（図示せず）への出力信号を提供する。

図２のＡＤＣの工３の実施例が、図４１図４（ａ）、図４（ｂ）、図５に示され ている。図４及び図４（ａ）の回路は、図３の回路と類似している。しかし、図 ４の回路は、図３の回路から疑似コンパレータ３５０，３６０，３７０を取り除 いてあり、その代わりに、コンデンサ３２０と並列の３つのコンデンサを挿入し である。

図４の回路は、３つの同一の実コンパレータ４１５．４２５．４３５と、６つの 同一の疑似コノパレータ４４２．４４４，４４６，４５０，４５２，４５４とを 含む。たとえば実コンパレータ４２５を参照すると、各実コン／（レータは、入 力信号ＩＮを該コンパレータに結合するトランスミッション・ゲート４２０と、 該コノパレータをその基準電位、たとえばＲＥＦｊに結合する第２のトランスミ ッション・ゲート４２２と、コンデンサ４２４と、ＣＭＯＳインノ〈−夕４２８ とトランスミッション・ゲート４２６とを含む自動零化増幅器と、コンデンサ４ ２７ａと、コンパレータ／ラッチ４４８とを含む。コン／ぐレータ／ラッチ４４ ８として使用するのに適した回路例が、図４（ａ）を参照して説明される。

素子４２０．４２２，４２４．４２６．４２８のそれぞれは、前述の対応する素 子３１０．３１２，３１４．３１６．３１８と同一の態様で動作する。しかし、 図４では、インバータ４２８の出力信号を単一のコンデンサ（たとえば、図３の コンデンサ３２０）に供給する代わりに、７つのコンデンサ４２７ａ〜４２７ｇ の組に供給される。この組の中のコンデンサは、コンデンサ４２７ａがキャパシ タンス４Ｃを有する場合には、４２７ｂ及び４２７ｅはそれぞれキャパシタンス ３ＣをＫし、他方、４２７ｃ及び４２７ｆはキャパシタンス２ｃを有し、４２７ ｄ及び４２７ｇはそれぞれキャパシタンス１ｃを有するように組み立てられる。

これらの比率は、相対キャパシタンスを精密に制御できる現在利用可能な多くの 半導体製造プロセスの１つを使用することによって、正確に保持され得る。

周知のように、回路によって提供された電荷は、回路が駆動する出力キャパシタ ンスに比例して分割される。したがって、この実施例では、インバータ４２８に よって提供された電荷の４分の１は、コンデンサ４２７ａに供給され、電荷の１ ６分の３はコンデンサ４２７ｂ及び４２７ｅのそれぞれに供給され、電荷の８分 の１はコンデンサ４２７ｃ及び４２７ｆのそれぞれに供給され、電荷の１６分の １は、コンデンサ４２７ｄ及び４２７ｇのそれぞれに供給される。すべての実コ ノパレータは、コンパレータ４２５と同じ態様で構成される。

１つの実コンパレータに結合した各コンパレータ／ラッチは、１つだけのコンデ ンサから人力信号を受ける。たとえば、コンパレータ４４８は、コンデンサ１２ ７ａからたけ人力信号を受け取る。しがし、疑似コンパレータのコンパレータ／ ラッチは、それぞれが巽なった実コンパレータに結合されている２つのコンデン サから人力信号を受け取る。たとえば、コンパレータ／ラッチ４４６は、入力信 号を、コンデンサ４２７ｅを介して実コンパレータ４２５から、及びコンデンサ 、１１７　ｄを介して実コンパレータ４１５から受け取る。実コンパレータそれ ぞれによって提供される電荷は、各疑似コンパレータに対してコンパレータ／う ・ｌチの入力端子において加えられる。よって、疑似コンパレータ４４６は、コ ンパレータ４２５の出力信号の１６分の３と、実コノパレータ４１５の出力信号 の１６分の１とを受け取り、疑似コンパレータ４４４は、コンパレータ４１５及 び４２５のそれぞれの出力信号の８分の１を受け取り、疑似コンパレータ４４２ は、実コンパレータ４１５の出力信号の１６分の３と、実コンパレータ４２５の 出力信号の１６分の１とを受け取る。

この構成において、疑似コンパレータのコンパレータ／ラッチのそれぞれの入力 端子は、入力信号と２つの隣接する実コンパレータの基準信号それぞれとの間の 差の重みづけされた平均を表す信号を受け取る。よって、図４の回路は、図２及 び図３のＡＤＣと同一のｔＩ！様で、３つの間にあるコンパレータのうちの各実 コノパレータによって生成される差信号を平均化する。

コンパレータ／ラッチ４４０〜４５６の全部が同一であり得、たとえば図４（ａ ）に示すようであり得る。図４（ａ）のコンパレータ／ラッチは、ｃＭｏｓイノ バータ４６２及びトランスミッンタ戸ゲート４６０を備える自動零化増幅器と、 バッファ・インバータ４６４と、２つのトランスミッション・ゲート４６６及び ４７２と、２つのクロスカップルされたインバータ４６８及び４７０とを含む。

図３（ａ）〜図３（ｆ）において、図４及び図４（ａ）の回路は、次のように動 作する。制御人力信号ＩＮＮが論理ハイである時刻Ｔ１とＴ４との間において、 トラノスミノンヨノ・ゲート４１０がイネーブルされて、人力信号をコンデンサ ー１４に送る。この時間間隔中に、コンデンサ４１４は人力信号に等しい電位ま で充電する。しかし、時刻Ｔ２とＴ５の間のコンデンサが充電している時間には 信号ＲＮは論理ハイ状態にある。

この信号に応答して、ゲート４１６は、インバータ４１８の出方をその入力端子 に印加する。この構成においては、インバータ４１８の入力端子は、そのスイッ チング電位に保持される。よって、ゲート４１０．４１６の両方が非導通状態に ある時刻Ｔ５では、コンデンサ４１４は、入力電位の逆数に実質的に等しい電位 をインバータ４１８のゲートに印加する。

時刻Ｔ　ては、入力制御信号ＲＥＦＮが論理ハイになることにより、ゲート〕 ４１２は、基準電位ＲＥＦｉをコンデンサ４１４に印加する。この時点で、イン バータ４１８への入力信号は、入力信号ＩＮと基準信号ＲＥＦｉとの差である。

この信号はインバータ４１８によって増幅され、実（ｉｃ…りコンパレータ４１ ５に結合されたコンデンサ４１７の組に印加される。図３（ｄ）では、インバー タ４１８によって提供された信号がコンデンサ４１７に印加されている間は、コ ノパレータ／ラッチ４４０の人力インバータ４６２は信号ＺＮによってイネーブ ルされ、合計の電位を増幅する。

時ｆｌｌＴ’　からＴ８°′の時間間隔の間は、信号ＬＮは論理ハイであり、ゲ ート・３６６．４７２をそれぞれ導通及び非導通にする。信号ＬＮが論理ローと なる時ｆｌｌＴ’　では、ゲート４６６．４７２の導通状態は逆になり、インバ ータ４６４によって与えられる信号をラッチ４７５に記憶する。

実コノパレータ４１５，４２５．４３５のそれぞれに対して、ラッチ４７５が保 持する値は、人力信号【Ｎと基準信号１ｉｉＩＲＥＦｉ、ＲＥＦｊ、ＲＥＦｋ（ −ｔｔｆれとの差に、インバータ４１８．４６２，４６４によって提供される増 幅度を乗したものである。ラッチ４７５は、更に、この信号を増幅し、それを、 ■＋とグラノドとの動作電位に制限する。よって、入力信号１Ｎと信号ＲＥＦ　 との間の非常に小さな正の差は、たとえば、コンパレータ４４０の出力端子０Ｕ ＴＩで論理１を生しる。同様にして、これら２つの信号の間の非常に小さな負の 差は、コンパレータ４４０の出力端子で論理０を生じる。

疑似（ｐｕｕｄｏ）コンパレータ４４２．４４４．４４６のそれぞれは、実コン パレーク４１５．４２５によって与えられる増幅された出力信号の重みつきの（ ｗｅｇｈ＋＋ｆｌｌ　ｆｏを受け取る。たとえば、コノパレータ４４８の出力信 号が論理）−イてあって人力信号ＩＮが基準信号ＲＥＦ　ｊよりも小さいことを 示し、また、フンＩ・レータ１４０の出力信号が論理ローであって基準信号ＲＥ Ｆ　ｉが人力信号ＩＮよりも小さいことを示す場合には、コンパレータ４４２． ４４４．４４６の出力信号は、論理／Ｘイ又は論理ローのいずれがであり、実コ ンパレータ４１５が与える差の値がコンパレータ４２５が与える差の値を超える 量を示す。

ＲＥＦｉｇｌＮとの差が負でありＲＥＦｊとＩＮとの差の３倍である場合には、 コレパレータ／ラッチ４４６の出力信号は論理ローであり、コンパレータ／ラッ チ−１４４，４４２の出力信号は論理ハイになる。この２つの差の値の大きさが 同して符号が逆である場合には、コノパレータ／ラッチ４４４，４４６の出力信 号は論理ローに、コノパレータ／ラッチ４４２の出力は論理ハイになる。

図４（ｂ）は、増加する線形ランプ（＋１＠９）入力信号ＩＮ（図示せず）に応 答してコノパレータ／ラッチ４４０〜４４８が提供する出力信号のグラフである 。

図４（ｂ）では、ランプ信号の値がローである場合には、すべての出方信号は論 理１である。ランプ信号の値が増加するにつれて、各コンパレータの出力信号は 、最初コノパレータ４４８．４４６が、次に４４４，４４２が、そして最後に４ ４０が、論理０になる。曲線の間の均等な離間は、図４及び図４（ａ）のＡＤＣ によって生じる結果の線形性を示している。

図１（ｃ）は、図４の別の実施例であり、隣接する実コンパレータからの電荷か ・１ろ均化されている。たとえば、出力コンデンサ４２７ａ上の電荷は、電荷の 再分配のための付加的なコンデンサ４２７ａ１．４２７ａ２を用いて、次のより 高い及び次のより低い実コンパレータからの電荷と平均化される。典型的には、 コンデンサ４２７ａ１．４２７ａ２は、４２７ａの半分のサイズである。同様に 、隣接する実コノパレータに対しては、付加的なコンデンサ４１７ａｌ、４１７ ａ２及び付加的なコンデンサ４３７ａｌ、４３７ａ２のそれぞれが、電荷再分配 に用いられる。したがって、すべての実コンパレータの出力は、３つの隣接する 実コンパレータの重みつき平均である。すべての３つの隣接するコンパレータが 理、Ｗ的であれば、平均化された出力は不変である。３つの隣接するコンパレー タのすべてが理想的とは限らないのであれば、３つの隣接する実コンパレータの 間での電荷の平均化によって、典型的には、２の因数だけ任意の実コンパレータ に対する最悪のケース・エラーが減少し、更に、微分及び積分線形性を強化する ことになる。典型的には、すべての実コンパレータの平均化が行われる（ただし 、これ以上隣接するコンパレータが存在しない最高の及び最低のコンパレータは 除く）。

図５は、図４及び図４（ａ）のＡＤＣの延長を示すブロック図である。このＡＤ Ｃでは、２つの実コンパレータ５１０，５１２それぞれの間に、７つの疑似コン パレータ５１８，５２６．５２２，５２４，５２６，５２８がある。それぞれの 実コノパレータが与える出力信号は、１５のコンデンサに配分される。出力信号 の８分の１が実コンパレータのコンデンサに印加され、出力信号の６４分の１か 、実コンパレータから最も遠くにある２つのコンデンサのそれぞれに印加される 。図５では、コンパレータ５１２（図示せず）のコンデンサは、電荷の８分の１ を受け取るし、コンデンサ５１６ａ〜５１６ｇは、それぞれ、コンパレータ増幅 器５１２が与える電荷の６４分の７．３２分の３．６４分の５．１６分の１．６ ４分の３．３２分の１．６４分の１を受け取る。

コンパレータ５１０の出力信号は、コンデンサ５１４ａ〜５１４ｇに同じ態様で 配分される。この構成では、疑似コンパレータ５１８〜５３０が提供する出力信 号は、人力信号１Ｎと基準信号ＲＥＦｊ、ＲＥＦｋとの間の相対的な差の８つの 重みつき平均値を表す。この回路は、図４及び図４（ａ）と比べて優れているが 、これは、８ビツトのデジタル出力信号を生じるために、図４の回路では６４で あるのに対して、３２のコンパレータだけが入力信号と基準ラダーとに結合され るからである。

図６は、人力信号を受け取るために結合されるコンパレータの数を更に削減する ために用いられ得るサブレンジング（Ｉｕｂ−ｒｓｎＨｉＨ）　Ａ　Ｄ　Ｃのブ ロック図である。

図６では、人力信号ＩＮは、４ビツトのＡＤＣ６１０に印加される。このＡＤＣ によって与えられる信号の３つの最上位（ＭＳｎ）ビットは、デジタル−アナロ グ・コンバータ（ＤＡＣ）６１２と遅延要素６１８とに印加される。

ＤＡＣの出力信号は、たとえば、精密な差動増幅器であり得る減算器６１４に印 加される。この増幅器は、ＤＡＣ６１２が提供するアナログ出力信号を入力信号 ＩＮから減算する。減算器６１４の出力信号は、７ビントのＡＤＣ６１６に与え られる。このＡＤＣの７ビツトの出力信号は、遅延要素６１８が提供する３ピン トの出力信号に対する７ビノトの最下位ビット（ＬＳＢ）及び１゜ビットのデジ タル出力信号を与える３つのＭＳＢのように、連結されている（＋ｏｎｃｚｕｎ ｓ＋ｅａ）　。図６のＡＤＣは、このようにして、３６個の実コンパレータと１ ０８個の疑似コンパレータとだけを用いて１０ビツトの出力信号を生じる。

従来型のフラノツユＡＤＣでは、同し結果を得るのに、人力信号に結合された１ ０２３個のコンパレータを用いることになる。

図６のタイプのＡＤＣは、図２１図３９図４０図５に示した従来のフラノツユ型 ＡＤＣ又は単一段（＋ｉｎｇｌｃ　＋＋Ｂｅ）平均化型のＡＤＣのいずれかと比 較しても、入力負荷と高速１０ビツトＡＤＣの電力必要量を削減する。

本発明は複数の実施例によって説明されてきたが、請求の範囲の精神及び範囲か ら離れることなく、以上で概要を示したように実現され得ることが理解されよＦ ｉｇ、　２（々） ＱＮＩ　Ｑｐ 手　続　補　正　書 平成７年１月ｊＯ日叡伊

Claims (16)

【特許請求の範囲】
1. １．アナログーデジタル・コンバータであって、第１及び第２の所定の基準値を 生成する基準手段と、入力端子と前記基準手段とに結合し、アナログ入力信号と 前記第１の基準値との間の差を表す第１の比較信号を生成する第１の実コンパレ ータ手段と、前記入力端子と前記基準手段とに結合し、前記入力信号と前記第２ の基準値との間の差を表す第２の比較信号を生成する第２の実コンパレータ手段 と、前記第１及び第２の比較信号を所定の割合で統合し、第３の比較信号を生成 する疑似コンパレータ手段と、 前記第１，第２，第３の比較信号を受け取るように結合し、前記入力信号を表す デジタル出力信号を生成する復号手段と、を備えるアナログーデジタル・コンバ ータ。
2. ２．請求項１記載のコンバータであって、前記第１及び第２の比較信号を別の所 定の割合で統合し、第４の比較信号を生成する別の疑似コンパレータ手段を更に 備え、前記復号手段が前記第４の比較信号を受け取るように結合し、前記デジタ ル出力信号を生成するコンバータ。
3. ３．請求項１記載のコンバータにおいて、前記第１及び第２の実コンパレータ手 段のそれぞれが第１及び第２の出力端子を有するバイポーラ差動増幅器を含み、 該出力端子において前記バイポーラ差動増幅器が前記第１の比較信号を提供し、 前記疑似コンパレータ手段が、 前記第１及び第２の実コンパレータ手段のそれぞれの第１出力端子と第２出力端 子との間に結合し、これら両端子において提供される信号を前記所定の割合で統 合する第１及び第２の抵抗ネットワークと、前記第１及び第２の抵抗ネットワー クに結合し、前記第１及び第２の抵抗ネットワークによって提供される前記割合 化された信号を統合して、前記第３の比較信号を出力する別の増幅器手段と、 を備えるコンバータ。
4. ４．請求項３記載のコンバータであって、前記入力端子、前記基準手段、前記第 １及び第２の抵抗ネットワークに結合し、別の比較信号を生成する第３の実コン パレータ手段を備えており、前記第１及び第２の抵抗ネットワークが、前記第１ 及び第２の比較信号と前記別の比較信号とを平均化するように動作するコンバー タ。
5. ５．請求項１記載のコンバータにおいて、前記第１の実コンパレータ手段が、前 記入力信号と前記第１の基準値との間の差を表す前記第１の比較信号を出力する 第１の増幅器を含み、前記第２の実コンパレータ手段が、前記入力信号と前記第 ２の基準値との間の差を表す前記第２の比較信号を出力する第２の増幅器を含み 、前記疑似コンパレータ手段が、 前記第１の比較信号を少なくとも第１及び第２の部分に分割する第１の信号分割 手段と、 前記第２の比較信号を少なくとも第１及び第２の部分に分割する第２の信号分割 手段と、 前記所定の割合にある前記第１及び第２の比較信号それぞれの第２の部分の総和 をとり前記第３の比較信号を生成する手段と、を含むコンバータ。
6. ６．請求項５記載のコンバータであって、前記第１及び第２の比較信号がサンプ リングされたデータ電荷のシーケンスであり、前記第１及び第２の信号分割手段 が１つの電荷サンプルを複数のサブサンプルに分割する手段を含むコンバータ。
7. ７．請求項６記載のコンバータであって、前記第１及び第２の信号分割手段がト ランジスタの第１及び第２の組を含み、この各組は相互に接続されたゲートを有 し、各組の中の個々のトランジスタはそれぞれが所定の割合で幅を有するコンバ ータ。
8. ８．請求項６記載のコンバータであって、前記第１及び第２の信号分割手段が並 列に結合されたコンデンサの第１及び第２の組を含み、この各組の中の個々のコ ンデンサはそれぞれが所定の割合でキャパシタンスを有するコンバータ。
9. ９．実コンパレータとそれに隣接する実コンパレータとの間の電荷を平均化する 手段を更に含む請求項８記載のコンバータ。
10. １０．アナログ人力信号を表すｎビット（ｎは整数）のデジタル出力信号を生成 するアナログーデジタル・コンバータであって、ｍを１＜ｍ＜ｎである整数とし て、２ｎ−ｍ個のそれぞれ異なる基準値を生成する基準手段と、 前記アナログ入力信号と２ｎ−ｍ個の基準値の中のそれぞれが異なる値とを受け 取るように結合され、前記入力信号と２ｎ−ｍ個の基準値のそれぞれとの間の差 を表す２ｎ−ｍ個の比較信号をそれぞれ提供する２ｎ−ｍ個の実コンパレータと 、前記実コンパレータの中の第１と第２との間に結合され、それらのコンパレー タによって提供される前記比較信号のそれぞれに応答し、前記入力信号と前記第 １及び第２の実コンパレータに供給される前記基準値それぞれの間に均等に離間 される２ｍ−１個の疑似基準値との間のそれぞれの差を表す２ｍ−１個の疑似コ ンパレータ出力信号を生成する２ｍ−１個の疑似コンパレータ手段と、前記２ｎ −ｍ個の比較信号と前記２ｍ−１個の疑似コンパレータ出力信号とに応答し、前 記ｎビットのデジタル出力信号を生成する復号手段と、を備えるアナログーデジ タル・コンバータ。
11. １１．請求項１０記載のコンバータであって、前記第１の比較信号を、所定の割 合的関係にあるそれぞれが異なった振幅を有する２ｍ個の部分に分割する第１の 信号分割手段と、前記第２の比較信号を、前記所定の割合的関係にあるそれぞれ が異なった振幅を有する２ｍ個の部分に分割する第２の信号分割手段と、前記第 １の比較信号の２ｍ−１個の部分と前記第２の比較信号の２ｍ−１個の部分とを 、前記２ｍ−１個の疑似コンパレータ手段の中のそれぞれが異なったものに結合 する手段と、 を備えるコンバータ。
12. １２．ｎ＝８，ｍ＝２であり、前記第１及び第２の信号分割手段が、前記第１及 び第２の比較信号それぞれを、４：３：２：１の所定の割合的関係を有する４つ の部分に分割する請求項１１記載のコンバータ。
13. １３．３つの疑似コンパレータ手段が、前記第１及び第２の分割手段によって提 供される信号それぞれを、それぞれ１：３，２：２，３：１の割合で統合する請 求項１２記載のコンバータ。
14. １４．ｎ＝１０，ｍ＝３であり、前記第１及び第２の信号分割手段が、前記第１ 及び第２の比較信号それぞれを、８：７：６：５：４：３：２：１の所定の割合 的関係を有する８つの部分に分割する請求項１１記載のコンバータ。
15. １５．ｎとｐとを２より大きな整数として、アナログ人力信号から、（ｎ＋ｐ− １）ビットのデジタル出力信号を生成するサブレンジ・アナログーデジタル・コ ンバータ（ＡＤＣ）であって、 ｎビットのデジタル出力信号を生成する第１のＡＤＣであって、ｍを１＜ｍ＜ｎ である整数として、前記入力信号と２ｎ−ｍ個の基準信号それぞれに結合し、前 記入力信号と２ｎ−ｍ個の基準信号のそれぞれとの間のそれぞれの差を表す２ｎ −ｍ個の比較信号を生成する２ｎ−ｍ個の実コンパレータ手段と、前記２ｎ−ｍ 個の実コンパレータ手段の中の第１と第２とに結合され、それらのコンパレータ 手段によって提供される前記比較信号のそれぞれを統合して、前記人力信号と前 記第１及び第２の実コンパレータ手段に供給される前記基準値それそれの間に均 等に離間される前記２ｍ−１個の疑似基準値との間のそれぞれの差を表す２ｍ− １個の更なる比較信号を生成する２ｍ−１個の疑似コンパレータ手段と、 前記第１，第２，第３の比較信号から前記ｎビットのデジタル出力信号を生成す る復号手段と、 を含むＡＤＣと 前記第１のＡＤＣに結合され、前記ｎビットのデジタル出力信号の中の最も有意 味のｎ−１ビットを表すアナログ出力信号を生成するデジタルーアナログ変換手 段と、 前記デジタルーアナログ変換手段に結合され、該変換手段の提供するアナログ出 力信号を前記入力信号から減じて差分信号を生成する減法手段と、ｐビットのデ ジタル出力信号を生成する第２のＡＤＣであって、ｑを１＜ｑ＜ｐである整数と して、前記人力信号と２ｐ−ｑ個の基準信号それぞれに結合し、前記入力信号と ２ｐ−ｑ個の基準信号のそれぞれとの問のそれぞれの差を表す２ｐ−ｑ個の比較 信号を生成する２ｐ−ｑ個の実コンパレータ手段と、前記２ｐ−ｑ個の実コンパ レータ手段の中の第１と第２とに結合され、それらのコンパレータ手段によって 提供される比較信号のそれぞれを統合して、前記人力信号と前記第１及び第２の 実コンパレータ手段に供給される前記基準値それぞれの間に均等に離間される前 記２ｑ−１個の疑似基準値との間のそれぞれの差を表す２ｑ−１個の更なる比較 信号を生成する２ｑ−１個の疑似コンパレータ手段と、前記第１，第２，第３の 比較信号から前記ｐビットのデジタル出力信号を生成する復号手段と、 を含むＡＤＣと、 前記第１のＡＤＣからの前記ｎビットのデジタル出力信号の中の最も有意味のｎ −１ビットと前記第２のＡＤＣからの前記ｐビットのデジタル出力信号とを続合 して、（ｎ＋ｐ−１）ビットのデジタル出力信号を出力する手段と、を備えるサ ブレンジＡＤＣ。
16. １６．複数の基準信号を提供する手段と、それぞれが、入力信号を前記基準信号 の１つと比較して、前記人力信号と前記１つの基準信号との間の差に比例する出 力信号を出力する複数の実コンパレータ手段と、 前記実コンパレータの各対の間に結合され、それぞれが、前記一対の実コンパレ ータによって生成される前記出力信号のそれぞれの一部を入力として有し、前記 一対の実コンパレータの前記出力信号の中間の出力信号を有する複数の疑似コン パレータと、 前記実コンパレータの前記出力信号と前記疑似コンパレータの前記出力信号とを 受け取るように接続され、前記入力信号を表すデジタル信号を生成する復号手段 と、 を備えるアナログーデジタル・コンバータ。