JPH04213920A - アナログ‐ディジタル変換器 - Google Patents
アナログ‐ディジタル変換器Info
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- JPH04213920A JPH04213920A JP3039323A JP3932391A JPH04213920A JP H04213920 A JPH04213920 A JP H04213920A JP 3039323 A JP3039323 A JP 3039323A JP 3932391 A JP3932391 A JP 3932391A JP H04213920 A JPH04213920 A JP H04213920A
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- NPOJQCVWMSKXDN-UHFFFAOYSA-N Dacthal Chemical compound COC(=O)C1=C(Cl)C(Cl)=C(C(=O)OC)C(Cl)=C1Cl NPOJQCVWMSKXDN-UHFFFAOYSA-N 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 101100434411 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ADH1 gene Proteins 0.000 abstract description 9
- 101150102866 adc1 gene Proteins 0.000 abstract description 9
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- 101100015484 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GPA1 gene Proteins 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
- H03M1/146—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages all stages being simultaneous converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は並列法によるアナログ‐
ディジタル変換器に関する。
ディジタル変換器に関する。
【０００２】
【従来の技術】短い変換時間および高い分解能はアナロ
グ‐ディジタル変換器を構成する際の両立に困難を伴う
２つの要求である。たとえば計数法または平衡法により
動作する変換器のような高い分解能を有する変換器はた
いてい比較的長い変換時間を有し、他方において、たと
えば並列法により動作する変換器のような非常に短い変
換時間を有する変換器は達成可能な分解能を、必要な回
路費用が出力語長と共にほぼ指数関数的に上昇すること
により制約されている。１０ビット変換器に対してたと
えば既に１０２３のコンパレータが必要とされる。この
費用は、変換速度の点で譲歩することによって顕著に低
減され得る。そのために並列法が平衡法と組み合わされ
る。
グ‐ディジタル変換器を構成する際の両立に困難を伴う
２つの要求である。たとえば計数法または平衡法により
動作する変換器のような高い分解能を有する変換器はた
いてい比較的長い変換時間を有し、他方において、たと
えば並列法により動作する変換器のような非常に短い変
換時間を有する変換器は達成可能な分解能を、必要な回
路費用が出力語長と共にほぼ指数関数的に上昇すること
により制約されている。１０ビット変換器に対してたと
えば既に１０２３のコンパレータが必要とされる。この
費用は、変換速度の点で譲歩することによって顕著に低
減され得る。そのために並列法が平衡法と組み合わされ
る。
【０００３】この拡張された並列法による１０ビット変
換器はたとえば、最初の段階で上位の５ビットを並列に
変換することにより実現される。結果は入力電圧の粗く
量子化された値である。ディジタル‐アナログ変換器に
より付属のアナログ電圧が形成され、これが入力電圧か
ら減算される。残留する余りは最初の分解能よりも高い
分解能を有するアナログ‐ディジタル変換器により量子
化される。
換器はたとえば、最初の段階で上位の５ビットを並列に
変換することにより実現される。結果は入力電圧の粗く
量子化された値である。ディジタル‐アナログ変換器に
より付属のアナログ電圧が形成され、これが入力電圧か
ら減算される。残留する余りは最初の分解能よりも高い
分解能を有するアナログ‐ディジタル変換器により量子
化される。
【０００４】粗い値および細かい値はもちろん同一の入
力電圧により形成されなければならない。しかし、最初
のアナログ‐ディジタル変換器およびディジタル‐アナ
ログ変換器を通る伝播時間のために時間遅れが生ずる。 従って、入力電圧はこの方法では、全数が形成されるま
で、アナログ式サンプル・アンド・ホールド回路により
一定に保持されなければならない。拡張された並列法に
よるアナログ‐ディジタル変換器の原理はたとえばＵ．
Ｔｉｅｔｚｅ，Ｃｈ．Ｓｃｈｅｎｋ著「半導体回路技術
」第７版、１９８５年、第７６５〜７６７頁に記載され
ている。
力電圧により形成されなければならない。しかし、最初
のアナログ‐ディジタル変換器およびディジタル‐アナ
ログ変換器を通る伝播時間のために時間遅れが生ずる。 従って、入力電圧はこの方法では、全数が形成されるま
で、アナログ式サンプル・アンド・ホールド回路により
一定に保持されなければならない。拡張された並列法に
よるアナログ‐ディジタル変換器の原理はたとえばＵ．
Ｔｉｅｔｚｅ，Ｃｈ．Ｓｃｈｅｎｋ著「半導体回路技術
」第７版、１９８５年、第７６５〜７６７頁に記載され
ている。
【０００５】アナログ‐ディジタル変換器への要求はこ
の回路原理では確かに低いが、ディジタル‐アナログ変
換器が完全な精度、すなわち完全な１０ビット精度を有
していなければならない。従って、必要とされる精度を
達成するため、なんらかの形態の調整が不可欠である。 しかし、集積回路では、特にモノリシック集積回路では
調整はどの形態でも常に問題があり、またたいていかな
りの付加費用を必要とする。
の回路原理では確かに低いが、ディジタル‐アナログ変
換器が完全な精度、すなわち完全な１０ビット精度を有
していなければならない。従って、必要とされる精度を
達成するため、なんらかの形態の調整が不可欠である。 しかし、集積回路では、特にモノリシック集積回路では
調整はどの形態でも常に問題があり、またたいていかな
りの付加費用を必要とする。
【０００６】
【発明が解決しようとする課題】本発明の課題は、調整
を不可欠としないアナログ・ディジタル変換器を提供す
ることである。
を不可欠としないアナログ・ディジタル変換器を提供す
ることである。
【０００７】
【課題を解決するための手段】上述の課題を解決するた
め、本発明においては、並列法により動作し、コンパレ
ータを有し、かつＮビット分解能を有する第１のアナロ
グ‐ディジタル変換器と、並列法により動作し、コンパ
レータを有し、かつＭビット分解能を有する第２のアナ
ログ‐ディジタル変換器とを含んでおり、第１のアナロ
グ‐ディジタル変換器の前にサンプル・アンド・ホール
ド回路が接続されており、また第２のアナログ‐ディジ
タル変換器の前にディジタル‐アナログ変換器と、ディ
ジタル‐アナログ変換器およびサンプル・アンド・ホー
ルド回路と接続されている減算器と、減算器の後に接続
されている増幅器とが接続されているアナログ‐ディジ
タル変換器において、第１のアナログ‐ディジタル変換
器のコンパレータの出力信号がｘ‐アウトオブ‐２Ｎ
コードにより直接にディジタル‐アナログ変換器の駆動
のために用いられており、また第１のアナログ‐ディジ
タル変換器およびディジタル‐アナログ変換器に等しい
参照電圧が与えられるものである。
め、本発明においては、並列法により動作し、コンパレ
ータを有し、かつＮビット分解能を有する第１のアナロ
グ‐ディジタル変換器と、並列法により動作し、コンパ
レータを有し、かつＭビット分解能を有する第２のアナ
ログ‐ディジタル変換器とを含んでおり、第１のアナロ
グ‐ディジタル変換器の前にサンプル・アンド・ホール
ド回路が接続されており、また第２のアナログ‐ディジ
タル変換器の前にディジタル‐アナログ変換器と、ディ
ジタル‐アナログ変換器およびサンプル・アンド・ホー
ルド回路と接続されている減算器と、減算器の後に接続
されている増幅器とが接続されているアナログ‐ディジ
タル変換器において、第１のアナログ‐ディジタル変換
器のコンパレータの出力信号がｘ‐アウトオブ‐２Ｎ
コードにより直接にディジタル‐アナログ変換器の駆動
のために用いられており、また第１のアナログ‐ディジ
タル変換器およびディジタル‐アナログ変換器に等しい
参照電圧が与えられるものである。
【０００８】本発明の有利な構成は請求高２以下にあげ
られている。
られている。
【０００９】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。
明を一層詳細に説明する。
【００１０】図１に示されている本発明によるアナログ
‐ディジタル変換器はサンプル・アンド・ホールド回路
Ｓ／Ｈ、並列法により動作する第１のアナログ‐ディジ
タル変換器ＡＤＣ１、並列法により動作する第２のアナ
ログ‐ディジタル変換器ＡＤＣ２、減算ディジタル‐ア
ナログ変換器ＤＡＣ／ＳＵＢおよび増幅器ＡＭＰを有す
る。サンプル・アンド・ホールド回路Ｓ／Ｈにより、ク
ロックＣＬＫ０により制御されて、アナログ対称入力信
号ＶＡＮが記憶される。サンプル・アンド・ホールド回
路Ｓ／Ｈの出力端（反転出力端および非反転出力端）は
第１のアナログ‐ディジタル変換器ＡＤＣ１および減算
ディジタル‐アナログ変換器ＤＡＣ／ＳＵＢの相応の入
力端と接続されている。これらの入力端はサンプル・ア
ンド・ホールド回路Ｓ／Ｈの入力端と同じく対称性に基
づいて差入力端である。アナログ‐ディジタル変換器Ａ
ＤＣ１は第１の対称な抵抗回路網ＤＲＬ１を有し、その
後にクロック信号ＣＬＫ１により制御される１６個の第
１のコンパレータＣＡ１…ＣＡ１６の差入力端が接続さ
れている。
‐ディジタル変換器はサンプル・アンド・ホールド回路
Ｓ／Ｈ、並列法により動作する第１のアナログ‐ディジ
タル変換器ＡＤＣ１、並列法により動作する第２のアナ
ログ‐ディジタル変換器ＡＤＣ２、減算ディジタル‐ア
ナログ変換器ＤＡＣ／ＳＵＢおよび増幅器ＡＭＰを有す
る。サンプル・アンド・ホールド回路Ｓ／Ｈにより、ク
ロックＣＬＫ０により制御されて、アナログ対称入力信
号ＶＡＮが記憶される。サンプル・アンド・ホールド回
路Ｓ／Ｈの出力端（反転出力端および非反転出力端）は
第１のアナログ‐ディジタル変換器ＡＤＣ１および減算
ディジタル‐アナログ変換器ＤＡＣ／ＳＵＢの相応の入
力端と接続されている。これらの入力端はサンプル・ア
ンド・ホールド回路Ｓ／Ｈの入力端と同じく対称性に基
づいて差入力端である。アナログ‐ディジタル変換器Ａ
ＤＣ１は第１の対称な抵抗回路網ＤＲＬ１を有し、その
後にクロック信号ＣＬＫ１により制御される１６個の第
１のコンパレータＣＡ１…ＣＡ１６の差入力端が接続さ
れている。
【００１１】第１のコンパレータＣＡ１…ＣＡ１６の各
々に、クロック信号ＣＬＫ２により制御されるメモリ要
素Ｌ１…Ｌ１６が続いている。メモリ要素Ｌ１…Ｌ１６
の出力端は優先順位デコーダーＥＣ１に導かれている。 メモリ要素Ｌ１…Ｌ１６および優先順位デコーダーＥＣ
１の入力端はメモリ要素Ｌ１…Ｌ１６の出力端と同じく
差入力端または差出力端として構成されている。第１の
コンパレータＣＡ１…ＣＡ１６の差出力端はさらにディ
ジタル‐アナログ変換器ＤＡＣの差入力端に接続されて
いる。ディジタル‐アナログ変換器ＤＡＣはその後に接
続されている減算器ＳＵＢと一緒に減算ディジタル‐ア
ナログ変換器ＤＡＣ／ＳＵＢを形成している。ディジタ
ル‐アナログ変換器ＤＡＣには対称な抵抗回路網ＤＲＬ
１と同じく対称な参照電圧ＶＲＥＦが与えられている。 減算器ＳＵＢはディジタル‐アナログ変換器ＤＡＣの出
力信号のほかにサンプル・アンド・ホールド回路Ｓ／Ｈ
の出力信号を与えられている。減算器ＳＵＢの後に、増
幅率４を有する増幅器ＡＭＰが接続されており、この増
幅器は同じく差入力端および差出力端を有する。増幅器
ＡＭＰの後に第２の対称な抵抗回路網ＤＲＬ２が続いて
おり、この抵抗回路網には対称な参照電圧ＶＲＥＦも与
えられている。対称な抵抗回路網ＤＲＬ２の差出力端は
、クロックＣＬＫ２により制御される第２のコンパレー
タＣＢ１…ＣＢ９６と接続されている。コンパレータＣ
Ｂ１…ＣＢ９６の差出力端は第２の優先順位デコーダー
ＥＣ２に導かれている。対称な抵抗回路網ＤＲＬ２、第
２のコンパレータＣＢ１…ＣＢ９６および第２の優先順
位デコーダーＥＣ２は第２のアナログ‐ディジタル変換
器ＡＤＣ２を形成している。両優先順位デコーダーＥＣ
１、ＥＣ２の非対称な出力端には変換結果の上位ビット
ＭＳＢおよび下位ビットＬＳＢが与えられている。
々に、クロック信号ＣＬＫ２により制御されるメモリ要
素Ｌ１…Ｌ１６が続いている。メモリ要素Ｌ１…Ｌ１６
の出力端は優先順位デコーダーＥＣ１に導かれている。 メモリ要素Ｌ１…Ｌ１６および優先順位デコーダーＥＣ
１の入力端はメモリ要素Ｌ１…Ｌ１６の出力端と同じく
差入力端または差出力端として構成されている。第１の
コンパレータＣＡ１…ＣＡ１６の差出力端はさらにディ
ジタル‐アナログ変換器ＤＡＣの差入力端に接続されて
いる。ディジタル‐アナログ変換器ＤＡＣはその後に接
続されている減算器ＳＵＢと一緒に減算ディジタル‐ア
ナログ変換器ＤＡＣ／ＳＵＢを形成している。ディジタ
ル‐アナログ変換器ＤＡＣには対称な抵抗回路網ＤＲＬ
１と同じく対称な参照電圧ＶＲＥＦが与えられている。 減算器ＳＵＢはディジタル‐アナログ変換器ＤＡＣの出
力信号のほかにサンプル・アンド・ホールド回路Ｓ／Ｈ
の出力信号を与えられている。減算器ＳＵＢの後に、増
幅率４を有する増幅器ＡＭＰが接続されており、この増
幅器は同じく差入力端および差出力端を有する。増幅器
ＡＭＰの後に第２の対称な抵抗回路網ＤＲＬ２が続いて
おり、この抵抗回路網には対称な参照電圧ＶＲＥＦも与
えられている。対称な抵抗回路網ＤＲＬ２の差出力端は
、クロックＣＬＫ２により制御される第２のコンパレー
タＣＢ１…ＣＢ９６と接続されている。コンパレータＣ
Ｂ１…ＣＢ９６の差出力端は第２の優先順位デコーダー
ＥＣ２に導かれている。対称な抵抗回路網ＤＲＬ２、第
２のコンパレータＣＢ１…ＣＢ９６および第２の優先順
位デコーダーＥＣ２は第２のアナログ‐ディジタル変換
器ＡＤＣ２を形成している。両優先順位デコーダーＥＣ
１、ＥＣ２の非対称な出力端には変換結果の上位ビット
ＭＳＢおよび下位ビットＬＳＢが与えられている。
【００１２】図２には減算ディジタル‐アナログ変換器
ＤＡＣ／ＳＵＢの１つの好ましい実施例が示されている
。減算器ＳＵＢとして２つのｎｐｎトランジスタＴ１、
Ｔ２を有する差増幅器段が設けられており、それらのト
ランジスタのコレクタはそれぞれ抵抗Ｒ１およびＲ２を
介して正供給電位Ｖ＋と、またエミッタはそれぞれ抵抗
Ｒ３またはＲ４を介して基準電位に通ずる定電流源Ｓ０
と接続されている。両トランジスタＴ１およびＴ２のベ
ースは減算器ＳＵＢの差入力端を形成しており、それら
に、図１中に示されているように、サンプル・アンド・
ホールド回路Ｓ／Ｈの対称な出力信号ＶＳＨが与えられ
ている。ディジタル‐アナログ変換器ＤＡＣはアナログ
‐ディジタル変換器ＡＤＣ１のように４ビット変換器で
あるが、１つの４ビット２進コードにより駆動されずに
１つのｘ‐アウトオブ‐２Ｎ コード（Ｎは付属の２進
コードのビットの数に一致）により駆動される。いまの
実施例ではディジタル‐アナログ変換器ＤＡＣは図１か
ら明らかなように直接にアナログ‐ディジタル変換器Ａ
ＤＣ１のコンパレータＣＡ１…ＣＡ１６の出力端から取
り出される１６の対称な入力信号Ｄ１…Ｄ１６、Ｄ１´
…Ｄ１６´により駆動される。
ＤＡＣ／ＳＵＢの１つの好ましい実施例が示されている
。減算器ＳＵＢとして２つのｎｐｎトランジスタＴ１、
Ｔ２を有する差増幅器段が設けられており、それらのト
ランジスタのコレクタはそれぞれ抵抗Ｒ１およびＲ２を
介して正供給電位Ｖ＋と、またエミッタはそれぞれ抵抗
Ｒ３またはＲ４を介して基準電位に通ずる定電流源Ｓ０
と接続されている。両トランジスタＴ１およびＴ２のベ
ースは減算器ＳＵＢの差入力端を形成しており、それら
に、図１中に示されているように、サンプル・アンド・
ホールド回路Ｓ／Ｈの対称な出力信号ＶＳＨが与えられ
ている。ディジタル‐アナログ変換器ＤＡＣはアナログ
‐ディジタル変換器ＡＤＣ１のように４ビット変換器で
あるが、１つの４ビット２進コードにより駆動されずに
１つのｘ‐アウトオブ‐２Ｎ コード（Ｎは付属の２進
コードのビットの数に一致）により駆動される。いまの
実施例ではディジタル‐アナログ変換器ＤＡＣは図１か
ら明らかなように直接にアナログ‐ディジタル変換器Ａ
ＤＣ１のコンパレータＣＡ１…ＣＡ１６の出力端から取
り出される１６の対称な入力信号Ｄ１…Ｄ１６、Ｄ１´
…Ｄ１６´により駆動される。
【００１３】ディジタル‐アナログ変換器ＤＡＣは１６
の同一に構成された差増幅器段から成っている。これら
の段の各々は、一方では基準電位に接続され他方ではそ
れぞれ抵抗Ｒ１１…Ｒ１６１またはＲ１２…Ｒ１１２を
介してそれぞれｎｐｎトランジスタＴ１１…Ｔ１６１ま
たはＴ１２…Ｔ１６２と接続されている定電流源Ｓ１…
Ｓ１６を有する。これらの両トランジスタＴ１１…Ｔ１
６１およびＴ１２…Ｔ１６２のベースは、図１中にも示
されているように対称な参照電圧ＶＲＥＦを与えられて
いる差入力端を形成している。トランジスタＴ１１…Ｔ
１６１のコレクタは、第１のトランジスタ対を形成する
２つのｎｐｎトランジスタＴ１３…Ｔ１６３およびＴ１
４…Ｔ１６４の結合されたエミッタに導かれている。同
じくトランジスタＴ１２…Ｔ１６２のコレクタは、第２
のトランジスタ対を形成する２つのｎｐｎトランジスタ
Ｔ１５…Ｔ１６５およびＴ１６…Ｔ１６６の結合された
エミッタに導かれている。両トランジスタ対におけるそ
れぞれ１つのトランジスタのベースは互いに結合されて
おり、その都度の入力信号Ｄ１…Ｄ１６を与えられてい
る。両トランジスタ対の他方のトランジスタのベースは
同様に互いに接続されており、そのつどの反転された入
力信号Ｄ１´…Ｄ１６´を与えられている。さらに第１
のトランジスタ対のトランジスタのコレクタは交叉して
第２のトランジスタ対の相応のトランジスタと結合され
ている。いまの実施例に対して、このことは、トランジ
スタＴ１３…Ｔ１６３のベースがトランジスタＴ１６…
Ｔ１６６のベースと接続されており、また両ベースに反
転された入力信号Ｄ１´…Ｄ１６´が与えられているこ
とを意味する。その結果、トランジスタＴ１４…Ｔ１６
４およびＴ１５…Ｔ１６５のベースは互いに接続されて
おり、また入力信号Ｄ１…Ｄ１６を与えられている。最
後にトランジスタＴ１３…Ｔ１６３およびＴ１５…Ｔ１
６５のコレクタは互いに接続されており、トランジスタ
Ｔ１のコレクタと１つの節点Ｌを形成して接続されてお
り、同じくトランジスタＴ１４…Ｔ１６４およびＴ１６
…Ｔ１６６は１つの節点Ｒを形成してコレクタ側で一括
接続されており、トランジスタＴ２のコレクタと接続さ
れている。正の供給電位Ｖ＋から節点Ｌに電流ＩＬが流
れ、また節点Ｒに電流ＩＲが流れる。節点Ｌからトラン
ジスタＴ１に電流ＩＡが、またディジタル‐アナログ変
換器に電流ＩＸが流れ、他方において節点Ｒからトラン
ジスタＴ２に電流ＩＢが、またディジタル‐アナログ変
換器に電流ＩＹが流れる。
の同一に構成された差増幅器段から成っている。これら
の段の各々は、一方では基準電位に接続され他方ではそ
れぞれ抵抗Ｒ１１…Ｒ１６１またはＲ１２…Ｒ１１２を
介してそれぞれｎｐｎトランジスタＴ１１…Ｔ１６１ま
たはＴ１２…Ｔ１６２と接続されている定電流源Ｓ１…
Ｓ１６を有する。これらの両トランジスタＴ１１…Ｔ１
６１およびＴ１２…Ｔ１６２のベースは、図１中にも示
されているように対称な参照電圧ＶＲＥＦを与えられて
いる差入力端を形成している。トランジスタＴ１１…Ｔ
１６１のコレクタは、第１のトランジスタ対を形成する
２つのｎｐｎトランジスタＴ１３…Ｔ１６３およびＴ１
４…Ｔ１６４の結合されたエミッタに導かれている。同
じくトランジスタＴ１２…Ｔ１６２のコレクタは、第２
のトランジスタ対を形成する２つのｎｐｎトランジスタ
Ｔ１５…Ｔ１６５およびＴ１６…Ｔ１６６の結合された
エミッタに導かれている。両トランジスタ対におけるそ
れぞれ１つのトランジスタのベースは互いに結合されて
おり、その都度の入力信号Ｄ１…Ｄ１６を与えられてい
る。両トランジスタ対の他方のトランジスタのベースは
同様に互いに接続されており、そのつどの反転された入
力信号Ｄ１´…Ｄ１６´を与えられている。さらに第１
のトランジスタ対のトランジスタのコレクタは交叉して
第２のトランジスタ対の相応のトランジスタと結合され
ている。いまの実施例に対して、このことは、トランジ
スタＴ１３…Ｔ１６３のベースがトランジスタＴ１６…
Ｔ１６６のベースと接続されており、また両ベースに反
転された入力信号Ｄ１´…Ｄ１６´が与えられているこ
とを意味する。その結果、トランジスタＴ１４…Ｔ１６
４およびＴ１５…Ｔ１６５のベースは互いに接続されて
おり、また入力信号Ｄ１…Ｄ１６を与えられている。最
後にトランジスタＴ１３…Ｔ１６３およびＴ１５…Ｔ１
６５のコレクタは互いに接続されており、トランジスタ
Ｔ１のコレクタと１つの節点Ｌを形成して接続されてお
り、同じくトランジスタＴ１４…Ｔ１６４およびＴ１６
…Ｔ１６６は１つの節点Ｒを形成してコレクタ側で一括
接続されており、トランジスタＴ２のコレクタと接続さ
れている。正の供給電位Ｖ＋から節点Ｌに電流ＩＬが流
れ、また節点Ｒに電流ＩＲが流れる。節点Ｌからトラン
ジスタＴ１に電流ＩＡが、またディジタル‐アナログ変
換器に電流ＩＸが流れ、他方において節点Ｒからトラン
ジスタＴ２に電流ＩＢが、またディジタル‐アナログ変
換器に電流ＩＹが流れる。
【００１４】定電流源Ｓ１…Ｓ１６はそれらの同一の構
成に基づいて等しい定電流Ｉを供給する。定電流源Ｓ０
は２Ｎ 倍の電流、すなわちこの場合には１６倍の電流
Ｉを供給するように構成されている。抵抗Ｒ１ないしＲ
４は互いに同一に構成されている。抵抗Ｒ１１、Ｒ１２
…Ｒ１６１、Ｒ１６２も互いに同一に構成されており、
これらの抵抗はそれぞれ抵抗Ｒ１ないしＲ４にくらべて
１６倍の値を有する。これに関連してなお言及すべきこ
ととして、図示されている実施例に対して代替的に減算
器ＳＵＢは、２Ｎ ＝１６の同一の減算器が並列接続さ
れ、それらの抵抗および定電流源がディジタル‐アナロ
グ変換器ＤＡＣの抵抗および定電流源と等しい値を有す
るようにも構成され得る。
成に基づいて等しい定電流Ｉを供給する。定電流源Ｓ０
は２Ｎ 倍の電流、すなわちこの場合には１６倍の電流
Ｉを供給するように構成されている。抵抗Ｒ１ないしＲ
４は互いに同一に構成されている。抵抗Ｒ１１、Ｒ１２
…Ｒ１６１、Ｒ１６２も互いに同一に構成されており、
これらの抵抗はそれぞれ抵抗Ｒ１ないしＲ４にくらべて
１６倍の値を有する。これに関連してなお言及すべきこ
ととして、図示されている実施例に対して代替的に減算
器ＳＵＢは、２Ｎ ＝１６の同一の減算器が並列接続さ
れ、それらの抵抗および定電流源がディジタル‐アナロ
グ変換器ＤＡＣの抵抗および定電流源と等しい値を有す
るようにも構成され得る。
【００１５】減算器ＳＵＢとして使用される増幅器回路
におけるアナログ信号と逆変換された信号との間の減算
過程は各２つの電流ＩＡ、ＩＸおよびＩＢ、ＩＹの加算
により実現され、その際に増幅器回路の出力電流ＩＬま
たはＩＲは入力電圧ＶＳＨと共に比例的に上昇し、他方
においてディジタル‐アナログ変換器の電流ＩＸまたは
ＩＹはＶＳＨの増大と共に低下する。減算結果は抵抗Ｒ
１およびＲ２を流れる電流ＩＥおよびＩＲにより与えら
れている。しかし、両電流には１つの直流成分が重畳さ
れている。しかし、本発明の実施例に示されているよう
に回路の対称な構成の際には、この直流成分は本質的に
意味がなく、従って節点ＬとＲとの間に与えられている
対称な出力電圧ＵＯＵＴは減算結果を示す。そのために
重要なことは、電流ＩＡまたはＩＢの上昇が正確に出力
電流ＩＬまたはＩＲの平均上昇に合致し、それによって
出力電流ＩＬおよびＩＲの直流成分が入力電圧ＶＳＨに
無関係であり、また変換特性曲線の湾曲が生じないこと
である。このことを達成するため、一般に通常はなんら
かの形態の調整が行われる。
におけるアナログ信号と逆変換された信号との間の減算
過程は各２つの電流ＩＡ、ＩＸおよびＩＢ、ＩＹの加算
により実現され、その際に増幅器回路の出力電流ＩＬま
たはＩＲは入力電圧ＶＳＨと共に比例的に上昇し、他方
においてディジタル‐アナログ変換器の電流ＩＸまたは
ＩＹはＶＳＨの増大と共に低下する。減算結果は抵抗Ｒ
１およびＲ２を流れる電流ＩＥおよびＩＲにより与えら
れている。しかし、両電流には１つの直流成分が重畳さ
れている。しかし、本発明の実施例に示されているよう
に回路の対称な構成の際には、この直流成分は本質的に
意味がなく、従って節点ＬとＲとの間に与えられている
対称な出力電圧ＵＯＵＴは減算結果を示す。そのために
重要なことは、電流ＩＡまたはＩＢの上昇が正確に出力
電流ＩＬまたはＩＲの平均上昇に合致し、それによって
出力電流ＩＬおよびＩＲの直流成分が入力電圧ＶＳＨに
無関係であり、また変換特性曲線の湾曲が生じないこと
である。このことを達成するため、一般に通常はなんら
かの形態の調整が行われる。
【００１６】しかし調整措置を介するため、ディジタル
‐アナログ変換器ＤＡＣに対して、アナログ‐ディジタ
ル変換器ＤＡＣ１による量子化の際にも使用される参照
電圧と等しい参照電圧ＶＲＥＦが使用される。いまの実
施例に示されているディジタル‐アナログ変換器は、４
ビット変換器であるから、定電流源Ｓ１…Ｓ１６を介し
て電流Ｉを供給される１６の同種の段から成っている。 対称な参照電圧ＶＲＥＦによりこの電流Ｉはそれぞれ、
いま入力信号Ｄ１、Ｄ１´…Ｄ１６、Ｄ１６´から出力
節点Ｌもしくは出力節点Ｒに与えられ得る２つの部分電
流に分割される。トランジスタＴ１およびＴ２を有する
差増幅器ならびに抵抗Ｒ１ないしＲ４および電流Ｉを有
する定電流源Ｓ０を介して、対称な入力電圧ＶＳＨから
それに比例する両電流ＩＡおよびＩＢが得られる。奇数
のディジタル信号のみが予定されている用途では追加的
にもう１つの対称段が付加される。これはディジタル‐
アナログ変換器ＤＡＣの他の段と同一に構成されている
。この段の両差入力端は互いに接続され、またディジタ
ル入力信号の最高のレベルと最低のレベルとの間に位置
する１つの電位に接続される。すなわちたとえばディジ
タル‐アナログ変換器ＤＡＣが１５の入力信号のみを与
えられたならば、ディジタル信号Ｄ１６またはＤ１６´
に対する入力端は、たとえばその他の入力信号Ｄ１、Ｄ
１´…Ｄ１５、Ｄ１５´の最小および最大レベルの平均
値に等しい１つの非対称な電位におかれるであろう。 さらに、節点ＬまたはＲとトランジスタＴ１またはＴ２
のコレクタとの間に、２つのトランジスタから成り、ベ
ース側で同じくこの非対称電位と接続されている１つの
カスコード段をおく可能性が存在する。図示されている
実施例では対称段の駆動は付加されたコンパレータ、す
なわちアナログ‐ディジタル変換器ＡＤＣ１のコンパレ
ータＣＡ１６により行われる。１つの４ビット変換器、
たとえばアナログ‐ディジタル変換器ＡＤＣ１に対して
原理的には１５のコンパレータのみが必要であろう。付
加されたコンパレータは対称な抵抗回路網ＤＲＬ１に重
畳されている直流成分に応答する。
‐アナログ変換器ＤＡＣに対して、アナログ‐ディジタ
ル変換器ＤＡＣ１による量子化の際にも使用される参照
電圧と等しい参照電圧ＶＲＥＦが使用される。いまの実
施例に示されているディジタル‐アナログ変換器は、４
ビット変換器であるから、定電流源Ｓ１…Ｓ１６を介し
て電流Ｉを供給される１６の同種の段から成っている。 対称な参照電圧ＶＲＥＦによりこの電流Ｉはそれぞれ、
いま入力信号Ｄ１、Ｄ１´…Ｄ１６、Ｄ１６´から出力
節点Ｌもしくは出力節点Ｒに与えられ得る２つの部分電
流に分割される。トランジスタＴ１およびＴ２を有する
差増幅器ならびに抵抗Ｒ１ないしＲ４および電流Ｉを有
する定電流源Ｓ０を介して、対称な入力電圧ＶＳＨから
それに比例する両電流ＩＡおよびＩＢが得られる。奇数
のディジタル信号のみが予定されている用途では追加的
にもう１つの対称段が付加される。これはディジタル‐
アナログ変換器ＤＡＣの他の段と同一に構成されている
。この段の両差入力端は互いに接続され、またディジタ
ル入力信号の最高のレベルと最低のレベルとの間に位置
する１つの電位に接続される。すなわちたとえばディジ
タル‐アナログ変換器ＤＡＣが１５の入力信号のみを与
えられたならば、ディジタル信号Ｄ１６またはＤ１６´
に対する入力端は、たとえばその他の入力信号Ｄ１、Ｄ
１´…Ｄ１５、Ｄ１５´の最小および最大レベルの平均
値に等しい１つの非対称な電位におかれるであろう。 さらに、節点ＬまたはＲとトランジスタＴ１またはＴ２
のコレクタとの間に、２つのトランジスタから成り、ベ
ース側で同じくこの非対称電位と接続されている１つの
カスコード段をおく可能性が存在する。図示されている
実施例では対称段の駆動は付加されたコンパレータ、す
なわちアナログ‐ディジタル変換器ＡＤＣ１のコンパレ
ータＣＡ１６により行われる。１つの４ビット変換器、
たとえばアナログ‐ディジタル変換器ＡＤＣ１に対して
原理的には１５のコンパレータのみが必要であろう。付
加されたコンパレータは対称な抵抗回路網ＤＲＬ１に重
畳されている直流成分に応答する。
【００１７】さらに調整措置は、ディジタル‐アナログ
変換器ＤＡＣが、たとえばディジタル‐アナログ変換器
ＤＡＣにおける２進段階付けを不可欠とする２進コード
で存在する出力信号により駆動されずに、アナログ‐デ
ィジタル変換器ＡＤＣ１の個々のコンパレータの出力信
号により駆動されるので、不可欠ではない。それにより
２進段階付けは必要でなく、単に同一に構成された段で
すますことができる。同一の構成は本質的に一層正確に
行うことができ、またそれによって変動が本質的にわず
かである。さらにディジタル‐アナログ変換器ＤＡＣの
個々の段はアナログ‐ディジタル変換器ＡＤＣの個々の
コンパレータにその構成の点でマッチングされ得る。
変換器ＤＡＣが、たとえばディジタル‐アナログ変換器
ＤＡＣにおける２進段階付けを不可欠とする２進コード
で存在する出力信号により駆動されずに、アナログ‐デ
ィジタル変換器ＡＤＣ１の個々のコンパレータの出力信
号により駆動されるので、不可欠ではない。それにより
２進段階付けは必要でなく、単に同一に構成された段で
すますことができる。同一の構成は本質的に一層正確に
行うことができ、またそれによって変動が本質的にわず
かである。さらにディジタル‐アナログ変換器ＤＡＣの
個々の段はアナログ‐ディジタル変換器ＡＤＣの個々の
コンパレータにその構成の点でマッチングされ得る。
【００１８】
【発明の効果】本発明によれば、調整措置を省略するこ
とができ、しかも回路技術的費用もほとんど上昇しない
という効果が得られるものである。
とができ、しかも回路技術的費用もほとんど上昇しない
という効果が得られるものである。
【図１】本発明によるアナログ‐ディジタル変換器の基
本的な実施例の回路図。
本的な実施例の回路図。
【図２】本発明によるアナログ‐ディジタル変換器にお
ける減算器およびディジタル‐アナログ変換器の好まし
い実施例の回路図。
ける減算器およびディジタル‐アナログ変換器の好まし
い実施例の回路図。
ＡＤＣ アナログ‐ディジタル変換器ＡＭＰ
増幅器 ＣＡ、ＣＢ コンパレータ ＤＡＣ ディジタル‐アナログ変換器Ｓ／Ｈ
サンプル・アンド・ホールド回路ＳＵＢ 減
算器 ＶＳＨ 対称出力信号 ＶＲＥＦ 参照電圧
増幅器 ＣＡ、ＣＢ コンパレータ ＤＡＣ ディジタル‐アナログ変換器Ｓ／Ｈ
サンプル・アンド・ホールド回路ＳＵＢ 減
算器 ＶＳＨ 対称出力信号 ＶＲＥＦ 参照電圧
Claims (7)
- 【請求項１】 並列法により動作し、コンパレータ（
ＣＡ１…ＣＡ１６）を有し、かつＮビット分解能を有す
る第１のアナログ‐ディジタル変換器（ＡＤＣ１）と、
並列法により動作し、コンパレータ（ＣＢ１…ＣＢ９６
）を有し、かつＭビット分解能を有する第２のアナログ
‐ディジタル変換器（ＡＤＣ２）とを含んでおり、第１
のアナログ‐ディジタル変換器（ＡＤＣ１）の前にサン
プル・アンド・ホールド回路（Ｓ／Ｈ）が接続されてお
り、また第２のアナログ‐ディジタル変換器（ＡＤＣ２
）の前にディジタル‐アナログ変換器（ＤＡＣ）と、デ
ィジタル‐アナログ変換器（ＤＡＣ）およびサンプル・
アンド・ホールド回路（Ｓ／Ｈ）と接続されている減算
器（ＳＵＢ）と、減算器（ＳＵＢ）の後に接続されてい
る増幅器（ＡＭＰ）とが接続されているアナログ‐ディ
ジタル変換器において、第１のアナログ‐ディジタル変
換器（ＡＤＣ１）のコンパレータ（ＣＡ１…ＣＡ１６）
の出力信号がｘ‐アウトオブ‐２Ｎ コードにより直接
にディジタル‐アナログ変換器（ＤＡＣ）の駆動のため
に用いられており、また第１のアナログ‐ディジタル変
換器（ＡＤＣ１）およびディジタル‐アナログ変換器（
ＤＡＣ）に等しい参照電圧（ＶＲＥＦ）が与えられてい
ることを特徴とするアナログ‐ディジタル変換器。 - 【請求項２】 サンプル・アンド・ホールド回路（Ｓ
／Ｈ）、第１および第２のアナログ‐ディジタル変換器
（ＡＤＣ１、ＡＤＣ２）、ディジタル‐アナログ変換器
（ＤＡＣ）および（または）減算器（ＳＵＢ）における
対称な信号処理および対称な参照電圧（ＶＲＥＦ）が用
いられることを特徴とする請求項１記載のアナログ‐デ
ィジタル変換器。 - 【請求項３】 ディジタル‐アナログ変換器（ＤＡＣ
）および減算器（ＳＵＢ）が一括されており、また第１
の差増幅器段（Ｔ１、Ｔ２、Ｒ３、Ｒ４、Ｓ０）と、第
１のアナログ‐ディジタル変換器（ＡＤＣ１）のコンパ
レータの数に一致する数の第２の差増幅器段（Ｒ１１…
Ｒ１６１、Ｒ１２…Ｒ１６２、Ｓ１…Ｓ１６、Ｔ１１…
Ｔ１６１、Ｔ１２…Ｔ１６２）とから成っており、第１
の差増幅器段の差入力端にサンプル・アンド・ホールド
回路（Ｓ／Ｈ）の対称な出力信号（ＶＨＳ）が与えられ
ており、また第２の差増幅器段の出力線にそれぞれコン
パレータにより駆動され交叉結合された第３および第４
の差増幅器段（Ｔ１３…Ｔ１６３、Ｔ１４…Ｔ１６４、
Ｔ１５…Ｔ１６５、Ｔ１６…Ｔ１６６）が位置しており
、第１および第２の差増幅器段の出力線が共通の付加抵
抗（Ｒ１、Ｒ２）に導かれており、第２の差増幅器段（
Ｒ１１…Ｒ１６１、Ｒ１２…Ｒ１６２、Ｓ１…Ｓ１６、
Ｔ１１…Ｔ１６１、Ｔ１２…Ｔ１６２）の供給電流が互
いに等しく、また第１の差増幅器段（Ｔ１、Ｔ２、Ｒ３
、Ｒ４、Ｓ０）の供給電流が第２の差増幅器段（Ｒ１１
…Ｒ１６１、Ｒ１２…Ｒ１６２、Ｓ１…Ｓ１６、Ｔ１１
…Ｔ１６１、Ｔ１２…Ｔ１６２）の供給電流の和に等し
いことを特徴とする請求項１または２記載のアナログ‐
ディジタル変換器。 - 【請求項４】 第１の差増幅器段（Ｔ１、Ｔ２、Ｒ３
、Ｒ４、Ｓ０）がディジタル‐アナログ変換器（ＤＡＣ
）の段の数に等しい数の並列接続された別の差増幅器か
ら成っていることを特徴とする請求項１ないし３の１つ
に記載のアナログ‐ディジタル変換器。 - 【請求項５】 第１および第２の差増幅器段（Ｔ１、
Ｔ２、Ｒ３、Ｒ４、Ｓ０、Ｒ１１…Ｒ１６１、Ｒ１２…
Ｒ１６２、Ｓ１…Ｓ１６、Ｔ１１…Ｔ１６１、Ｔ１２…
Ｔ１６２）が反結合抵抗（Ｒ３、Ｒ４、Ｒ１１…Ｒ１６
１、Ｒ１２…Ｒ１６２）を有することを特徴とする請求
項１ないし４の１つに記載のアナログ‐ディジタル変換
器。 - 【請求項６】 第１の差増幅器段（Ｔ１、Ｔ２、Ｒ３
、Ｒ４、Ｓ０）には別の参照電位に接続されているカス
コード段が出力線に設けられていることを特徴とする請
求項１ないし５の１つに記載のアナログ‐ディジタル変
換器。 - 【請求項７】 第２の差増幅器段の１つの第３および
第４の差増幅器段がベース側で別の参照電位に接続され
ていることを特徴とする請求項１ないし６の１つに記載
のアナログ‐ディジタル変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4004545 | 1990-02-14 | ||
| DE4004545.5 | 1990-02-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04213920A true JPH04213920A (ja) | 1992-08-05 |
| JP3068871B2 JP3068871B2 (ja) | 2000-07-24 |
Family
ID=6400134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3039323A Expired - Lifetime JP3068871B2 (ja) | 1990-02-14 | 1991-02-08 | アナログ‐ディジタル変換器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5072220A (ja) |
| EP (1) | EP0442321B1 (ja) |
| JP (1) | JP3068871B2 (ja) |
| AT (1) | ATE155299T1 (ja) |
| CA (1) | CA2036204C (ja) |
| DE (1) | DE59108762D1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9007465D0 (en) * | 1990-04-03 | 1990-05-30 | Cambridge Consultants | Analogue to digital converter |
| JPH0522136A (ja) * | 1990-11-16 | 1993-01-29 | Hitachi Ltd | アナログ／デイジタル変換器 |
| US5248973A (en) * | 1991-10-24 | 1993-09-28 | The Mitre Corporation | High-speed, high-resolution analog to digital converter subranging architecture |
| EP0557052A3 (en) * | 1992-02-19 | 1994-10-26 | Hewlett Packard Co | Analog to digital converter |
| JP2787641B2 (ja) * | 1992-12-22 | 1998-08-20 | 三菱電機株式会社 | 差動減算器回路およびａ／ｄ変換器 |
| US5416484A (en) * | 1993-04-15 | 1995-05-16 | Tektronix, Inc. | Differential comparator and analog-to-digital converter comparator bank using the same |
| US5489904A (en) * | 1993-09-28 | 1996-02-06 | The Regents Of The University Of California | Analog current mode analog/digital converter |
| US5691722A (en) * | 1996-05-21 | 1997-11-25 | Wang; Wenwei | Direct-digitizing, self stabilizing analog to digital converter |
| JP3657218B2 (ja) * | 2001-11-12 | 2005-06-08 | Ｎｅｃマイクロシステム株式会社 | 差動入力ａ／ｄ変換器 |
| JP3897733B2 (ja) * | 2003-06-03 | 2007-03-28 | ローム株式会社 | 増幅回路 |
| FR2863120B1 (fr) * | 2003-12-02 | 2006-02-17 | Atmel Grenoble Sa | Convertisseur analogique-numerique rapide |
| JP4424406B2 (ja) * | 2007-10-22 | 2010-03-03 | ソニー株式会社 | 直並列型アナログ／デジタル変換器及びアナログ／デジタル変換方法 |
| CN107196658B (zh) * | 2016-03-14 | 2020-11-13 | 创意电子股份有限公司 | 模拟数字转换器与数据转换方法 |
| EP3401651B1 (de) * | 2017-05-09 | 2022-07-13 | VEGA Grieshaber KG | Grenzstandmessung, druckmessung oder durchflussmessung mit kurzer messzeit |
| US10868557B2 (en) * | 2018-03-30 | 2020-12-15 | Taiwan Semiconductor Manufacturing Company, Ltd | Analog to digital converter with current steering stage |
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|---|---|---|---|---|
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| US3721975A (en) * | 1971-10-07 | 1973-03-20 | Singer Co | High speed analog-to-digital converter |
| BE793482A (nl) * | 1972-12-29 | 1973-06-29 | Bell Telephone Mfg | Elektrische signaalversterkings-, opslag- en codeerschakelingen. |
| US4214232A (en) * | 1977-06-17 | 1980-07-22 | Motorola, Inc. | Serial-parallel analog-to-digital converter using voltage subtraction |
| US4684924A (en) * | 1982-09-30 | 1987-08-04 | Wood Lawson A | Analog/digital converter using remainder signals |
| US4663610A (en) * | 1985-11-22 | 1987-05-05 | Tektronix, Inc. | Serial digital-to-analog converter |
| US4774497A (en) * | 1986-07-10 | 1988-09-27 | Tektronix, Inc. | Digital-to-analog converter with gain compensation |
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