JP2787641B2 - 差動減算器回路およびａ／ｄ変換器 - Google Patents
差動減算器回路およびａ／ｄ変換器Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
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- G—PHYSICS
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- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/14—Arrangements for performing computing operations, e.g. operational amplifiers for addition or subtraction
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Description
【０００１】
【産業上の利用分野】この発明は、一般に差動減算器回
路およびＡ／Ｄ変換器に関し、特に、差動減算器回路お
よびＡ／Ｄ変換器の動作における精度の改善に関する。
路およびＡ／Ｄ変換器に関し、特に、差動減算器回路お
よびＡ／Ｄ変換器の動作における精度の改善に関する。
【０００２】
【従来の技術】従来から、アナログ信号をデジタル信号
に変換する変換器（以下「Ａ／Ｄ変換器」という）は、
アナログ信号にデジタル信号処理を施すために広く用い
られている。たとえば、映像信号処理の分野では、高速
のデジタル信号処理が高精度で必要となるので、Ａ／Ｄ
変換器においても高速かつ高精度の変換が要求される。
に変換する変換器（以下「Ａ／Ｄ変換器」という）は、
アナログ信号にデジタル信号処理を施すために広く用い
られている。たとえば、映像信号処理の分野では、高速
のデジタル信号処理が高精度で必要となるので、Ａ／Ｄ
変換器においても高速かつ高精度の変換が要求される。
【０００３】従来より、さまざまな変換方式に従うＡ／
Ｄ変換器が知られる。その中で、２ステップ並列型Ａ／
Ｄ変換器は、高品位テレビ，業務用ビデオテープレコー
ダ（ＶＴＲ）およびデジタルビデオカメラなどのような
画像における高品位を必要とされる信号処理に適してい
ることが一般に知られている。２ステップ並列型Ａ／Ｄ
変換器の例が、（ａ）“Ａ１０−ｂ ７５−ＭＳＰＳ
ＳｕｂｒａｎｇｉｎｇＡ／Ｄ Ｃｏｎｖｅｒｔｅｒ ｗ
ｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｓａｍｐｌｅ ａｎｄ
Ｈｏｌｄ”と題された論文（ＩＥＥＥ ＪＯＵＲＮＡ
Ｌ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴ
Ｓ，ＶＯＬ２５，Ｎｏ．６，１９９０年１２月）；
（ｂ）“Ａ １０−ｂｉｔ ２０−ＭＨｚ Ｔｗｏ−Ｓ
ｔｅｐ Ｐａｒａｌｌｅｌ Ａ／Ｄ Ｃｏｎｖｅｒｔｅ
ｒ ｗｉｔｈ Ｉｎｔｅｒｎａｌ Ｓ／Ｈ”と題された
論文（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−
ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ２４，Ｎｏ．
１，１９８９年２月）において開示されている。
Ｄ変換器が知られる。その中で、２ステップ並列型Ａ／
Ｄ変換器は、高品位テレビ，業務用ビデオテープレコー
ダ（ＶＴＲ）およびデジタルビデオカメラなどのような
画像における高品位を必要とされる信号処理に適してい
ることが一般に知られている。２ステップ並列型Ａ／Ｄ
変換器の例が、（ａ）“Ａ１０−ｂ ７５−ＭＳＰＳ
ＳｕｂｒａｎｇｉｎｇＡ／Ｄ Ｃｏｎｖｅｒｔｅｒ ｗ
ｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｓａｍｐｌｅ ａｎｄ
Ｈｏｌｄ”と題された論文（ＩＥＥＥ ＪＯＵＲＮＡ
Ｌ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴ
Ｓ，ＶＯＬ２５，Ｎｏ．６，１９９０年１２月）；
（ｂ）“Ａ １０−ｂｉｔ ２０−ＭＨｚ Ｔｗｏ−Ｓ
ｔｅｐ Ｐａｒａｌｌｅｌ Ａ／Ｄ Ｃｏｎｖｅｒｔｅ
ｒ ｗｉｔｈ Ｉｎｔｅｒｎａｌ Ｓ／Ｈ”と題された
論文（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−
ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ２４，Ｎｏ．
１，１９８９年２月）において開示されている。
【０００４】図５は、従来の２ステップ並列型Ａ／Ｄ変
換器のブロック図である。図５に示したＡ／Ｄ変換器と
類似の回路が、上記の文献においても開示されている。
図５を参照して、Ａ／Ｄ変換器１００は、サンプルホー
ルド回路（Ｓ／Ｈ）２と、上位ビット用Ａ／Ｄ変換器
（ＡＤＣ）６と、上位ビットについてのＤ／Ａ変換器
（ＤＡＣ）７と、差動減算器（ＳＵＢ）３と、下位ビッ
ト用Ａ／Ｄ変換器（ＡＤＣ）８と、上位ビットおよび下
位ビット用エンコーダ１０ａ，１０ｂと、出力ラッチ回
路９とを含む。
換器のブロック図である。図５に示したＡ／Ｄ変換器と
類似の回路が、上記の文献においても開示されている。
図５を参照して、Ａ／Ｄ変換器１００は、サンプルホー
ルド回路（Ｓ／Ｈ）２と、上位ビット用Ａ／Ｄ変換器
（ＡＤＣ）６と、上位ビットについてのＤ／Ａ変換器
（ＤＡＣ）７と、差動減算器（ＳＵＢ）３と、下位ビッ
ト用Ａ／Ｄ変換器（ＡＤＣ）８と、上位ビットおよび下
位ビット用エンコーダ１０ａ，１０ｂと、出力ラッチ回
路９とを含む。
【０００５】サンプルホールド回路２は、デジタル信号
に変換されるべき差動入力信号ΔＶａｎを受け、サンプ
ルホールドされた差動信号ΔＶｓｈを出力する。差動信
号ΔＶｓｈは、ホールドされた２つの電圧Ｖ１およびＶ
２により規定される。これらの電圧Ｖ１，Ｖ２は、差動
減算器３およびＡ／Ｄ変換器６に与えられる。外部から
与えられる差動基準電圧ΔＶｒｅｆは、粗基準電圧発生
回路５ａおよびＤ／Ａ変換器７に与えられる。Ａ／Ｄ変
換器６は、差動電圧信号ΔＶｓｈを粗基準電圧Ｖｃｒと
比較することにより、差動電圧信号ΔＶｓｈを相補デジ
タル信号（サーモメータコード）Ｓ１−Ｓ８，Ｂ１−Ｂ
８に変換する。相補デジタル信号Ｓ１−Ｓ８，Ｂ１−Ｂ
８は、Ｄ／Ａ変換器７およびエンコーダ１０ａに与えら
れる。
に変換されるべき差動入力信号ΔＶａｎを受け、サンプ
ルホールドされた差動信号ΔＶｓｈを出力する。差動信
号ΔＶｓｈは、ホールドされた２つの電圧Ｖ１およびＶ
２により規定される。これらの電圧Ｖ１，Ｖ２は、差動
減算器３およびＡ／Ｄ変換器６に与えられる。外部から
与えられる差動基準電圧ΔＶｒｅｆは、粗基準電圧発生
回路５ａおよびＤ／Ａ変換器７に与えられる。Ａ／Ｄ変
換器６は、差動電圧信号ΔＶｓｈを粗基準電圧Ｖｃｒと
比較することにより、差動電圧信号ΔＶｓｈを相補デジ
タル信号（サーモメータコード）Ｓ１−Ｓ８，Ｂ１−Ｂ
８に変換する。相補デジタル信号Ｓ１−Ｓ８，Ｂ１−Ｂ
８は、Ｄ／Ａ変換器７およびエンコーダ１０ａに与えら
れる。
【０００６】Ｄ／Ａ変換器７は、与えられた相補デジタ
ル信号Ｓ１−Ｓ８，Ｂ１−Ｂ８に応答して、対応する差
動電流信号Ｉｓ１，Ｉｓ２を出力する。差動電流信号Ｉ
ｓ１，Ｉｓ２は、変換された上位ビット信号に対応して
いる。
ル信号Ｓ１−Ｓ８，Ｂ１−Ｂ８に応答して、対応する差
動電流信号Ｉｓ１，Ｉｓ２を出力する。差動電流信号Ｉ
ｓ１，Ｉｓ２は、変換された上位ビット信号に対応して
いる。
【０００７】差動減算器３において、差動電圧信号ΔＶ
ｓｈに対応する差動電流信号（図示せず）から差動電流
信号Ｉｓ１，Ｉｓ２が減算される。減算結果を示す差動
減算信号Ｖｏ１，Ｖｏ２がＡ／Ｄ変換器８に与えられ
る。
ｓｈに対応する差動電流信号（図示せず）から差動電流
信号Ｉｓ１，Ｉｓ２が減算される。減算結果を示す差動
減算信号Ｖｏ１，Ｖｏ２がＡ／Ｄ変換器８に与えられ
る。
【０００８】精基準電圧発生回路５ｂは、複数の精基準
電圧ＶｆｒをＡ／Ｄ変換器８に与える。Ａ／Ｄ変換器８
は、差動減算信号Ｖｏ１，Ｖｏ２を与えられた精基準電
圧と比較する。比較結果を示す下位ビット信号（サーモ
メータコード）が下位ビット用エンコーダ１０ｂに与え
られる。
電圧ＶｆｒをＡ／Ｄ変換器８に与える。Ａ／Ｄ変換器８
は、差動減算信号Ｖｏ１，Ｖｏ２を与えられた精基準電
圧と比較する。比較結果を示す下位ビット信号（サーモ
メータコード）が下位ビット用エンコーダ１０ｂに与え
られる。
【０００９】エンコーダ１０ａ，１０ｂは、上位ビット
の与えられたサーモメータコードおよび下位ビットの与
えられたサーモメータコードをたとえばストレートバイ
ナリーコードに変換し、変換されたデータ信号を出力ラ
ッチ回路９に与える。出力ラッチ回路９は、与えられた
データ信号を出力データ信号Ｄ１ないしＤｍとして出力
する。
の与えられたサーモメータコードおよび下位ビットの与
えられたサーモメータコードをたとえばストレートバイ
ナリーコードに変換し、変換されたデータ信号を出力ラ
ッチ回路９に与える。出力ラッチ回路９は、与えられた
データ信号を出力データ信号Ｄ１ないしＤｍとして出力
する。
【００１０】図６は、図５に示した粗基準電圧発生回路
５ａおよび上位ビット用Ａ／Ｄ変換器６の回路図であ
る。図６を参照して、粗基準電圧発生回路５ａは、直列
に接続された抵抗５０１ないし５０９より構成されたラ
ダー抵抗回路を含む。外部から与えられる差動基準電圧
ΔＶｒｅｆはラダー抵抗回路の両端に与えられる。粗基
準電圧発生回路５ａは、隣接する２つの抵抗の共通接続
ノードを介して、粗基準電圧Ｖｃｒ１ないしＶｃｒ８を
出力する。
５ａおよび上位ビット用Ａ／Ｄ変換器６の回路図であ
る。図６を参照して、粗基準電圧発生回路５ａは、直列
に接続された抵抗５０１ないし５０９より構成されたラ
ダー抵抗回路を含む。外部から与えられる差動基準電圧
ΔＶｒｅｆはラダー抵抗回路の両端に与えられる。粗基
準電圧発生回路５ａは、隣接する２つの抵抗の共通接続
ノードを介して、粗基準電圧Ｖｃｒ１ないしＶｃｒ８を
出力する。
【００１１】Ａ／Ｄ変換器６は、各々が差動電圧信号Δ
Ｖｓｈを受けるように接続された比較器６１ないし６８
を含む。各比較器６１ないし６８は、対応する１つの粗
基準電圧Ｖｃｒ１ないしＶｃｒ８を受け、差動電圧信号
ΔＶｓｈを対応する１つの粗基準電圧Ｖｃｒ１ないしＶ
ｃｒ８と比較する。Ａ／Ｄ変換器６は、比較結果を示す
相補デジタル信号（サーモメータコード）Ｓ１ないしＳ
８，Ｂ１ないしＢ８を出力する。各信号Ｓ１ないしＳ８
は、対応する１つの信号Ｂ１ないしＢ８について相補の
関係を有している。相補デジタル信号Ｓ１ないしＳ８，
Ｂ１ないしＢ８は、図５に示したＤ／Ａ変換器７および
上位ビット用エンコーダ１０ａに与えられる。
Ｖｓｈを受けるように接続された比較器６１ないし６８
を含む。各比較器６１ないし６８は、対応する１つの粗
基準電圧Ｖｃｒ１ないしＶｃｒ８を受け、差動電圧信号
ΔＶｓｈを対応する１つの粗基準電圧Ｖｃｒ１ないしＶ
ｃｒ８と比較する。Ａ／Ｄ変換器６は、比較結果を示す
相補デジタル信号（サーモメータコード）Ｓ１ないしＳ
８，Ｂ１ないしＢ８を出力する。各信号Ｓ１ないしＳ８
は、対応する１つの信号Ｂ１ないしＢ８について相補の
関係を有している。相補デジタル信号Ｓ１ないしＳ８，
Ｂ１ないしＢ８は、図５に示したＤ／Ａ変換器７および
上位ビット用エンコーダ１０ａに与えられる。
【００１２】図７は、図５に示した精基準電圧発生回路
５ｂの回路図である。図７を参照して、精基準電圧発生
回路５ｂは、差動増幅器５１０と、電流源回路５２０
と、入力抵抗５１１と、ラダー抵抗回路５１７とを含
む。定電流源回路５２０は、ｎｐｎトランジスタ５１２
および５１３と、エミッタ抵抗５１４および５１５と、
定電流源５１６とを含む。定電流源回路５２０の作用に
より、入力抵抗５１１を介して電流Ｉｆが流れる。入力
抵抗５１１の両端の電圧差が、端子＋，−を介して差動
増幅器５１０に与えられる。
５ｂの回路図である。図７を参照して、精基準電圧発生
回路５ｂは、差動増幅器５１０と、電流源回路５２０
と、入力抵抗５１１と、ラダー抵抗回路５１７とを含
む。定電流源回路５２０は、ｎｐｎトランジスタ５１２
および５１３と、エミッタ抵抗５１４および５１５と、
定電流源５１６とを含む。定電流源回路５２０の作用に
より、入力抵抗５１１を介して電流Ｉｆが流れる。入力
抵抗５１１の両端の電圧差が、端子＋，−を介して差動
増幅器５１０に与えられる。
【００１３】差動増幅器５１０の差動出力電圧はラダー
抵抗回路５１７の両端に与えられ、ラダー抵抗回路５１
７から精基準電圧Ｖｆｒ１ないしＶｆｒ８が出力され
る。精基準電圧Ｖｆｒ１ないしＶｆｒ８は、図６に示し
た粗基準電圧Ｖｃｒ１ないしＶｃｒ８のうちの１つの電
圧範囲をより細かく分割する。精基準電圧Ｖｆｒ１ない
しＶｆｒ８はＡ／Ｄ変換器８に与えられる。
抵抗回路５１７の両端に与えられ、ラダー抵抗回路５１
７から精基準電圧Ｖｆｒ１ないしＶｆｒ８が出力され
る。精基準電圧Ｖｆｒ１ないしＶｆｒ８は、図６に示し
た粗基準電圧Ｖｃｒ１ないしＶｃｒ８のうちの１つの電
圧範囲をより細かく分割する。精基準電圧Ｖｆｒ１ない
しＶｆｒ８はＡ／Ｄ変換器８に与えられる。
【００１４】図８は、図５に示した従来の差動減算器３
およびＤ／Ａ変換器７の回路図である。図８を参照し
て、Ｄ／Ａ変換器７は、減算電流発生回路７１ないし７
ｎを含む。各減算電流発生回路７１ないし７ｎは、相補
デジタル信号の対応する１つの対Ｂ１およびＳ１ないし
ＢｎおよびＳｎに応答して、電流線ＣＬ１およびＣＬ２
の一方から電流を引込む。したがって、Ｄ／Ａ変換器７
は、上位ビットの変換結果を示す信号である相補デジタ
ル信号Ｓ１ないしＳｎおよびＢ１ないしＢｎに応答し
て、対応する減算電流Ｉｓ１およびＩｓ２を差動減算器
３から引込むことになる。
およびＤ／Ａ変換器７の回路図である。図８を参照し
て、Ｄ／Ａ変換器７は、減算電流発生回路７１ないし７
ｎを含む。各減算電流発生回路７１ないし７ｎは、相補
デジタル信号の対応する１つの対Ｂ１およびＳ１ないし
ＢｎおよびＳｎに応答して、電流線ＣＬ１およびＣＬ２
の一方から電流を引込む。したがって、Ｄ／Ａ変換器７
は、上位ビットの変換結果を示す信号である相補デジタ
ル信号Ｓ１ないしＳｎおよびＢ１ないしＢｎに応答し
て、対応する減算電流Ｉｓ１およびＩｓ２を差動減算器
３から引込むことになる。
【００１５】差動減算器３は、ｎｐｎトランジスタＱ１
およびＱ２と、エミッタ抵抗ＲE1およびＲE2と、コレク
タ抵抗Ｒｃ１およびＲｃ２と、電流源ＣＳ０とを含む。
トランジスタＱ１は、ベース電極がサンプルホールド回
路２からの出力電圧Ｖ１を受けるように接続される。ト
ランジスタＱ２は、ベース電極が出力電圧Ｖ２を受ける
ように接続される。
およびＱ２と、エミッタ抵抗ＲE1およびＲE2と、コレク
タ抵抗Ｒｃ１およびＲｃ２と、電流源ＣＳ０とを含む。
トランジスタＱ１は、ベース電極がサンプルホールド回
路２からの出力電圧Ｖ１を受けるように接続される。ト
ランジスタＱ２は、ベース電極が出力電圧Ｖ２を受ける
ように接続される。
【００１６】図９は、図５に示した差動減算器３の働き
を説明するための信号波形図である。仮に、図９に示す
ような三角波形を有する差動入力電圧ΔＶａｎが図５に
示したＡ／Ｄ変換器１００に与えられるものと仮定す
る。すなわち、サンプルホールド回路２は、図９に示し
た差動電圧Ｖ１およびＶ２を差動減算器３に与える。電
圧Ｖ１に対応する電流Ｉｖ１が図９において示されてい
る。
を説明するための信号波形図である。仮に、図９に示す
ような三角波形を有する差動入力電圧ΔＶａｎが図５に
示したＡ／Ｄ変換器１００に与えられるものと仮定す
る。すなわち、サンプルホールド回路２は、図９に示し
た差動電圧Ｖ１およびＶ２を差動減算器３に与える。電
圧Ｖ１に対応する電流Ｉｖ１が図９において示されてい
る。
【００１７】図５に示したＤ／Ａ変換器７は、上位ビッ
トの変換結果に対応する差動電流信号Ｉｓ１およびＩｓ
２を出力する。差動電流信号Ｉｓ１が図９において示さ
れる。電流信号Ｉｖ１およびＩｓ１はいずれも図５に示
した差動減算器３に与えられ、電流信号Ｉｖ１およびＩ
ｓ１の間で減算処理が行なわれる。減算結果を示す差動
電圧信号、すなわち差動減算信号Ｖｏ１およびＶｏ２が
図９において示される。
トの変換結果に対応する差動電流信号Ｉｓ１およびＩｓ
２を出力する。差動電流信号Ｉｓ１が図９において示さ
れる。電流信号Ｉｖ１およびＩｓ１はいずれも図５に示
した差動減算器３に与えられ、電流信号Ｉｖ１およびＩ
ｓ１の間で減算処理が行なわれる。減算結果を示す差動
電圧信号、すなわち差動減算信号Ｖｏ１およびＶｏ２が
図９において示される。
【００１８】差動電圧信号Ｖｏ１およびＶｏ２は、下位
ビット用Ａ／Ｄ変換器８に与えられ、Ａ／Ｄ変換器８に
おいて精基準電圧Ｖｆｒを用いた変換処理が実行され
る。下位ビット用Ａ／Ｄ変換器８における変換処理は、
上位ビット用Ａ／Ｄ変換器６における処理と類似してい
るので説明が省略される。
ビット用Ａ／Ｄ変換器８に与えられ、Ａ／Ｄ変換器８に
おいて精基準電圧Ｖｆｒを用いた変換処理が実行され
る。下位ビット用Ａ／Ｄ変換器８における変換処理は、
上位ビット用Ａ／Ｄ変換器６における処理と類似してい
るので説明が省略される。
【００１９】再び図９を参照して、差動減算器３におけ
る減算処理が、回路動作に鑑み説明される。以下の説明
では、ＩE1，ＩE2はトランジスタＱ１，Ｑ２のエミッタ
電流であり、Ｉｃ１，Ｉｃ２がコレクタ電流であり、Ｖ
BE1 ，ＶBE2 がベース−エミッタ間電圧である。ＶX は
抵抗ＲE を有するエミッタ抵抗ＲE1，ＲE2の共通接続ノ
ードにおける電圧を示す。また、定電流源ＣＳ０を介し
て、定電流２・Ｉ０が流れるものと仮定し、抵抗Ｒｃ
１，Ｒｃ２が抵抗値Ｒｃを有するものと仮定する。
る減算処理が、回路動作に鑑み説明される。以下の説明
では、ＩE1，ＩE2はトランジスタＱ１，Ｑ２のエミッタ
電流であり、Ｉｃ１，Ｉｃ２がコレクタ電流であり、Ｖ
BE1 ，ＶBE2 がベース−エミッタ間電圧である。ＶX は
抵抗ＲE を有するエミッタ抵抗ＲE1，ＲE2の共通接続ノ
ードにおける電圧を示す。また、定電流源ＣＳ０を介し
て、定電流２・Ｉ０が流れるものと仮定し、抵抗Ｒｃ
１，Ｒｃ２が抵抗値Ｒｃを有するものと仮定する。
【００２０】まず、電圧信号Ｖ１およびＶ２が等しい場
合（Ｖ１＝Ｖ２）、ＩE1＝ＩE2＝Ｉｃ１＝Ｉｃ２＝Ｉ０
の関係が成立つため、Ｖｏ１＝Ｖｃｃ−Ｒｃ・Ｉｃ１お
よびＶｏ２＝Ｖｃｃ−Ｒｃ・Ｉｃ２の関係より、同じ電
圧レベルを有する出力電圧Ｖｏ１およびＶｏ２が出力さ
れる。
合（Ｖ１＝Ｖ２）、ＩE1＝ＩE2＝Ｉｃ１＝Ｉｃ２＝Ｉ０
の関係が成立つため、Ｖｏ１＝Ｖｃｃ−Ｒｃ・Ｉｃ１お
よびＶｏ２＝Ｖｃｃ−Ｒｃ・Ｉｃ２の関係より、同じ電
圧レベルを有する出力電圧Ｖｏ１およびＶｏ２が出力さ
れる。
【００２１】電圧Ｖ１が電圧Ｖ２よりも大きい場合（Ｖ
１＞Ｖ２）、次の関係が成立つ。 ＩE1＝（Ｖ１−ＶBE1 −Ｖx ）／ＲE ＝Ｉｃ１…（１） ＩE2＝（Ｖ２−ＶBE2 −Ｖx ）／ＲE ＝Ｉｃ２…（２） Ｖｏ１＝Ｖｃｃ−Ｒｃ・Ｉｃｌ…（３） Ｖｏ２＝Ｖｃｃ−Ｒｃ・Ｉｃ２…（４） この場合、コレクタ電流Ｉｃ１およびＩｃ２がＩｃ１＞
Ｉｃ２の関係を有するので、出力電圧Ｖｏ１およびＶｏ
２においてＶｏ１＜Ｖｏ２の関係が成立つ。
１＞Ｖ２）、次の関係が成立つ。 ＩE1＝（Ｖ１−ＶBE1 −Ｖx ）／ＲE ＝Ｉｃ１…（１） ＩE2＝（Ｖ２−ＶBE2 −Ｖx ）／ＲE ＝Ｉｃ２…（２） Ｖｏ１＝Ｖｃｃ−Ｒｃ・Ｉｃｌ…（３） Ｖｏ２＝Ｖｃｃ−Ｒｃ・Ｉｃ２…（４） この場合、コレクタ電流Ｉｃ１およびＩｃ２がＩｃ１＞
Ｉｃ２の関係を有するので、出力電圧Ｖｏ１およびＶｏ
２においてＶｏ１＜Ｖｏ２の関係が成立つ。
【００２２】上記の基本的な差動動作に加えて、差動減
算器３において減算電流Ｉｓ１およびＩｓ２についての
減算動作が行なわれる。すなわち、Ｖ１＞Ｖ２の場合に
おいて、Ｉｓ１＜Ｉｓ２の関係を有する減算電流Ｉｓ
１，Ｉｓ２が差動減算器３からＤ／Ａ変換器７へ引込ま
れる。これにより、差動減算器３の出力電圧Ｖｏ１およ
びＶｏ２の範囲が、下位ビット用Ａ／Ｄ変換器８におい
て扱われ得る範囲内に変化される。
算器３において減算電流Ｉｓ１およびＩｓ２についての
減算動作が行なわれる。すなわち、Ｖ１＞Ｖ２の場合に
おいて、Ｉｓ１＜Ｉｓ２の関係を有する減算電流Ｉｓ
１，Ｉｓ２が差動減算器３からＤ／Ａ変換器７へ引込ま
れる。これにより、差動減算器３の出力電圧Ｖｏ１およ
びＶｏ２の範囲が、下位ビット用Ａ／Ｄ変換器８におい
て扱われ得る範囲内に変化される。
【００２３】これとは逆に、Ｖ１＜Ｖ２の場合は、上記
とは逆の動作ではあるが類似の動作が行なわれる。この
場合では、Ｉｓ１＞Ｉｓ２の減算電流が差動減算器３か
らＤ／Ａ変換器７に引込まれ、この場合においても出力
電圧Ｖｏ１およびＶｏ２の範囲が下位ビット用Ａ／Ｄ変
換器８の範囲に変化される。
とは逆の動作ではあるが類似の動作が行なわれる。この
場合では、Ｉｓ１＞Ｉｓ２の減算電流が差動減算器３か
らＤ／Ａ変換器７に引込まれ、この場合においても出力
電圧Ｖｏ１およびＶｏ２の範囲が下位ビット用Ａ／Ｄ変
換器８の範囲に変化される。
【００２４】
【発明が解決しようとする課題】前述のように、減算電
流Ｉｓ１およびＩｓ２による減算により、コレクタ電流
Ｉｃ１およびＩｃ２間の差（＝｜Ｉｃ１−Ｉｃ２｜）は
微小な値になる。一方、各エミッタ電流ＩE1およびＩE2
は、対応する与えられたベース電圧Ｖ１およびＶ２に応
答して増加および減少されるので、場合によりエミッタ
電流ＩE1およびＩ E2の間で大きな差が生じる。すなわ
ち、電圧信号Ｖ１およびＶ２によって規定される大きな
差動電圧が与えられた場合において、エミッタ電流ＩE1
およびＩE2のうち一方が大きくかつ他方が小さくなる。
エミッタ電流ＩE1およびＩE2におけるアンバラスは、次
のような問題を引起こす。
流Ｉｓ１およびＩｓ２による減算により、コレクタ電流
Ｉｃ１およびＩｃ２間の差（＝｜Ｉｃ１−Ｉｃ２｜）は
微小な値になる。一方、各エミッタ電流ＩE1およびＩE2
は、対応する与えられたベース電圧Ｖ１およびＶ２に応
答して増加および減少されるので、場合によりエミッタ
電流ＩE1およびＩ E2の間で大きな差が生じる。すなわ
ち、電圧信号Ｖ１およびＶ２によって規定される大きな
差動電圧が与えられた場合において、エミッタ電流ＩE1
およびＩE2のうち一方が大きくかつ他方が小さくなる。
エミッタ電流ＩE1およびＩE2におけるアンバラスは、次
のような問題を引起こす。
【００２５】一般に、ベース−エミッタ間電圧ＶBEは、
次式により表わされる。 ＶBE＝ＶT ・ｌｎ（α・ＩE ／Ｉｓａｔ）…（５） ＩE1＝Ｉ０＋ＩR …（６） ＩE2＝Ｉ０−ＩR …（７） ＩR ＝｛（Ｖ１−ＶBE1 ）−（Ｖ２−ＶBE2 ）｝／ＲE …（８） ここで、ＶT は熱電圧であり、αは電流増幅率であり、
Ｉｓａｔは飽和電流である。
次式により表わされる。 ＶBE＝ＶT ・ｌｎ（α・ＩE ／Ｉｓａｔ）…（５） ＩE1＝Ｉ０＋ＩR …（６） ＩE2＝Ｉ０−ＩR …（７） ＩR ＝｛（Ｖ１−ＶBE1 ）−（Ｖ２−ＶBE2 ）｝／ＲE …（８） ここで、ＶT は熱電圧であり、αは電流増幅率であり、
Ｉｓａｔは飽和電流である。
【００２６】式（５）より、トランジスタのベース−エ
ミッタ間電圧ＶBEは、エミッタ電流ＩE の関数となるこ
とが分かる。したがって、たとえば図８に示した差動減
算器３において、たとえばエミッタ電流ＩE1がエミッタ
電流ＩE2よりもかなり大きいとき、ベース−エミッタ間
電圧ＶBE1 およびＶBE2 の差が無視できなくなる。
ミッタ間電圧ＶBEは、エミッタ電流ＩE の関数となるこ
とが分かる。したがって、たとえば図８に示した差動減
算器３において、たとえばエミッタ電流ＩE1がエミッタ
電流ＩE2よりもかなり大きいとき、ベース−エミッタ間
電圧ＶBE1 およびＶBE2 の差が無視できなくなる。
【００２７】すなわち、前述の式（１）および（２）か
らわかるように、コレクタ電流Ｉｃ１およびＩｃ２が電
圧ＶBE1 およびＶBE2 の関数であるため、電圧ＶBE1 お
よびＶBE2 の差は、コレクタ電流Ｉｃ１およびＩｃ２に
影響を与える。すなわち、コレクタ電流Ｉｃ１およびＩ
ｃ２が、入力電圧Ｖ１およびＶ２だけでなく、電圧Ｖ
BE1 およびＶBE2 によっても変化されるので、差動減算
器３における正確な減算処理が行なわれ得ない。言い換
えると、減算における精度が劣化される。このことは、
下位ビットのＡ／Ｄ変換における精度を低下させる。
らわかるように、コレクタ電流Ｉｃ１およびＩｃ２が電
圧ＶBE1 およびＶBE2 の関数であるため、電圧ＶBE1 お
よびＶBE2 の差は、コレクタ電流Ｉｃ１およびＩｃ２に
影響を与える。すなわち、コレクタ電流Ｉｃ１およびＩ
ｃ２が、入力電圧Ｖ１およびＶ２だけでなく、電圧Ｖ
BE1 およびＶBE2 によっても変化されるので、差動減算
器３における正確な減算処理が行なわれ得ない。言い換
えると、減算における精度が劣化される。このことは、
下位ビットのＡ／Ｄ変換における精度を低下させる。
【００２８】これに加えて、次のような問題（第２の問
題）も指摘される。説明を簡単化するため、以下の説明
では、図８に示した減算電流Ｉｓ１およびＩｓ２がいず
れも０であるものと仮定する。図１０は、この場合にお
ける差動入力電圧ΔＶａｎおよび差動出力電圧Ｖｏ１，
Ｖｏ２の変化を示す波形図である。たとえば、時刻ｔ１
において、差動入力電圧ΔＶａｎ（＝Ｖ１−Ｖ２）が最
大となる。このとき、出力電圧Ｖｏ２はほぼ電源電圧レ
ベルＶｃｃになり、一方、出力電圧Ｖｏ１はＶｃｃ−２
・Ｒｃ・Ｉ０になる。
題）も指摘される。説明を簡単化するため、以下の説明
では、図８に示した減算電流Ｉｓ１およびＩｓ２がいず
れも０であるものと仮定する。図１０は、この場合にお
ける差動入力電圧ΔＶａｎおよび差動出力電圧Ｖｏ１，
Ｖｏ２の変化を示す波形図である。たとえば、時刻ｔ１
において、差動入力電圧ΔＶａｎ（＝Ｖ１−Ｖ２）が最
大となる。このとき、出力電圧Ｖｏ２はほぼ電源電圧レ
ベルＶｃｃになり、一方、出力電圧Ｖｏ１はＶｃｃ−２
・Ｒｃ・Ｉ０になる。
【００２９】図１１は、図１０に示した出力電圧Ｖｏ１
およびＶｏ２の拡大波形図である。図１１において示さ
れるように、たとえば出力電圧Ｖｏ２は振幅２・Ｒｃ・
Ｉ０を有している。前述のように、下位ビットについて
のＡ／Ｄ変換は、上位ビットのＡ／Ｄ変換結果を示す減
算電流による減算が行なわれた後行なわれる。したがっ
て、図１１において、時刻ｔ１１において入力電圧がサ
ンプルされた後、時刻ｔ１３において減算結果を示す出
力電圧Ｖｏ２が出力されるまでに遅延Δｔ′が生じる。
この遅延時間Δｔ′の存在により、差動減算器３におけ
る正確な減算処理が妨げられる。特に、高い動作速度を
要求されるＡ／Ｄ変換器においてこの問題は重要とな
る。
およびＶｏ２の拡大波形図である。図１１において示さ
れるように、たとえば出力電圧Ｖｏ２は振幅２・Ｒｃ・
Ｉ０を有している。前述のように、下位ビットについて
のＡ／Ｄ変換は、上位ビットのＡ／Ｄ変換結果を示す減
算電流による減算が行なわれた後行なわれる。したがっ
て、図１１において、時刻ｔ１１において入力電圧がサ
ンプルされた後、時刻ｔ１３において減算結果を示す出
力電圧Ｖｏ２が出力されるまでに遅延Δｔ′が生じる。
この遅延時間Δｔ′の存在により、差動減算器３におけ
る正確な減算処理が妨げられる。特に、高い動作速度を
要求されるＡ／Ｄ変換器においてこの問題は重要とな
る。
【００３０】この発明は、上記のような課題を解決する
ためになされたもので、より高い精度で動作できる差動
減算器回路およびＡ／Ｄ変換器を提供することを目的と
する。
ためになされたもので、より高い精度で動作できる差動
減算器回路およびＡ／Ｄ変換器を提供することを目的と
する。
【００３１】
【課題を解決するための手段】請求項１の発明に係る差
動減算器回路は、第１および第２の入力信号により規定
される第１の差動信号から第３および第４の入力信号に
より規定される第２の差動信号を減算する。この差動減
算器回路は、ベース電極が第１の入力信号を受けるよう
に接続され、かつエミッタ電極が第３の入力信号を受け
るように接続された第１のバイポーラトランジスタと、
ベース電極が第２の入力信号を受けるように接続され、
かつエミッタ電極が第４の入力信号を受けるように接続
された第２のバイポーラトランジスタと、第１の電源電
位と第１のバイポーラトランジスタのエミッタ電極との
間に接続された第１の定電流源と、第１の電源電位と第
２のバイポーラトランジスタのエミッタ電極との間に接
続された第２の定電流源と、第２の電源電位と第１のバ
イポーラトランジスタのコレクタ電極との間に接続され
た第１の抵抗器手段と、第２の電源電位と第２のバイポ
ーラトランジスタのコレクタ電極との間に接続された第
２の抵抗器手段と、第１のバイポーラトランジスタと第
２のバイポーラトランジスタのエミッタ電極間に接続さ
れた第３の抵抗器手段とを備える。減算結果を示す減算
差動信号は、第１および第２のバイポーラトランジスタ
のコレクタ電極を介して出力される。
動減算器回路は、第１および第２の入力信号により規定
される第１の差動信号から第３および第４の入力信号に
より規定される第２の差動信号を減算する。この差動減
算器回路は、ベース電極が第１の入力信号を受けるよう
に接続され、かつエミッタ電極が第３の入力信号を受け
るように接続された第１のバイポーラトランジスタと、
ベース電極が第２の入力信号を受けるように接続され、
かつエミッタ電極が第４の入力信号を受けるように接続
された第２のバイポーラトランジスタと、第１の電源電
位と第１のバイポーラトランジスタのエミッタ電極との
間に接続された第１の定電流源と、第１の電源電位と第
２のバイポーラトランジスタのエミッタ電極との間に接
続された第２の定電流源と、第２の電源電位と第１のバ
イポーラトランジスタのコレクタ電極との間に接続され
た第１の抵抗器手段と、第２の電源電位と第２のバイポ
ーラトランジスタのコレクタ電極との間に接続された第
２の抵抗器手段と、第１のバイポーラトランジスタと第
２のバイポーラトランジスタのエミッタ電極間に接続さ
れた第３の抵抗器手段とを備える。減算結果を示す減算
差動信号は、第１および第２のバイポーラトランジスタ
のコレクタ電極を介して出力される。
【００３２】請求項２の発明に係るＡ／Ｄ変換器は、第
１および第２の入力信号によって規定された入力差動信
号を上位ビット信号および下位ビット信号を含むデジタ
ル信号に変換する。このＡ／Ｄ変換器は、Ａ／Ｄ変換の
ための複数の粗基準電圧および複数の精基準電圧を発生
する手段と、入力差動信号を複数の粗基準電圧と比較
し、上位ビット信号を出力する第１のＡ／Ｄ変換手段
と、上位ビット信号を対応する中間差動信号に変換する
Ｄ／Ａ変換手段と、入力差動信号から中間差動信号を減
算し、減算差動信号を出力する差動減算器手段と、減算
差動信号を複数の精基準電圧と比較し、下位ビット信号
を出力する第２のＡ／Ｄ変換手段とを備える。中間差動
信号は、第１および第２の中間信号によって規定され
る。差動減算器手段は、ベース電極が第１の入力信号を
受けるように接続され、かつエミッタ電極が第１の中間
信号を受けるように接続された第１のバイポーラトラン
ジスタと、ベース電極が第２の入力信号を受けるように
接続され、かつエミッタ電極が第２の中間信号を受ける
ように接続された第２のバイポーラトランジスタと、第
１の電源電位と第１のバイポーラトランジスタのエミッ
タ電極との間に接続された第１の定電流源と、第１の電
源電位と第２のバイポーラトランジスタのエミッタ電極
との間に接続された第２の定電流源と、第２の電源電位
と第１のバイポーラトランジスタのコレクタ電極との間
に接続された第１の抵抗器手段と、第２の電源電位と第
２のバイポーラトランジスタのコレクタ電極との間に接
続された第２の抵抗器手段と、第１のバイポーラトラン
ジスタと第２のバイポーラトランジスタのエミッタ電極
間に接続された第３の抵抗器手段とを含む。減算差動信
号は、第１および第２のバイポーラトランジスタのコレ
クタ電極を介して第２のＡ／Ｄ変換手段に与えられる。
１および第２の入力信号によって規定された入力差動信
号を上位ビット信号および下位ビット信号を含むデジタ
ル信号に変換する。このＡ／Ｄ変換器は、Ａ／Ｄ変換の
ための複数の粗基準電圧および複数の精基準電圧を発生
する手段と、入力差動信号を複数の粗基準電圧と比較
し、上位ビット信号を出力する第１のＡ／Ｄ変換手段
と、上位ビット信号を対応する中間差動信号に変換する
Ｄ／Ａ変換手段と、入力差動信号から中間差動信号を減
算し、減算差動信号を出力する差動減算器手段と、減算
差動信号を複数の精基準電圧と比較し、下位ビット信号
を出力する第２のＡ／Ｄ変換手段とを備える。中間差動
信号は、第１および第２の中間信号によって規定され
る。差動減算器手段は、ベース電極が第１の入力信号を
受けるように接続され、かつエミッタ電極が第１の中間
信号を受けるように接続された第１のバイポーラトラン
ジスタと、ベース電極が第２の入力信号を受けるように
接続され、かつエミッタ電極が第２の中間信号を受ける
ように接続された第２のバイポーラトランジスタと、第
１の電源電位と第１のバイポーラトランジスタのエミッ
タ電極との間に接続された第１の定電流源と、第１の電
源電位と第２のバイポーラトランジスタのエミッタ電極
との間に接続された第２の定電流源と、第２の電源電位
と第１のバイポーラトランジスタのコレクタ電極との間
に接続された第１の抵抗器手段と、第２の電源電位と第
２のバイポーラトランジスタのコレクタ電極との間に接
続された第２の抵抗器手段と、第１のバイポーラトラン
ジスタと第２のバイポーラトランジスタのエミッタ電極
間に接続された第３の抵抗器手段とを含む。減算差動信
号は、第１および第２のバイポーラトランジスタのコレ
クタ電極を介して第２のＡ／Ｄ変換手段に与えられる。
【００３３】
【作用】この発明における差動減算器回路では、第２の
差動信号を規定する第３および第４の入力信号が、第１
および第２のバイポーラトランジスタのエミッタ電極を
介してそれぞれ引抜かれる。したがって、第１および第
２のバイポーラトランジスタのエミッタ電流の差が、従
来の差動減算器回路と比較して減少されるので、第１お
よび第２のバイポーラトランジスタのベース−エミッタ
電極間電圧がほぼ等しい値となる。その結果、減算処理
がより高い精度で行なわれ得る。
差動信号を規定する第３および第４の入力信号が、第１
および第２のバイポーラトランジスタのエミッタ電極を
介してそれぞれ引抜かれる。したがって、第１および第
２のバイポーラトランジスタのエミッタ電流の差が、従
来の差動減算器回路と比較して減少されるので、第１お
よび第２のバイポーラトランジスタのベース−エミッタ
電極間電圧がほぼ等しい値となる。その結果、減算処理
がより高い精度で行なわれ得る。
【００３４】
【実施例】図１は、この発明の第１実施例を示す差動減
算器回路３ａおよびＤ／Ａ変換器７ａの回路図である。
図１に示した差動減算器回路３ａおよびＤ／Ａ変換器７
ａは、図５に示した差動減算器３およびＤ／Ａ変換器７
として、２ステップ並列型Ａ／Ｄ変換器１００において
適用され得る。図１に示した差動減算器３ａは、ｎｐｎ
トランジスタＱ１およびＱ２と、エミッタ抵抗ＲE と、
コレクタ抵抗Ｒｃ１およびＲｃ２と、定電流源３１およ
び３２とを含む。
算器回路３ａおよびＤ／Ａ変換器７ａの回路図である。
図１に示した差動減算器回路３ａおよびＤ／Ａ変換器７
ａは、図５に示した差動減算器３およびＤ／Ａ変換器７
として、２ステップ並列型Ａ／Ｄ変換器１００において
適用され得る。図１に示した差動減算器３ａは、ｎｐｎ
トランジスタＱ１およびＱ２と、エミッタ抵抗ＲE と、
コレクタ抵抗Ｒｃ１およびＲｃ２と、定電流源３１およ
び３２とを含む。
【００３５】トランジスタＱ１は、ベース電極が図５に
示したサンプルホールド回路２から電圧Ｖ１を受けるよ
うに接続される。トランジスタＱ２は、ベース電極が電
圧Ｖ２を受けるように接続される。エミッタ抵抗ＲE は
トランジスタＱ１およびＱ２のエミッタ電極間に接続さ
れる。各コレクタ抵抗Ｒｃ１およびＲｃ２は、電源電位
と対応するトランジスタＱ１およびＱ２のコレクタ電極
との間に接続される。各定電流源３１および３２は、接
地電位と対応するトランジスタＱ１およびＱ２のエミッ
タ電極との間に接続される。定電流源３１とトランジス
タＱ１のエミッタ電極の共通接続ノードＮ１が、電流線
ＣＬ１を介してＤ／Ａ変換器７ａに接続される。同様
に、定電流源３２とトランジスタＱ２のエミッタ電極の
共通接続ノードが、電流線ＣＬ２を介してＤ／Ａ変換器
７ａに接続される。
示したサンプルホールド回路２から電圧Ｖ１を受けるよ
うに接続される。トランジスタＱ２は、ベース電極が電
圧Ｖ２を受けるように接続される。エミッタ抵抗ＲE は
トランジスタＱ１およびＱ２のエミッタ電極間に接続さ
れる。各コレクタ抵抗Ｒｃ１およびＲｃ２は、電源電位
と対応するトランジスタＱ１およびＱ２のコレクタ電極
との間に接続される。各定電流源３１および３２は、接
地電位と対応するトランジスタＱ１およびＱ２のエミッ
タ電極との間に接続される。定電流源３１とトランジス
タＱ１のエミッタ電極の共通接続ノードＮ１が、電流線
ＣＬ１を介してＤ／Ａ変換器７ａに接続される。同様
に、定電流源３２とトランジスタＱ２のエミッタ電極の
共通接続ノードが、電流線ＣＬ２を介してＤ／Ａ変換器
７ａに接続される。
【００３６】Ｄ／Ａ変換器７ａは、各々が一体接続され
たエミッタ電極を有する２つのｎｐｎトランジスタとＮ
ＭＯＳトランジスタとを備えた減算電流発生回路７１な
いし７ｎを含む。たとえば、減算電流発生回路７１は、
ｎｐｎトランジスタＱ３１ａおよびＱ３１ｂと、定電流
源を構成するＮＭＯＳトランジスタＱ２１とを含む。各
減算電流発生回路７１ないし７ｎ内のＮＭＯＳトランジ
スタＱ２１ないしＱ２ｎは、ゲート電極が予め定められ
たバイアス電圧ＶN を受けるように接続されているの
で、対応する定電流源が構成される。
たエミッタ電極を有する２つのｎｐｎトランジスタとＮ
ＭＯＳトランジスタとを備えた減算電流発生回路７１な
いし７ｎを含む。たとえば、減算電流発生回路７１は、
ｎｐｎトランジスタＱ３１ａおよびＱ３１ｂと、定電流
源を構成するＮＭＯＳトランジスタＱ２１とを含む。各
減算電流発生回路７１ないし７ｎ内のＮＭＯＳトランジ
スタＱ２１ないしＱ２ｎは、ゲート電極が予め定められ
たバイアス電圧ＶN を受けるように接続されているの
で、対応する定電流源が構成される。
【００３７】Ｄ／Ａ変換器７ａは、上位ビットの変換結
果を示す相補デジタル信号Ｓ１ないしＳｎおよびＢ１な
いしＢｎに基づいて、減算電流Ｉｓ１およびＩｓ２を差
動減算器３ａから引抜く。これにより差動減算器３ａの
出力電圧Ｖｏ１およびＶｏ２の変化範囲が、図５に示し
た下位ビット用Ａ／Ｄ変換器８によって扱われる範囲内
にシフトされる。
果を示す相補デジタル信号Ｓ１ないしＳｎおよびＢ１な
いしＢｎに基づいて、減算電流Ｉｓ１およびＩｓ２を差
動減算器３ａから引抜く。これにより差動減算器３ａの
出力電圧Ｖｏ１およびＶｏ２の変化範囲が、図５に示し
た下位ビット用Ａ／Ｄ変換器８によって扱われる範囲内
にシフトされる。
【００３８】図１に示した差動減算器３ａを図８に示し
た従来の差動減算器３と比較すると、差動減算器３ａ
は、ノードＮ１およびＮ２を介して減算電流Ｉｓ１およ
びＩｓ２を引抜かれる点において特徴を有している。こ
れに加えて、エミッタ抵抗ＲEが、トランジスタＱ１お
よびＱ２のエミッタ電極間に接続されていることも第２
の特徴として指摘される。これらの特徴は、次のような
利点をもたらす。
た従来の差動減算器３と比較すると、差動減算器３ａ
は、ノードＮ１およびＮ２を介して減算電流Ｉｓ１およ
びＩｓ２を引抜かれる点において特徴を有している。こ
れに加えて、エミッタ抵抗ＲEが、トランジスタＱ１お
よびＱ２のエミッタ電極間に接続されていることも第２
の特徴として指摘される。これらの特徴は、次のような
利点をもたらす。
【００３９】まず、Ｖ１＝Ｖ２の場合では、ＩE1＝ＩE2
＝Ｉｃ１＝Ｉｃ２＝Ｉ０の関係が成立つので、出力電圧
Ｖｏ１およびＶｏ２は、Ｖｏ１＝Ｖｏ２の関係を有す
る。
＝Ｉｃ１＝Ｉｃ２＝Ｉ０の関係が成立つので、出力電圧
Ｖｏ１およびＶｏ２は、Ｖｏ１＝Ｖｏ２の関係を有す
る。
【００４０】Ｖ１＞Ｖ２の場合では、エミッタ抵抗ＲE
を介して流れる電流がＩR であると仮定すると、次式の
関係が成立つ。
を介して流れる電流がＩR であると仮定すると、次式の
関係が成立つ。
【００４１】 ＩE1＝Ｉ０＋ＩR …（９） ＩE2＝Ｉ０−ＩR …（１０） ＩR ＝｛（Ｖ１−ＶBE1 ）−（Ｖ２−ＶBE2 ）｝／ＲE …（１１） 図１に示した差動減算器３ａにおいても、エミッタ電流
ＩE1およびＩE2は、ベース電圧Ｖ１およびＶ２に比例し
て増加される。したがって、たとえばベース電圧Ｖ１が
ベース電圧Ｖ２よりもかなり大きいとき、電流ＩE1が電
流ＩE2よりもはるかに大きくなろうとする。しかしなが
ら、実際には、Ｄ／Ａ変換器７ａの作用により、ノード
Ｎ１を介してより大きな減算電流Ｉｓ１が引抜かれ、一
方、ノードＮ２を介してより小さい減算電流Ｉｓ２が引
抜かれるので、実際のエミッタ電流ＩE1およびＩE2間の
差は小さくなる。
ＩE1およびＩE2は、ベース電圧Ｖ１およびＶ２に比例し
て増加される。したがって、たとえばベース電圧Ｖ１が
ベース電圧Ｖ２よりもかなり大きいとき、電流ＩE1が電
流ＩE2よりもはるかに大きくなろうとする。しかしなが
ら、実際には、Ｄ／Ａ変換器７ａの作用により、ノード
Ｎ１を介してより大きな減算電流Ｉｓ１が引抜かれ、一
方、ノードＮ２を介してより小さい減算電流Ｉｓ２が引
抜かれるので、実際のエミッタ電流ＩE1およびＩE2間の
差は小さくなる。
【００４２】その結果、トランジスタのベース−エミッ
タ電極間電圧ＶBEは前述の式（５）の関係で変化するの
であるが、トランジスタＱ１およびＱ２のエミッタ電流
ＩE1およびＩE2の間に差がほとんどないので、ＶBE1 ≒
ＶBE2 の関係が成立つ。したがって、図８に示した従来
の差動減算器３と比較して、差動減算器３ａにおいて減
算処理がより高い精度で行なわれ得る。
タ電極間電圧ＶBEは前述の式（５）の関係で変化するの
であるが、トランジスタＱ１およびＱ２のエミッタ電流
ＩE1およびＩE2の間に差がほとんどないので、ＶBE1 ≒
ＶBE2 の関係が成立つ。したがって、図８に示した従来
の差動減算器３と比較して、差動減算器３ａにおいて減
算処理がより高い精度で行なわれ得る。
【００４３】図１に示した回路構成を有するＤ／Ａ変換
器７ａを用いることにより、次のような利点もまた得ら
れる。図１からわかるように、たとえば減算電流発生回
路７１におけるトランジスタＱ３１ａのコレクタ電極は
トランジスタＱ１のエミッタ電極に接続されている。各
トランジスタＱ１およびＱ３１ａが好ましい動作領域で
動作するためには、対応するベース電極に約０．７Ｖを
越えるベース−エミッタ間電圧ＶBEをバイアス電圧とし
て与える必要がある。このような状況において、図１に
示したＤ／Ａ変換器７ａでは、定電流源を構成するトラ
ンジスタＱ２１ないしＱ２ｎとしてＮＭＯＳトランジス
タを用いることにより上記の条件が容易に満たされてい
る。すなわち、各ＮＭＯＳトランジスタＱ２１ないしＱ
２ｎによって失われる電圧差は、一般にバイポーラトラ
ンジスタよりも少ないので、トランジスタＱ１およびＱ
３１ａに要求されるベース−エミッタ間電圧の条件が緩
和される。
器７ａを用いることにより、次のような利点もまた得ら
れる。図１からわかるように、たとえば減算電流発生回
路７１におけるトランジスタＱ３１ａのコレクタ電極は
トランジスタＱ１のエミッタ電極に接続されている。各
トランジスタＱ１およびＱ３１ａが好ましい動作領域で
動作するためには、対応するベース電極に約０．７Ｖを
越えるベース−エミッタ間電圧ＶBEをバイアス電圧とし
て与える必要がある。このような状況において、図１に
示したＤ／Ａ変換器７ａでは、定電流源を構成するトラ
ンジスタＱ２１ないしＱ２ｎとしてＮＭＯＳトランジス
タを用いることにより上記の条件が容易に満たされてい
る。すなわち、各ＮＭＯＳトランジスタＱ２１ないしＱ
２ｎによって失われる電圧差は、一般にバイポーラトラ
ンジスタよりも少ないので、トランジスタＱ１およびＱ
３１ａに要求されるベース−エミッタ間電圧の条件が緩
和される。
【００４４】図２は、この発明の第２実施例を示す差動
減算器回路３ｂの回路図である。図２を参照して、図１
に示した差動減算器３ａと比較すると、差動減算器３ｂ
は、出力電圧Ｖｏ１およびＶｏ２の振幅を予め定められ
た範囲内に制限するためのクランプ回路３３をさらに含
む。クランプ回路３３は、双方向にかつ並列に接続され
た２つのダイオードを備えている。各ダイオードは、順
方向電圧ＶD （＝ＶBE 1 ＝ＶBE2 ）を有している。他の
回路構成は、図１に示した回路と類似しているので説明
が省略される。クランプ回路３３を設けたことにより、
次のような追加の利点が得られる。
減算器回路３ｂの回路図である。図２を参照して、図１
に示した差動減算器３ａと比較すると、差動減算器３ｂ
は、出力電圧Ｖｏ１およびＶｏ２の振幅を予め定められ
た範囲内に制限するためのクランプ回路３３をさらに含
む。クランプ回路３３は、双方向にかつ並列に接続され
た２つのダイオードを備えている。各ダイオードは、順
方向電圧ＶD （＝ＶBE 1 ＝ＶBE2 ）を有している。他の
回路構成は、図１に示した回路と類似しているので説明
が省略される。クランプ回路３３を設けたことにより、
次のような追加の利点が得られる。
【００４５】図１２は、図２に示した差動減算器３ｂの
出力電圧Ｖｏ１およびＶｏ２の拡大波形図である。図１
２からわかるように、出力電圧Ｖｏ１およびＶｏ２は、
電圧ＶD の範囲内で変化する。すなわち、図１１に示し
た波形図と比較すると分かるように、各出力電圧Ｖｏ１
およびＶｏ２は、振幅ＶD を有している。
出力電圧Ｖｏ１およびＶｏ２の拡大波形図である。図１
２からわかるように、出力電圧Ｖｏ１およびＶｏ２は、
電圧ＶD の範囲内で変化する。すなわち、図１１に示し
た波形図と比較すると分かるように、各出力電圧Ｖｏ１
およびＶｏ２は、振幅ＶD を有している。
【００４６】その結果、図１１と同じ状況を考えた場合
において、出力電圧Ｖｏ２が時刻ｔ１１の後、時刻ｔ１
２において減算結果を示すレベルに達するまでに要する
時間長さΔｔが減少され得る。すなわち、出力電圧Ｖｏ
２の振幅が制限されているので、出力電圧Ｖｏ２が減算
結果を示すレベルに短時間で達することができる。この
ように、図２に示した差動減算器３ｂにおいて減算処理
に要する時間が短縮され得るので、高速処理において高
い減算精度が得られ、その結果下位ビットについても高
いＡ／Ｄ変換精度が得られる。
において、出力電圧Ｖｏ２が時刻ｔ１１の後、時刻ｔ１
２において減算結果を示すレベルに達するまでに要する
時間長さΔｔが減少され得る。すなわち、出力電圧Ｖｏ
２の振幅が制限されているので、出力電圧Ｖｏ２が減算
結果を示すレベルに短時間で達することができる。この
ように、図２に示した差動減算器３ｂにおいて減算処理
に要する時間が短縮され得るので、高速処理において高
い減算精度が得られ、その結果下位ビットについても高
いＡ／Ｄ変換精度が得られる。
【００４７】図３は、この発明の第３実施例を示すＤ／
Ａ変換器７ｂの回路図である。図１および図２に示した
Ｄ／Ａ変換器７ａに代えて、図３に示したＤ／Ａ変換器
７ｂを用いることができる。図３を参照して、Ｄ／Ａ変
換器７ｂは、ＮＭＯＳトランジスタＱ２１ないしＱ２ｎ
に代えて、ｎｐｎトランジスタＱ１１ないしＱ１ｎおよ
び抵抗４１ないし４ｎを含む。トランジスタＱ１１ない
しＱ１ｎの各ベース電極は、予め定められたバイアス電
圧ＶB を受けるように接続される。ｎｐｎトランジスタ
と抵抗の各対により、定電流源が構成される。
Ａ変換器７ｂの回路図である。図１および図２に示した
Ｄ／Ａ変換器７ａに代えて、図３に示したＤ／Ａ変換器
７ｂを用いることができる。図３を参照して、Ｄ／Ａ変
換器７ｂは、ＮＭＯＳトランジスタＱ２１ないしＱ２ｎ
に代えて、ｎｐｎトランジスタＱ１１ないしＱ１ｎおよ
び抵抗４１ないし４ｎを含む。トランジスタＱ１１ない
しＱ１ｎの各ベース電極は、予め定められたバイアス電
圧ＶB を受けるように接続される。ｎｐｎトランジスタ
と抵抗の各対により、定電流源が構成される。
【００４８】図１および図２に示した差動減算器３ａお
よび３ｂでは、ｎｐｎトランジスタＱ１およびＱ２が用
いられていたが、これらに代えてｐｎｐトランジスタを
用いることもできる。図４は、この発明の第４実施例を
示す差動減算器回路３ｃおよびＤ／Ａ変換器７ａの回路
図である。図４を参照して、差動減算器回路３ｃは、ｐ
ｎｐトランジスタＱ１′およびＱ２′を用いている。こ
の実施例においても、減算電流Ｉｓ１およびＩｓ２は、
トランジスタＱ１′およびＱ２′のエミッタ電極、すな
わち図４に示したノードＮ１′およびＮ２′から引抜か
れる。図４に示した差動減算器回路３ｃの基本的な動作
および作用は、図１に示した差動減算器３ａと同様であ
る。したがって、図４に示した差動減算器３ｃを用いる
ことにより、減算処理において高い精度が得られ、下位
ビットについて高い精度でＡ／Ｄ変換が行なわれ得る。
よび３ｂでは、ｎｐｎトランジスタＱ１およびＱ２が用
いられていたが、これらに代えてｐｎｐトランジスタを
用いることもできる。図４は、この発明の第４実施例を
示す差動減算器回路３ｃおよびＤ／Ａ変換器７ａの回路
図である。図４を参照して、差動減算器回路３ｃは、ｐ
ｎｐトランジスタＱ１′およびＱ２′を用いている。こ
の実施例においても、減算電流Ｉｓ１およびＩｓ２は、
トランジスタＱ１′およびＱ２′のエミッタ電極、すな
わち図４に示したノードＮ１′およびＮ２′から引抜か
れる。図４に示した差動減算器回路３ｃの基本的な動作
および作用は、図１に示した差動減算器３ａと同様であ
る。したがって、図４に示した差動減算器３ｃを用いる
ことにより、減算処理において高い精度が得られ、下位
ビットについて高い精度でＡ／Ｄ変換が行なわれ得る。
【００４９】このように、図１，図２および図４に示し
た差動減算器３ａ，３ｂおよび３ｃにおいて、減算電流
Ｉｓ１およびＩｓ２がバイポーラトランジスタのエミッ
タ電極を介して引抜かれるので、バイポーラ電流ＩE1お
よびＩE2の間の差が従来の回路と比較してはるかに減少
される。エミッタ電流ＩE1およびＩE2がほぼ等しいの
で、式（５）からわかるように、２つのベース−エミッ
タ間電圧ＶBE1 およびＶ BE2 もほぼ等しくなる。その結
果、式（６）ないし（８）からわかるように、エミッタ
電流ＩE1およびＩE2がベース電圧Ｖ１およびＶ２のみに
比例してそれぞれ変化するようになるので、正確な減算
処理が行なわれ得る。
た差動減算器３ａ，３ｂおよび３ｃにおいて、減算電流
Ｉｓ１およびＩｓ２がバイポーラトランジスタのエミッ
タ電極を介して引抜かれるので、バイポーラ電流ＩE1お
よびＩE2の間の差が従来の回路と比較してはるかに減少
される。エミッタ電流ＩE1およびＩE2がほぼ等しいの
で、式（５）からわかるように、２つのベース−エミッ
タ間電圧ＶBE1 およびＶ BE2 もほぼ等しくなる。その結
果、式（６）ないし（８）からわかるように、エミッタ
電流ＩE1およびＩE2がベース電圧Ｖ１およびＶ２のみに
比例してそれぞれ変化するようになるので、正確な減算
処理が行なわれ得る。
【００５０】これに加えて、図２に示した差動減算器３
ｂにおいてクランプ回路３３を設けることにより、出力
電圧Ｖｏ１およびＶｏ２の振幅が予め定められた範囲内
に制限されるので、図１３に示すように、出力電圧Ｖｏ
２が減算結果を示すレベルに達するまでに要する時間が
短縮され得る。したがって、高速動作の下で下位ビット
についてのＡ／Ｄ変換が正確に行なわれ得る。
ｂにおいてクランプ回路３３を設けることにより、出力
電圧Ｖｏ１およびＶｏ２の振幅が予め定められた範囲内
に制限されるので、図１３に示すように、出力電圧Ｖｏ
２が減算結果を示すレベルに達するまでに要する時間が
短縮され得る。したがって、高速動作の下で下位ビット
についてのＡ／Ｄ変換が正確に行なわれ得る。
【００５１】さらには、図１，２および４に示した差動
増幅器３ａ，３ｂおよび３ｃは、図８に示したエミッタ
抵抗ＲE1，ＲE2に代えて、２つのバイポーラトランジス
タのエミッタ電極間に接続されたエミッタ抵抗ＲE （ま
たはＲE´）を備えているので、図８に示した差動減算
器３と比較して、動作可能なダイナミックレンジの減少
が防がれ得る。すなわち、図８に示した差動減算器３に
おけるように、エミッタ抵抗ＲE1，ＲE2によりバイアス
電圧が失われないので、バイアス電圧の供与のための電
圧条件が緩和され得る。
増幅器３ａ，３ｂおよび３ｃは、図８に示したエミッタ
抵抗ＲE1，ＲE2に代えて、２つのバイポーラトランジス
タのエミッタ電極間に接続されたエミッタ抵抗ＲE （ま
たはＲE´）を備えているので、図８に示した差動減算
器３と比較して、動作可能なダイナミックレンジの減少
が防がれ得る。すなわち、図８に示した差動減算器３に
おけるように、エミッタ抵抗ＲE1，ＲE2によりバイアス
電圧が失われないので、バイアス電圧の供与のための電
圧条件が緩和され得る。
【００５２】図１ないし図４に示した差動減算器および
Ｄ／Ａ変換器を、図５に示した２ステップ並列型Ａ／Ｄ
変換器における差動減算器３およびＤ／Ａ変換器７に適
用することにより、高いＡ／Ｄ変換精度がもたらされ
る。
Ｄ／Ａ変換器を、図５に示した２ステップ並列型Ａ／Ｄ
変換器における差動減算器３およびＤ／Ａ変換器７に適
用することにより、高いＡ／Ｄ変換精度がもたらされ
る。
【００５３】
【発明の効果】以上のように、請求項１の発明によれ
ば、第２の差動信号を規定する第３および第４の入力信
号が第１および第２のバイポーラトランジスタのエミッ
タ電極を介して与えられるので、減算処理をより高い精
度で行ない得る差動減算器回路が得られた。
ば、第２の差動信号を規定する第３および第４の入力信
号が第１および第２のバイポーラトランジスタのエミッ
タ電極を介して与えられるので、減算処理をより高い精
度で行ない得る差動減算器回路が得られた。
【００５４】また、請求項２の発明によれば、上記の利
点を有する差動減算器手段を設けたので、より高い変換
精度を有するＡ／Ｄ変換器が得られた。
点を有する差動減算器手段を設けたので、より高い変換
精度を有するＡ／Ｄ変換器が得られた。
【図１】この発明の第１実施例を示す差動増幅器および
Ｄ／Ａ変換器の回路図である。
Ｄ／Ａ変換器の回路図である。
【図２】この発明の第２実施例を示す差動減算器および
Ｄ／Ａ変換器の回路図である。
Ｄ／Ａ変換器の回路図である。
【図３】この発明の第３実施例を示すＤ／Ａ変換器の回
路図である。
路図である。
【図４】この発明の第４実施例を示す差動減算器および
Ｄ／Ａ変換器の回路図である。
Ｄ／Ａ変換器の回路図である。
【図５】従来の２ステップ並列型Ａ／Ｄ変換器のブロッ
ク図である。
ク図である。
【図６】図５に示した粗基準電圧発生回路および上位ビ
ット用Ａ／Ｄ変換器の回路図である。
ット用Ａ／Ｄ変換器の回路図である。
【図７】図５に示した精基準電圧発生回路の回路図であ
る。
る。
【図８】図５に示した従来の差動減算器およびＤ／Ａ変
換器の回路図である。
換器の回路図である。
【図９】図５に示した差動減算器の働きを説明するため
の信号波形図である。
の信号波形図である。
【図１０】減算電流Ｉｓ１およびＩｓ２が０であるとき
の差動入力電圧ΔＶａｎと出力電圧Ｖｏ１およびＶｏ２
の変化を示す波形図である。
の差動入力電圧ΔＶａｎと出力電圧Ｖｏ１およびＶｏ２
の変化を示す波形図である。
【図１１】図１０に示した出力電圧Ｖｏ１およびＶｏ２
の拡大波形図である。
の拡大波形図である。
【図１２】図２に示した差動減算器の出力電圧Ｖｏ１お
よびＶｏ２の拡大波形図である。
よびＶｏ２の拡大波形図である。
【図１３】図２に示した差動減算器の出力電圧における
遅延を説明するための拡大波形図である。
遅延を説明するための拡大波形図である。
２ サンプルホールド回路 ３ 差動減算器 ５ａ 粗基準電圧発生回路 ５ｂ 精基準電圧発生回路 ６ 上位ビット用Ａ／Ｄ変換器 ７ Ｄ／Ａ変換器 ８ 下位ビット用Ａ／Ｄ変換器 ９ 出力ラッチ回路 １００ ２ステップ並列型Ａ／Ｄ変換器
フロントページの続き (56)参考文献 特開 昭48−52152（ＪＰ，Ａ) 特開 昭61−29974（ＪＰ，Ａ) 特開 平１−237889（ＪＰ，Ａ) 特開 平４−170210（ＪＰ，Ａ) 特開 昭64−57824（ＪＰ，Ａ) 実開 昭60−155278（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/14 G06G 7/14 H03F 3/45
Claims (2)
- 【請求項１】 第１および第２の入力信号により規定さ
れる第１の差動信号から第３および第４の入力信号によ
り規定される第２の差動信号を減算する差動減算器回路
であって、 ベース電極が前記第１の入力信号を受けるように接続さ
れ、かつエミッタ電極が前記第３の入力信号を受けるよ
うに接続された第１のバイポーラトランジスタと、 ベース電極が前記第２の入力信号を受けるように接続さ
れ、かつエミッタ電極が前記第４の入力信号を受けるよ
うに接続された第２のバイポーラトランジスタと、 第１の電源電位と前記第１のバイポーラトランジスタの
エミッタ電極との間に接続された第１の定電流源と、 第１の電源電位と前記第２のバイポーラトランジスタの
エミッタ電極との間に接続された第２の定電流源と、 第２の電源電位と前記第１のバイポーラトランジスタの
コレクタ電極との間に接続された第１の抵抗器手段と、 第２の電源電位と前記第２のバイポーラトランジスタの
コレクタ電極との間に接続された第２の抵抗器手段と、 前記第１のバイポーラトランジスタと前記第２のバイポ
ーラトランジスタのエミッタ電極間に接続された第３の
抵抗器手段とを備え、 減算結果を示す減算差動信号は、前記第１および第２の
バイポーラトランジスタのコレクタ電極を介して出力さ
れる、差動減算器回路。 - 【請求項２】 第１および第２の入力信号によって規定
された入力差動信号を上位ビット信号および下位ビット
信号を含むデジタル信号に変換するＡ／Ｄ変換器であっ
て、 Ａ／Ｄ変換のための複数の粗基準電圧および複数の精基
準電圧を発生する手段と、 前記入力差動信号を前記複数の粗基準電圧と比較し、前
記上位ビット信号を出力する第１のＡ／Ｄ変換手段と、 前記上位ビット信号を第１および第２の中間信号によっ
て規定された対応する中間差動信号に変換するＤ／Ａ変
換手段と、 前記入力差動信号から前記中間差動信号を減算し、減算
差動信号を出力する差動減算器手段と、 前記減算差動信号を前記複数の精基準電圧と比較し、前
記下位ビット信号を出力する第２のＡ／Ｄ変換手段とを
備え、 前記差動減算器手段は、 ベース電極が前記第１の入力信号を受けるように接続さ
れ、かつエミッタ電極が前記第１の中間信号を受けるよ
うに接続された第１のバイポーラトランジスタと、 ベース電極が前記第２の入力信号を受けるように接続さ
れ、かつエミッタ電極が前記第２の中間信号を受けるよ
うに接続された第２のバイポーラトランジスタと、 第１の電源電位と前記第１のバイポーラトランジスタの
エミッタ電極との間に接続された第１の定電流源と、 第１の電源電位と前記第２のバイポーラトランジスタの
エミッタ電極との間に接続された第２の定電流源と、 第２の電源電位と前記第１のバイポーラトランジスタの
コレクタ電極との間に接続された第１の抵抗器手段と、 第２の電源電位と前記第２のバイポーラトランジスタの
コレクタ電極との間に接続された第２の抵抗器手段と、 前記第１のバイポーラトランジスタと前記第２のバイポ
ーラトランジスタのエミッタ電極間に接続された第３の
抵抗器手段とを含み、 前記減算差動信号は、前記第１および第２のバイポーラ
トランジスタのコレクタ電極を介して前記第２のＡ／Ｄ
変換手段に与えられる、Ａ／Ｄ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4342091A JP2787641B2 (ja) | 1992-12-22 | 1992-12-22 | 差動減算器回路およびａ／ｄ変換器 |
| US08/071,497 US5313207A (en) | 1992-12-22 | 1993-06-04 | Differential subtracter improved for higher accuracy and A/D converter including the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4342091A JP2787641B2 (ja) | 1992-12-22 | 1992-12-22 | 差動減算器回路およびａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06188735A JPH06188735A (ja) | 1994-07-08 |
| JP2787641B2 true JP2787641B2 (ja) | 1998-08-20 |
Family
ID=18351093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4342091A Expired - Fee Related JP2787641B2 (ja) | 1992-12-22 | 1992-12-22 | 差動減算器回路およびａ／ｄ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5313207A (ja) |
| JP (1) | JP2787641B2 (ja) |
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|---|---|---|---|---|
| US5554943A (en) * | 1994-12-01 | 1996-09-10 | Analog Devices, Inc. | Analog to digital converter having a magnitude amplifier with an improved differential input amplifier |
| US5684419A (en) * | 1994-12-01 | 1997-11-04 | Analog Devices, Inc. | n-bit analog-to-digital converter with n-1 magnitude amplifiers and n comparators |
| US5550492A (en) * | 1994-12-01 | 1996-08-27 | Analog Devices, Inc. | Analog to digital converter using complementary differential emitter pairs |
| US5530444A (en) * | 1995-01-05 | 1996-06-25 | Analog Devices, Inc. | Differential amplifiers which can form a residue amplifier in sub-ranging A/D converters |
| US5606272A (en) * | 1995-10-10 | 1997-02-25 | Philips Electronics North America Corporation | Comparator with smooth start-up for high frequencies |
| EP0866562A1 (fr) * | 1997-03-18 | 1998-09-23 | Koninklijke Philips Electronics N.V. | Dispositif de conversion analogique/numérique muni d'un agencement de calibration de gain. |
| EP0866561A1 (fr) * | 1997-03-18 | 1998-09-23 | Koninklijke Philips Electronics N.V. | Dispositif de conversion analogique/numérique muni d'un agencement de calibration. |
| FR2770053B1 (fr) * | 1997-10-22 | 2000-01-07 | Sgs Thomson Microelectronics | Circuit amplificateur a double gain |
| JP4532670B2 (ja) * | 1999-06-07 | 2010-08-25 | 株式会社アドバンテスト | 電圧駆動回路、電圧駆動装置および半導体デバイス試験装置 |
| US6246353B1 (en) * | 1999-09-13 | 2001-06-12 | Analog Devices, Inc. | Integrated-circuit structures and methods for correction of temperature and process-induced parameter errors |
| US6693575B1 (en) * | 2001-03-30 | 2004-02-17 | Pixim, Inc. | Multi-channel bit-serial analog-to-digital converter with reduced channel circuitry |
| US6788237B1 (en) | 2001-03-30 | 2004-09-07 | Pixim, Inc. | Electrically and optically symmetrical analog-to-digital converter for digital pixel sensors |
| US6310571B1 (en) * | 2001-03-30 | 2001-10-30 | Pixim, Incorporated | Multiplexed multi-channel bit serial analog-to-digital converter |
| US7236111B2 (en) * | 2005-10-28 | 2007-06-26 | Analog Devices, Inc. | Linearizing methods and structures for amplifiers |
| US8471751B2 (en) * | 2011-06-30 | 2013-06-25 | Intel Corporation | Two-stage analog-to-digital converter using SAR and TDC |
| FR2991528B1 (fr) * | 2012-06-05 | 2014-05-30 | E2V Semiconductors | Convertisseur analogique-numerique pipeline |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5143741B2 (ja) * | 1971-10-29 | 1976-11-24 | ||
| US4511852A (en) * | 1983-01-31 | 1985-04-16 | Hazeltine Corporation | Differential amplifier having balanced output |
| JPS60155278U (ja) * | 1984-03-24 | 1985-10-16 | 三洋電機株式会社 | 加算回路 |
| JPS6129974A (ja) * | 1984-07-20 | 1986-02-12 | Hitachi Ltd | アナログ加算回路 |
| JPH01237889A (ja) * | 1988-03-18 | 1989-09-22 | Fujitsu Ltd | 整相加算器 |
| ATE155299T1 (de) * | 1990-02-14 | 1997-07-15 | Siemens Ag | Analog-digital-umsetzer nach dem erweiterten parallelverfahren |
-
1992
- 1992-12-22 JP JP4342091A patent/JP2787641B2/ja not_active Expired - Fee Related
-
1993
- 1993-06-04 US US08/071,497 patent/US5313207A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06188735A (ja) | 1994-07-08 |
| US5313207A (en) | 1994-05-17 |
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|---|---|---|---|
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