DE69523911T2 - Abtastschalter mit konstanter impedanz - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf einen Analog/Digital-Wandler (ADC), der mit hoher Geschwindigkeit arbeitet und eine hohe Auflösung liefert, und genauer gesagt auf einen Abtastschalter mit konstanter Impedanz, der für die Verwendung mit einem solchen ADC geeignet ist, um das analoge Eingangssignal abzutasten.
• Um auf Daten der realen Umgebung digitale Signalverarbeitung anzuwenden, ist es oftmals notwendig, ein analoges Signal in ein digitales Format umzuwandeln. Um eine vernünftige Wiedergabetreue bei dieser Umwandlung sicherzustellen, ist es wünschenswert, das analoge Signal mit einer Rate abzutasten, die beträchtlich größer ist als die Bandbreite des analogen Signals. Die abgetasteten Signalwerte werden dann mit hoher Geschwindigkeit in ihre äquivalenten digitalen Werte umgewandelt, welche durch eine "N"-Zahl binärer Bits repräsentiert werden. ADCs nach dem Stand der Technik, die typischerweise bipolare Transistoren verwenden, sind in der Lage, mit hohen Geschwindigkeiten (beispielsweise 50 MHz) und mit einer 12 Bit Auflösung zu arbeiten. Diese ADCs benötigen relativ große elektrische Energiemengen und sind sehr teuer. Andererseits sind Versuche, ADCs mit MOS-Technologie mit hoher Geschwindigkeit und mehreren Bits zu implementieren, nicht in der gewünschten Weise erfolgreich gewesen. Entweder waren die Kosten hoch, weil man eine schlechte Chipausbeute hatte, oder die Leistungsfähigkeit war beträchtlich geringer als man sie unter Verwendung der Technologie der bipolaren Transistoren erhalten konnte.
• Ein bekannter ADC, der als "N-flash" ADC bezeichnet wird, erzeugt gleichzeitig "N" Datenbits in paralleler Form von einer abgetasteten Analogspannung. Der ADC weist 2N-1 Vergleicher bzw. Komparatoren auf, die einander sehr genau angepaßt sind, wobei jeder ein hohe Auflösung hat. Der ADC verbindet momentan all diese Vergleicher auf einmal mit einem analogen Eingangsabtastschaltkreis. Ein Dekoderschaltkreis, der mit allen Vergleichern verbunden ist, bestimmt dann die Werte der N Bits, welche dem analogen Wert des Eingangssignals entsprechen, welches in diesem Moment abgetastet wird. Ein Vorteil dieses Typs von ADC ist die hohe Geschwindigkeit, mit welcher er arbeiten kann. Ein wichtiger Nachteil ist die relativ niedrige Impedanzlast (und dementsprechend große Schaltspitzen), die durch das Verbinden aller Vergleicher gleichzeitig mit dem Eingangsschaltkreis bewirkt wird. Zum Beispiel verwendet ein 12 Bit Flash ADC 4095 Vergleicher (Komparatoren).
• Ein anderer Typ eines ADC ist eine Einrichtung zur sukzessiven Annäherung. Dieser Typ von ADC berechnet in seiner einfachsten Form einen digitalen Ausgangswert aus einem abgetasteten Analogpotential jeweils bitweise von dem am meisten signifikanten Bit zu dem am wenigsten signifikanten Bit. Während jedes Bit des Ausgangswertes erzeugt wird, wird der teilweise digitale Wert durch einen internen Digital/Analog-Wandler (DAC) umgewandet und der Analogwert wird von dem ursprünglichen Probenwert bzw. Abtastwert subtrahiert. Dieser Differenzwert wird dann verwendet, um das nächste, weniger signifikante Bit des digitalen Ausgangswerts zu erzeugen. In dieser Form werden zumindest N-Vergleichsvorgänge benötigt, um einen digitalen N-Bit-Wert zu erzeugen.
• In einer komplizierteren Form verwendet dieser Typ eines ADC N oder mehr aufeinanderfolgende Näherungsstufen parallel, die auf einer entsprechend unterschiedlich abgestuften Taktphase ablaufen. Bei dieser Ausgestaltung wird für jeden Taktzyklus ein digitaler N-Bit-Ausgangswert erzeugt. Ein ADC mit sukzessiver Annäherung ist in meinem US-Patent Nr. 5,272,481 beschrieben.
• Ein Problem mit jedem in MOS-Technologie implementierten ADC liegt in der Linearität der Impedanz des Abtastschaltkreises. Abtastschaltkreise für ADCs umfassen typischerweise ein Übertragungsgate, weiches eingeschaltet wird, um eine Abtastkapazität auf das momentane Potential des analogen Eingangssignals zu laden und wird abgeschaltet, um das Ladungsniveau der Abtastkapazität zu halten.
• Ein Übertragungsgate wird typischerweise als ein PMOS-Transistor und NMOS-Transistor implementiert, die gemeinsame Source- und Drainanschlüsse haben. Komplementäre Steuerpotentiale werden den Gateelektroden der PMOS- und NMOS-Einrichtungen zugeführt, so daß dann, wenn beide Geräte eingeschaltet werden, ein leitfähiger Pfad für das Signal existiert, welches unabhängig von der momentanen Signalspannung übermittelt wird. Es ist wohlbekannt, daß es einen Schwellwert für die Gate-zu-Source-Spannung (VGS) gibt, unterhalb dessen MOS-Transistoren nicht leiten. Wenn die VGS deutlich oberhalb der Schwellwertspannung liegt, so zeigt der Transistor eine lineare Impedanz. Wenn jedoch die VGS in der Nähe der Schwellwertspannung liegt, zeigt der Transistor eine nicht-lineare Impedanz. Indem das Größenverhältnis zwischen den NMOS- und PMOS-Geräten sorgfältig ausgewählt wird, kann die Gesamtimpedanz aufgrund der Parallelkombination der beiden Geräte relativ konstant gemacht werden, wenn beide Geräte sich oberhalb ihrer Schwellwertspannungen befinden. Diese konstante Impedanz ist jedoch im allgemeinen auf einen relativ kleinen Bereich beschränkt. Für Signale außerhalb dieses Bereiches können die paarweise vorgesehenen Geräte eine nicht-lineare Impedanz zeigen. Diese nicht-lineare Impedanz kann eine harmonische Verzerrung in dem Signal hervorrufen, welches durch das Übertragungsgate hindurchgeleitet wird.
• Das US-Patent Nr. 4,527,074 betrifft einen Hochspannungsschaltkreis mit einem Feldeffekttransistor (FET), welche ein einzelnes Schaltsignal, ENABLE, verwendet, um das Laden des Kondensators 34 auf ein gespeichertes Potential zu steuern und um das Eingangssignal HVIN mit dem gespeicherten Potential zu verbinden. Das gekoppelte Signal ist das Steuersignal für den FET-Schalter. Dementsprechend hat der FET variierende Impedanzeigenschaften, wenn der Schalter aktiviert wird, weil die Gate-zu-Source-Spannung nicht sofort ein Potential annimmt, welches ausreicht, um den Schalter in seinem linearen Impedanzbereich zu betreiben. Eine Zeitdauer von fünf Taktpulsen wird benötigt, um eine ausreichende Gate-zu-Source-Spannung zu erreichen. Das US-patent 4,527,074 liefert die Basis für den Oberbegriff des Anspruchs 1.
• Das US-Patent Nr. 5,170,075 offenbart in Fig. 5 einen Abtast- und Halteschaltkreis, der ein Haltesignal hat, welches einen FET Abtastschalter steuert, indem das Eingangssignal mit einer vorgewählten Spannung kombiniert wird, die auf einem Kondensator aufrechterhalten wird, um den Abtastschalter zu steuern. Die vorgewählte Spannung ist kein konstantes Potential relativ zu dem Potential des Eingangssignals. Da das an dem FET angelegte Potential für niedrige oder negative Spannungen konstant ist, jedoch für positive Spannung mit der Eingangsspannung variiert, ist die Impedanz des Schalters nicht über den gesamten Bereich von Eingangssignalen konstant.
• Aspekte der vorliegenden Erfindung sind in den Patentansprüchen angegeben.
• Die vorliegende Erfindung wird verwirklicht in einem Abtastschalter mit konstanter Impedanz für einen Analog/Digital-Wandler. Dieser Schalter zeigt eine im wesentlichen konstante Impedanz, unabhängig von dem anfänglichen Niveau des Eingangssignals. Gemäß der Erfindung wird ein spannungsgesteuertes Widerstandselement verwendet, um gezielt das Eingangssignal mit einem Abtastschaltkreis zu verbinden. Die Steuerspannung für dieses Element wird durch eine Schaltung erzeugt, die von dem Element getrennt ist, während das Element sich in einem nicht-leitfähigen Zustand befindet. Während eines Abtastintervalls wird die Spannung durch das momentane Potential des Eingangssignals erhöht und wird als die Steuerspannung für das spannungsgesteuerte Widerstandselement verwendet bzw. angelegt. Dementsprechend bleibt die Potentialdifferenz zwischen dem abgetasteten Signal und dem Steuerpotential über einen relativ breiten Bereich von Amplituden für das analoge Eingangssignal im wesentlichen konstant.
• In den Figuren ist
• Fig. 1 ein Blockdiagramm eines ADC-Systems, welches eine Ausführungsform der vorliegenden Erfindung umfaßt, einschließlich eines Aufbaus für mehrere identische ADCs, die parallel angeordnet und durch unsymmetrische bzw. Versetzte Taktsignale angesteuert werden,
• Fig. 2A, 2B und 2C sind schematische Diagramme eines Vergleicherschaltkreises, teilweise in logischer Diagrammform, welcher für die Verwendung in einem der ADCs nach Fig. 1 geeignet ist.
• Fig. 3 ist ein schematisches Diagramm für einen Abtastschalter mit konstanter Impedanz, welcher für die Verwendung in dem Komparatorschaltkreis nach Fig. 2 geeignet ist.
• Fig. 4 ist ein Logikdiagramm eines Schaltkreises, der für die Verwendung als Formatkonvertierer nach Fig. 1 geeignet ist.
• Fig. 5 ist ein schematisches Diagramm eines Spannungsteilerschaltkreises, der für die Verwendung in dem ADC-System nach Fig. 1 geeignet ist.
Genaue Beschreibung
• Fig. 1 ist ein Blockdiagramm eines ADC-Systems, welches 18 ADCs umfaßt, die parallel arbeiten und auf phasenversetzte Taktsignale reagieren, um mit einer relativ hohen Rate bzw. Geschwindigkeit (beispielsweise 50 MHz) digitale Ausgangsabtastwerte zu erzeugen, welche dem analogen Eingangssignal entsprechen. Jeder dieser ADCs weist einen automatisch auf null abgleichenden Vergleicher bzw. Komparator 120 auf, der das Analogsignal VIN empfängt. Auch wenn das ADC- System nach Fig. 1 18 ADCs aufweist, ist nur ein ADC genauer dargestellt. Jeder ADC 110 hat einen Ausgangsanschluß, der mit einem entsprechenden Eingangsanschluß einer Multiplex (MUX)- Einheit 132 verbunden ist. In der beispielhaften Ausführungsform der Erfindung stellt jeder ADC 110 eine 13-Bitsignal für den Multiplexer 132 bereit. Der Multiplexer 132 liefert eine Folge der an seinen Eingangsanschlüssen angelegten 13-Bit-Signale für einen Formatkonvertierer 134. Jeder der durch den 13-Bit-Wert durch den Multiplexer 132 bereitgestellten Werte ist in einem nichtstandardmäßigen binären Format. Der Formatkonvertierer 134 wandelt jedes dieser Worte in ein standardmäßiges 12-Bit-Format um, um die Ausgangswerte des ADC-Systems nach Fig. 1 zu erzeugen.
• Jeder ADC 110 wird durch eine Takt- und Phasenzeitgebereinheit (138) angesteuert, die ein Taktsignal CK mit achtzehn Phasen P (0) bis P (17), ein phasenverschobenes Taktsignal (CKS), und einen Klemmimpuls CLAMPN erzeugt. Die Taktphasen P (0) bis P (17) werden erzeugt durch Auswahl eines von achtzehn aufeinanderfolgenden Taktimpulsen des Signals CK. Dieses liefert achtzehn Taktsignale, die jeweils eine entsprechende unterschiedliche Phase und eine Frequenz haben, die ein Achtzehntel der Frequenz des Signals CK beträgt. Jeder der ADCs 18 wird durch alle Phasen P (0) bis P (17) getrieben bzw. angesteuert, jedoch ist die Taktphase, die für den ersten ADC 110 P (1) ist, für den zweiten ADC 110 P (0) und die Taktphase P (17) für den dritten ADC 110.
• Somit tasten die achtzehn ADCs 110 jeweils und wiederholt die Eingangsspannung VIN in achtzehn aufeinanderfolgenden Momenten ab. Diese Anordnung resultiert effektiv in einer zusammengesetzten Abtastrate für den gesamten ADC-Systemaufbau nach Fig. 1, welche das Achtzehnfache der Abtastrate eines einzelnen ADCs 110 beträgt. Es versteht sich, daß das System auch mit weniger (oder mehr) ADCs ausgelegt werden kann, um andere Abtastraten zu erhalten.
• Jeder ADC 110 umfaßt einen automatisch auf Null abgleichenden Komparator 120, der ein serielles Bitausgangssignal erzeugt, welches an einem 12-Bit-Register (SAR) 122 mit aufeinanderfolgender Annäherung angelegt wird. Der Vergleicher 120 tastet momentan die Eingangsspannung VIN ab und bestimmt danach in einer getakteten Folge in Kombination mit dem SAR 122 Bit für Bit von dem digitalen Wert der abgetasteten Eingangsspannung.
• Der SAR 122 liefert die vier am meisten signifikanten Bits (MSBs) seines gespeicherten Wertes an einen ersten 4-Bit-DAC 124, welcher seinerseits ein Paar analoger Spannungen DA1 und DA1R für den Komparator 120 bereitstellt. In derselben Art und Weise liefert der SAR 122 die vier nächsten MSBs, zuzüglich eines Offset-Bits, D06, für einen zweiten 4-Bit-DAC 126. Dieser DAC erzeugt ein weiteres Paar aus analogen Spannungen, DA2 und DA2R, die an dem Komparator 120 angelegt werden. Die vier am wenigsten signifikanten Bits (LSBs) des in dem SAR 122 gehaltenen Wertes werden in zwei 2-Bit-DACs 128 und 130 in vier Paare von Analogsignalen, DA3, DA3R, DA4, DA4R, DAS, DASR, DA6 und DA6R umgewandelt. Die DACs 124, 126, 128 und 130 sind genauso aufgebaut wie in meinem Patent.
• Alle ADCs 110 sind mit einer einzigen Hauptbezugsspannungsquelle 140 verbunden, die unten unter Bezug auf Fig. 5 beschrieben wird. Die Bezugsspannungen VA0 bis VA16, VAR0 bis VAR16, VB0 bis VB19 und VBR0 bis VBR19 teilen einen Bereich von Spannungen, welcher definiert wird durch ein Bezugsspannungssignal auf niedrigem Niveau VRLF und ein Bezugsspannungssignal auf hohem Niveau VRHF.
• Die Spannungsbezugssignale VRHF und VRLF werden durch einen Bezugsgeneratorschaltkreis 136 erzeugt. Dieser Schaltkreis verwendet eine Bandlücken-Bezugsspannungsquelle (nicht dargestellt), um diese Signale und ein Spannungsbezugssignal VREF zu erzeugen, welches ein nominelles Potential von 2,5 Volt hat. Zusätzlich verwendet der Bezugsgenerator 136 ein Bezugsmassesignal RGND, welches nominell auf dem Massepotential des Substrates liegt, was jedoch vollständig durch eine Diode von dem Substrat isoliert ist. Diese Ausgestaltung schwächt Rauschkomponenten des Massesignals des Substrates ab, welche durch das Substrat hindurchlaufen, beispielsweise von anderen der ADCs 110. Der Bezugsgeneratorschaltkreis 136 wird im einzelnen nicht beschrieben. Schaltungen, die für die Verwendung als Bezugsgenerator 136 geeignet sind, können durch einen gewöhnlichen Fachmann auf diesem Gebiet in einfacher Weise anhand der unten wiedergegebenen Beschreibung und der in meinem Patent wiedergegebenen Beschreibung entworfen werden.
• Das Signal CLK IN, welches eine Frequenz von 20 MHz hat, wird von dem Takt- und Phasenzeitgeberschaltkreis 138 verwendet, um achtzehn Taktphasenpulse zu erzeugen, nämlich P0 bis P17, sowie drei verzögerte Taktsignale CK, CKS und CLAMPN. Jedes der Taktphasensignale P0 bis P17 ist ein Impulstaktsignal, welches eine Frequenz von 1,11 MHz hat. Jeder Impuls eines dieser Taktphasensignale ist ein Einzelimpuls des Signals CK, der von dem nächsten Impuls durch achtzehn Perioden des Signals CK getrennt ist. Jedes dieser Taktsignale ist von dem nächsten Taktsignal durch eine Periode des Signals CK getrennt. Wenn alle achtzehn der Signale P0 bis P17 kombiniert würden, so wäre das Ergebnis das Signal CK.
• Die Signale CKS und CLAMPN haben Phasen, die gegenüber der Phase des Signals CK vorlaufen. In dem Takt- und Phasenzeitgeberschaltkreis wird dies erreicht durch Erzeugen der Signale CKS und CLAMPN mit weniger Verzögerung bezüglich des Signals CLKIN, als für das Signal CK. In der beispielhaften Ausführungsform der Erfindung wird das Signal CLAMPN bezüglich des Signals CKS verzögert. Die Schaltung 138 wird im einzelnen nicht beschrieben, da ein geeigneter Schaltkreis durch einen Fachmann auf der Basis der Beschreibung der Signale, wie sie unten und in meinem Patent geliefert wird, hergestellt werden kann.
• Fig. 2 ist ein schematisches Diagramm eines selbst auf Null abgleichenden Komparators, teilweise in logischer Diagrammform, welcher geeignet ist für die Verwendung als der Komparator 110 in Fig. 1. In der Übersicht wird das analoge Eingangssignal VIN einem Summierungsnetzwerk zugeführt, welches den Eingangswert mit Teilergebnissen kombiniert, die durch die DACs 124, 126, 128 und 130 an einem Knoten VSUM erzeugt werden. Die Differenz zwischen dem Signal an diesem Knoten und dem Signal an dem Knoten VSUMR wird verstärkt durch eine Kaskadenkombination eines selbst vorgespannten Verstärkers 270 und einen Differentialverstärker 285. Das Ausgangssignal des Verstärkers 285 wird an einem Regenerierungsschalter 290 angelegt. Der Regenerierungsschalter schaltet in einen logisch hohen Zustand, wenn das nächste Bit in dem Digitalwert auf einem logisch hohen Wert sein soll, oder logisch-niedrigen Zustand, wenn das nächste Bit in dem digitalen Wert ein logisch-niedriger Wert sein soll. Das Ausgangssignal des selbst auf Null abgleichenden Komparators ist ein Signal CPMN, welches die invertierte Form des momentanen Zustands des Schalters 290 ist.
• Der Verstärker 270 ist ein Differentialverstärker, welcher das Eingangssignal VIN an einem Eingangsanschluß und ein Signal VINR an dem anderen Eingangsanschluß empfängt. Das Signal VINR ist der Rückweg des Signals VIN. Wenn beispielsweise das Signal VIN als Eingangssignal für den ADC in Fig. 1 zu einer Massenebene in Bezug gesetzt wird, so wird der Anschluß VINR mit dieser Massenebene verbunden. Dieses Rücklaufsignal wird an dem ADC angelegt, um irgendwelche hochfrequenten Störsignale zu eliminieren, welche mit dem Signal VIN interferieren könnten. So weit diese Signale ebenfalls in dem Rückweg erscheinen, werden sie in der durch die Schaltung in Fig. 2 durchgeführten differentiellen Verstärkung zu Null gemacht. In den meisten Fällen sind das Signal VINR und die anderen an dem Knoten VSUM angelegten Signalwerte auf logisch Null. Nur wenn es relativ hochfrequente Rauschsignale gibt, die von dem Substrat fortschreiten, so ist das Signal an dem Knoten VSUMR nicht Null. In diesen Fällen sind die Rauschsignale jedoch auch an dem Knoten VSUM vorhanden. Da es die Differenz zwischen den Potentialen an den Knoten VSUM und VSUMR ist, welche durch den Verstärker 270 verstärkt wird, haben die Rauschsignale die Tendenz, sich auszulöschen und tragen zu dem Endergebnis nicht signifikant bei.
• Der ADC weist einen Parallelschaltkreis zum Erzeugen der Rücklaufsignale für den Komparator nach Fig. 2 auf, welche ähnlichen Signalen in dem Eingangspfad entsprechen. Dieser Parallelschaltkreis wird verwendet, um Gleichtaktrauschsignale auszulöschen, die in den DACs 124, 126, 128 und 130 ebenso wie in dem Bezugsspannungsteilerschaltkreis 140 auftreten können. Die folgenden Konventionen werden verwendet. Ein Signalname, weicher mit "R" endet, repräsentiert ein Rücklaufsignal, welches dem Signal entspricht, das denselben Namen, jedoch ohne das "R" hat.
• In derselben Art und Weise ist ein Schaltsignal, welches mit dem Buchstaben "N" endet, eine invertierte Version des Schaltsignals mit demselben Namen, jedoch ohne das "N". Der Kürze halber werden die Invertierungsschalfkreise, die verwendet werden, um die komplementären Schaltsignale zu erzeugen, nicht beschrieben.
• Der Schaltkreis gemäß Fig. 2 erzeugt einen vollständigen 12-Bit-Digitalwert, welcher einem analogen Eingangswert VIN während eines Digitalisierungsintervalls entspricht, welches über achtzehn Zyklen des Taktsignals CK läuft. Die ersten in diesem Intervall durchgeführten Schritte sind Kalibrierungsschritte. Eine Abtastung des Eingangssignals VIN wird erst mit dem nach positiv gehenden Übergang der Phase P4 bereitgestellt. Die Kalibrierungsschritte erfolgen während der Phasen P0 bis P3.
• Während der Phase P0 wird der SAR 122 zurückgesetzt, um Werte einer logischen Null für die Signale DA1, DA2, DA3, DA4, DA5 und DA6 bereitzustellen, ebenso wie für die entsprechenden Rücklaufsignale DA1 R, DA2R, DA3R, DA4R, DASR und DA6R.
• Während der durch die Phasen P1 und P2 überbrückten Zeitintervalle erzeugt die Schaltung gemäß Fig. 2B die Signale PSMP und PSMPN. Diese Signale werden an entsprechenden Übermittlungsgates 236 und 268 angelegt, um die entsprechenden Knoten VSUM und VSUMR an dem Potential VREF anzulegen. VREF wird erzeugt durch den Referenzgeneratorschaltkreis 136 nach Fig. 1. Dieser Schaltkreis umfaßt einen Spannungsteilerschaltkreis (nicht dargestellt), der das Potential VREF näherungsweise in das Zentrum des Bereichs setzt, der durch eine Quelle eines Betriebspotentials (zum Beispiel V00) und eine Quells eines Bezugspotentials (zum Beispiel Masse) definiert wird, setzt. In der beispielhaften Ausführungsform der Erfindung beträgt VDO +5 Volt. Dementsprechend ist der nominelle Wert von VREF 2,5 Volt. Der Schritt des Vorladens der Knoten VSUM und VSUMR auf 2,5 Volt spannt die PMOS-Eingangstransistoren 274 und 276 vor, um geringfügige Veränderungen in dem Potential gegenüber dieser 2,5 Volt Bezugsspannung zu erfassen.
• Die Knoten VSUM und VSUMR werden auf dieses Potential gesetzt, um die Vorspannpunkte des Vorverstärkers 270 exakt einzustellen. Der Vorverstärker 270 wird mit einer differentiellen PMOS- Eingangsstufe (Transistoren 274 und 276) implementiert, die als ihre Lastelemente ein Paar von NMOS-Stromquellen (Transistoren 278 und 280) haben. Die Gateelektroden der Transistoren 278 und 280 sind so angeschlossen, daß sie das Potential VREF erhalten, da diese Transistoren einen festen Widerstandspfad zwischen den Drainelektroden der Transistoren 274 und 276 und Masse aufweisen.
• Der Verstärker 270 verwendet auch einen passiven Gleichstromklemmschaltkreis für Gleichtaktrauschen (Transistor 284). Der passive Klemmschaltkreis ist ein Widerstand, welcher die Potentiale an den Knoten A1 und A2, den Drainelektroden der entsprechenden Transistoren 274 und 276, ermittelt, wenn irgendeiner der Knoten das Schwellwertpotential des PMOS-Transistors 284 überschreitet. Zusätzlich zu dem passiven Klemmschaltkreis weist der Verstärker 270 einen aktiven Klemmschaltkreis (Transistor 282) auf. Dieser Schaltkreis bildet einen Pfad mit niedriger Impedanz zwischen den Drainelektroden der Transistoren 274 und 276 unmittelbar vor dem Vergleich. Diese geringe Impedanz stellt den Differenzverstärker effektiv zurück und bereitet ihn darauf vor, ein Ausgangssignal zwischen den Knoten A1 und A2 zu erzeugen, welches dem verstärkten Unterschied zwischen den Signalen VSUM und VSUMR entspricht.
• Betriebsleistung wird dem Vorverstärker 270 über den Transistor 272 zugeführt, welcher die Ausgangsstufe eines Stromspiegels bildet, dessen Eingangsstufe durch den Transistor 215 des Verstärkungseinstellschaltkreises 214 bereitgestellt wird, welcher unten noch beschrieben wird. Im Idealfall teilt der Verstärker 270 einen festen Strom zwischen den Transistoren 274 und 276 auf, nur auf der Basis der relativen Werte der Signals VSUM und VSUMR. Der Arbeitspunkt des Verstärkers wird durch den Lastwiderstand eingestellt, welcher durch die Transistoren 278 und 280 definiert wird. Zusätzlich weist der Verstärker 270 zwei Transistoren 279 und 281 auf, welche durch entsprechende Signale BIASN und BIAS gesteuert werden, die Vorspannpunkt des Verstärkers 270 einstellen, um sicherzustellen, daß jeglicher Unterschied zwischen den Potentialen VSUM und VSUMR verstärkt wird. In der beispielhaften Ausführungsform der Erfindung hat der Vorverstärker 270 eine Verstärkung von etwa 10.
• Die Transistoren 274 und 276 können als MOS-Geräte modellhaft als spannungsvariable Stromquellen wiedergegeben werden. In dem Schaltkreis nach Fig. 2 wird der Kanalstrom jedes der Transistoren 274 und 276 bestimmt durch Anlegen des Potential VREF an ihren entsprechenden Gateelektroden. In dem Maß jedoch, in welchem in dem Strom ein Unterschied entweder durch den Transistor 274 oder 276 bereitgestellt wird, gibt es einen Bereich von differentiellen Eingangspotentialen, für welchen der Komparator 270 fehlerhafte Ergebnisse erzeugt. Der Vorspannschaltkreis wirkt so, daß er diese Fehler automatisch korrigiert, indem er sicherstellt, daß die Transistoren 274 und 276 denselben Strom durchleiten, wenn das Potential VREF an ihren Gateelektroden angelegt wird. Der Betrieb des automatischen Vorspannschaltkreises wird nachstehend beschrieben.
• In dem durch die Phasen P1 und P2 definierten Zeitintervall wird das Signal VREF an den Gateelektroden der Transistoren 274 und 276 angelegt. Im Idealfall sollten beide Transistoren 274 und 276 an demselben Punkt in ihren leitfähigen Bereichen vorgespannt werden und auf diese Weise denselben Betrag an Strom leiten. Wenn dies nicht der Fall ist, so ist das differentielle Ausgangssignal zwischen den Knoten A1 und A2 nicht Null. Dieses Potential wird durch den Differenzverstärker 285 verstärkt und wird durch den Regenerierungsschalter 290 erfaßt. Der Schalter 290 leitet das erfaßte Signal durch ein Übertragungsgate 296, wo es invertiert und an einem ersten geschalteten Kondensatorfilter 297 angelegt wird. Das Signal wird erneut invertiert und an einem zweiten geschalteten Kondensatorfilter 298 angelegt. In den Filtern 297 und 298 laden dieses Signale parasitäre Kapazitäten während der Phase P2 an den Knoten 21, 22, 23 und 24. Jegliche aufgesammelte Ladung wird dann während der Taktphase P3 von den parasitären Kapazitäten zu den Kondensatoren 283 und 277 geleitet.
• Wenn es ein Ungleichgewicht zwischen den Transistoren 274 und 276 gibt, so wird einer der Kondensatoren 277 und 283 auf ein höheres Potential aufgeladen als der andere Kondensator. Diese Potentiale BIASN und BIAS werden ihrerseits an den Gateelektroden der Transistoren 279 und 281 angelegt. Wenn BIASN größer als BIAS ist, so wird der durch den Transistor 278 bereitgestellte Lastwiderstand um einen größeren Betrag abgesenkt als der durch den Transistor 280 wiedergegebene Lastwiderstand. Dies verändert den relativen Vorspannpunkt der Transistoren 274 und 276. Diese Einstellung setzt sich durch mehrere Digitalisierungszyklen fort, bis für die Vorspannpotential BIAS und BIASN relativ stabile Werte erhalten worden sind. Wenn diese Potentiale bereitgestellt sind, wird der differentielle Vorverstärker 270 derart vorgespannt, daß selbst ein kleiner Unterschied zwischen VSUM und VSUMR angemessen verstärkt und zu dem zweiten Vorverstärker 285 weitergeleitet wird.
• Zusätzlich dient, wenn das Differenzsignal zwischen VSUM und VSUMR ausreichend groß ist, der ON-Widerstand des passiven Klemmtransistors 284 als eine Last für die differentiellen PMOS- Eingangstransistoren 274 und 276. Dieser Lastwiderstand senkt die Spannungsverstärkung und die Ausgangsimpedanz des Vorverstärkerschaltkreises 270 ab und reduziert dadurch die Zeitkonstante des Vorverstärkers und verbessert die Reaktionserholungszeit bei Übergängen. Aufgrund der differentiellen (d. h. Antiphasen) Natur der Signalspannungen an den Knoten A1 und A2 hat das durch den Transistor 284 entwickelte durchschnittliche Potential nur eine kleine Signalkomponente. Die Ausgangssignale A1 und A2 des Vorverstärkers 270 werden an den entsprechenden Eingangsanschlüssen A1 und A2 des Vorverstärkers 285 angelegt.
• Der Vorverstärker 285 ist im wesentlichen derselbe wie der Vorverstärker 270, abgesehen davon, daß der Betrag des Betriebsstromes halbiert ist und daß es keinen automatischen Vorspannschaltkreis gibt. Entsprechend wird der Vorverstärker 285 nicht im einzelnen beschrieben. Das Ausgangssignal des Vorverstärkers 285 wird als die Potentialdifferenz zwischen den Knoten Y1 und Y2 bereitgestellt. In der beispielhaften Ausführungsform der Erfindung hat der Vorverstärker 285 eine Verstärkung von etwa 6 und dementsprechend wird jegliche Differenz zwischen VIN und VINR um einen Faktor 60 verstärkt, bevor sie an dem Differenzschalter 290 angelegt wird.
• Diese Potentialdifferenz wird an den Gateelektroden der Transistoren 295 und 293 des Differentialschalters 290 angelegt. Der Schalter 290 ist im wesentlichen derselbe wie der in meinem Patent beschriebene, mit Ausnahme der Hinzufügung der Kondensatoren 291. Diese Kondensatoren begrenzen die Bandbreite des Rauschens des Schalters und verbessern damit seine Empfindlichkeit. Vor jedem Impuls des Signals CK wird ein der Phase vorangehendes Taktsignal CKSN an den Gateelektroden von zwei Transistoren 292 und 294 angelegt. Diese Transistoren laden, wenn sie leitfähig werden, die Kondensatoren 291 und setzen damit den Verriegelungsschalter 290 effektiv zurück. Unmittelbar nachdem der Schalter zurückgesetzt ist, wird sein nächster Zustand bestimmt durch die Differenz zwischen den Potentialen Y1 und Y2, wie sie durch den Verstärker 285 geliefert wird.
• Der Zustand des Schalters 290 wird invertiert und an einem Torschaltkreis angelegt, welcher das Zustandssignal über das Signal CK torgesteuert leitet um sicherzustellen, daß nur gültige Zustandswerte synchron mit dem ins Positive gehenden Impuls des Signals CK bereitgestellt werden. Das torgesteuerte Signal wird invertiert und als Ausgangssignal des Komparators CMPN bereitgestellt.
• im Normalbetrieb werden, nachdem die Kalibrierungsschritte in der Phasen P0 bis P3 durchgeführt wurden, wie es oben beschrieben wurde, das Eingangssignal VIN und das Rücklaufsignal VINR unter Verwendung der Abtastschalter 210 und 240 mit konstanter Impedanz an entsprechenden Kondensatoren 222 und 252 abgetastet. Diese Schalter werden im folgenden unter Bezug auf Fig. 3 beschrieben. Andere Eingangssignale für die Summierungsverbindung VSUM sind analoge Potentiale DA2, DA3, DA4, DA5 und DA6, während weitere Eingangssignale für die Summierungsverbindung VSUMR analoge Potentiale DA2R, DA3R, DA4R, DASR und DA6R sind. Diese Potentiale werden durch die DACs 126, 128 und 130 nach Fig. 1 geliefert. Ein letztes Eingangssignal für die Summierungsverbindung VSUM ist ein Signal BAL, welches durch den Verstärkungseinstellschaltkreis 234 über den Kondensator 918 angelegt wird. Während der Phase P4 sind die Potentiale DA2, DA2R, DA3, DA3R, DA4, DA4R, DA5, DASR, DA6 und DA6R auf ihren nominell niedrigen Niveaus fixiert, während VIN abgetastet wird. In dieser Ausgestaltung wird die linke Seite des Kondensators 222 auf VIN geladen und die rechte Seite des Kondensators 222 wird auf VREF geladen, während die rechten und linken Seiten des Kondensators 252 auf VINR bzw. VREF geladen werden.
• Ais nächstes werden die Übertragungsgatter 236 und 268 in Reaktion auf die Signale PSMP UND PSMPN abgeschaltet und trennen damit die Knoten VSUM und VSUMR von VREF. Dies kann die Spannung an VSUM durch einen kleinen restlichen Offset-Wert verändern aufgrund eines Ungleichgewichts in der kapazitiv angekoppelten Taktkomponente von dem ins Negative gehenden Übergang von PSMP und dem ins Positive gehende Übergang von PSMPN.
• Als nächstes trennen die Abtastschalter 210 und 240 mit konstanter Impedanz die entsprechenden Kondensatoren 222 und 252 von den Eingangssignalen VIN und VINR. Die Überleitungsgatter 220 und 250 werden eingeschaltet und verbinden die linke Seite des Kondensators 222 mit dem analogen Potential DA1 und verbinden die rechte Seite des Kondensators 252 mit dem analogen Potential DA1R. Sowohl DA1 als auch DA1R werden durch den DAC 124 geliefert. Nach einer definierten Stabilisierungszeit wird die Spannung an den Knoten VSUM und VSUMR gemäß den Gleichungen (1) und (2) bestimmt.
• VSUM = VREF + (DA1 - VIN)·(C222/CT) + DA2·(C224/CT) + DA3·(C226/CT) + DA4·(C228/CT) + DA5·(C230/CT) + DA6·(C232/CT) + BAL·(C234/CT) (1)
• VSUMR = VREF + (DA1R - VINR)·(C252/CTR) + DA2R·(C254/CTR) + DA3R·(C256/CTR) + DA4R·(C258/CTR) + DASR·(C260/CTR) + DA6R·(C262/CTR) + BALR·(C264/CTR) (2)
• wobei BAL und BALR die an den Ausgangsanschlüssen des unten beschriebenen Schaltkreises 214 entwickelten Potentiale sind, Cx die Kapazität des Kondensators X repräsentiert und CT und CTR die entsprechenden Gesamtkapazitäten an den Knoten VSUM bzw. VSUMR sind, wie sie durch die Gleichungen (3) und (4) definiert sind.
• CT = C222 + C224 + C226 + C228 + C230 + C 232 + C234 + Cpsum (3)
• CTR = C252 + C254 + C256 + C258 + C260 + C262 + C264 + CpsumR (4)
• wobei Cpsum und CpsumR die parasitäre Kapazität an den entsprechenden Knoten VSUM bzw. VSUMR sind.
• Man beachte, daß die Spannung an dem Knoten VSUM der Differenz zwischen dem Eingangssignal VIN einerseits und der Summe der Potentiale DA1 bis DA6, welche durch die DACs 124, 126, 128 und 130 geliefert werden, andererseits entspricht. Auf dieselbe Weise entspricht das Potential an dem Knoten VSUMR der Differenz zwischen dem Rücklaufsignal VtNR und der Summe der Potentiale DA1R bis DA6R. Die Kondensatoren werden so bemessen, daß sie die durch die DACs 124, 126, 128 und 130 gelieferten Ladungen in passenden Anteilen aufsummieren. In der beispielhaften Ausführungsform der Erfindung haben die Kondensatoren 222 bis 234 und die Kondensatoren 252 bis 264 die in Tabelle 1 wiedergegebenen Werte unter der Annahme eines Einheitskapazitätswertes von C. Tabelle 1
• In der bevorzugten Ausführungsform der Erfindung beträgt C 50 Femtofarad (fF).
• Variationen in dem genauen Kapazitätsverhältnis des Kondensators 252 zu dem Kondensator 224 und des Kondensators 252 zum Kondensator 254, deren Verhältnis nominell 2 beträgt, werden durch den Schaltkreis 214 in der Autokalibrierungsschleife kompensiert.
• In der beispielhaften Ausführungsform der Erfindung sind alle Kondensatoren unter Verwendung abgeschiedener dielektrischer Filme auf Zwischenebenen hergestellt. Wie es wohlbekannt ist, können Kondensatoren auf diese Weise typischerweise auf besser als 1% passend auf sehr kleinen Layoutmaßstäben hergestellt werden. Die Kapazitäten können in effektiver Weise vervielfacht werden durch Verwendung paralleler Kombinationen passender Kondensatoren. Die relativen Werte der Kondensatoren, die in jedem der selbst auf Null abgleichenden Komparatoren 120 verwendet werden, können so gesteuert werden, daß sie eine Genauigkeit von besser als ± 0,25 LSB für den 12- Bit ADC annehmen.
• Der Schaltkreis 214 liefert eine in hohem Maße linear variable Abschwächung der Spannungen DA2 und DA2R. In der beispielhaften Ausführungsform der Erfindung wird diese Abschwächung über einen Eingangssignalbereich von 0 bis 250 mV erreicht bzw. angelegt. Die Verstärkung des Schaltkreises 214 ist von +0,2 bis -0,2 einstellbar. Der Gleichspannungsoffset der Ausgangssignale BAL und BALR, der durch den Schaltkreis 214 geliefert wird, ist nicht kritisch, da in dieser Anwendung diese Signale kapazitiv an die Knoten VSUM und VSUMR gekoppelt werden. Der Schaltkreis 214 ist jedoch dafür ausgelegt, eine gute Gleichtaktunterdrückung für Variationen in VDD und VREF zu bieten.
• Der Schaltkreis 214 umfaßt zwei identische Schaltkreise 212 und 242, die die entsprechenden Signale BAL und BALR bereitstellen. Der Kürze halber wird nur einer dieser Schaltkreise, nämlich 212, genau beschrieben. Der Verstärkungseinstellschaltkreis verwendet Kalibrierpotentiale CAL und CALN, die durch zwei geschaltete Kondensatorfilter 299 und 300 erzeugt werden. Diese Filter arbeiten in derselben Art und Weise wie die geschalteten Kondensatorfilter 297 und 298, die oben beschrieben wurden, mit Ausnahme der Tatsache, daß die Filter 299 und 300 so arbeiten, daß sie das durch den Verriegelungsschalter 290 während der Phase P3 gelieferte Ausgangssignal akkumulieren, während die Filter 297 und 298 so arbeiten, daß sie das während der Phase P2 gelieferte Ausgangssignal akkumulieren. Das Ausgangssignal des Schalters 290 während der Phase P3 ist der verstärkte Unterschied zwischen VSUM und VSUMR, welche während der Autokalibrierungsphase P2 gemessen wird. Wenn VFS die Maximalspannung ist, die durch den ADC während des Autokalibrierungszyklus der Phase P2 umgewandelt werden kann, wird DA1 von VFS/16 auf Null geschaltet, während DA2 von Null auf VFS/16 geschaltet wird (das höchste Potential, welches für das Signal DA2 geliefert werden kann). Die Nettoänderung an VSUM und VSUMR nach diesen Veränderungen sollte Null sein. Soweit dieses Differenzsignal nicht Null ist, wird es erfaßt und akkumuliert, um die Signale CAL und CALN zu bilden. Demnach bewirken die Signale CAL und CALN, daß die linearen differentiellen Dämpfer 212 und 242 kleine Unterschiede zwischen den Eingangswerten DA1 und DA2 kompensieren, welche an dem Differenzverstärker 270 angelegt werden, soweit sie durch eine Variation gegenüber den gewünschten Kapazitätsverhältnissen bewirkt werden.
• Der lineare differentiale Dämpfer 212 wird durch Transistoren 202, 203, 204, 206, 207, 208, 209, 211 und 213 gebildet. Dieser Dämpfer summiert Teile der invertierten und nicht-invertierten Signale, welche von dem Signal DA2, einem der Ausgangssignale des DAC 126, auf der Basis der Steuerspannungen CAL und CALN abgeleitet wurden, um das Steuerpotential BAL zu erzeugen.
• Das Eingangssignal für den linearen differentiellen Dämpfer ist das Signal DA2, welches durch den DAC 126 bereitgestellt wird. Es ist dieses Signal, welches gedämpft und dann an dem Summierungsübergang VSUM dem Signal wieder hinzuaddiert wird, um Variationen in den Kapazitätsverhältnisses zwischen den Kondensatoren 222 und 224 zu kompensieren.
• Der lineare differentielle Dämpfer 212 wird durch die Signale CAL und CALN gesteuert. Transistoren 206 und 208 bilden ein differentielles PMOS Paar, welches den durch die Transistoren 202 und 203, die sich an dem Ausgangsschenkeln des Stromspiegels befinden, gelieferten Strom aufteilt. Der Eingangsschenkel des Stromspiegels wird durch die Transistoren 215 und 217 gebildet. Die Gateelektrode des Transistors 217 ist so angeschlossen, daß sie das Potential VREF empfängt, um so einen festen Strom durch den Transistor 215 zu ziehen. Da die Transistoren 215, 202 und 203 als ein Stromspiegel ausgestaltet sind, paßt der Drainstrom jedes der Transistoren 202 und 203 mit dem Drainstrom des Transistors 215 zusammen.
• Da die Gateelektrode des PMOS-Transistors 206 mit VA (0) verbunden ist, ist der Differenzverstärker ausbalanciert, wenn das Potential DA2 gleich 0 Volt ist. In diesem Fall ist der Drainstrom, der in beiden Transistoren 206 und 208 fließt, gleich dem durch den Transistor 217 fließenden Strom. Die Transistoren 202 und 203 haben relativ niedrige Impedanzen und arbeiten als Widerstände in dem linearen Abschnitt ihrer entsprechenden Ausgangscharakteristiken mit einem relativ kleinen Spannungsabfall (Vds) von Drain zu Source. Das Signal am Knoten X1 hat gegenüber dem Signal DA2, welches an der Gateelektrode des Transistors 108 anliegt, eine entgegengesetzte Phase, während das Signal am Knoten X2 mit dem Signal DA2 in Phase ist.
• Das Ausgangssignal BAL des Verstärkungseinstellschaltkreises 212 ist eine lineare Summe der Potentiale an den Knoten X1 und X2, die in Abhängigkeit von dem Widerstandsverhältnis der Transistoren 211 und 213 (proportional zu dem Verhältnis von CAL und CALN) mit dem Signal DA2 in Phase oder außer Phase sein können. Dieser Schaltkreis liefert einen Einstellbereich in der Verstärkung von etwa -0,2 bis +0,2. In dem DAC 126 nach Fig. 1 reicht dies aus, um die erwarteten Variationen in den Kapazitätsverhältnissen zwischen den Kondensatoren 222 und 224 und zwischen den Kondensatoren 252 und 254 auszugleichen.
• Fig. 3 ist ein Diagramm des Schaltkreises, der für die Verwendung als Abtastschalter (CISS) 210 mit konstanter Impedanz geeignet ist. Die Schalter 210 und 240 mit konstanter Impedanz ersetzen die Übertragungs- bzw. Durchleitungsgates für das torgesteuerte Leiten der Eingangssignale VIN und VINR auf die entsprechenden Knoten VSUM und VSUMR. Wie oben bereits beschrieben, können, wenn ein einfaches Übermittlungsgatter verwendet wird, um wahlweise torgesteuert das Eingangssignal zu dem Abtastkondensator zu leiten, nicht-lineare Widerstände in dem Übermittlungsgatter eine harmonische Verzerrung in dem durch VIN und VINR definierten Eingangssignal bewirken.
• Der Schaltkreis nach Fig. 3 vermeidet diese harmonische Verzerrung, indem er ein Paar von Abtastschaltern 210 und 240 bereitstellt, die eine im wesentlichen konstante Impedanz, unabhängig von der Amplitude des abgetasteten Signals, haben. Da die Schalter 210 und 240 demnach identisch sind, wird nur Schalter 210 im einzelnen beschrieben. Lm Ergebnis wird das Signal VIN wahlweise durch einen elektrisch gesteuerten Schalter, den NMOS-Transistor 326, hindurchgeleitet (abgetastet). Man kann sich vorstellen, daß andere Typen von elektrisch gesteuerten Einrichtungen, wie zum Beispiel Übergangs FETs, bipolare Transistoren, Vakuumröhren und Vierschichteinrichtungen mit einer geeigneten Modifikation des übrigen Schaltkreises nach Fig. 3 anstelle des Transistors 326 verwendet werden können. In der beispielhaften Ausführungsform der Erfindung wird die Gateelektrode des Transistors 326 so gesteuert, daß dann, wenn der Transistor sich in seinem leitfähigen Zustand befindet, VGS auf einem nahezu konstanten Wert nahe bei VDO gehalten wird, unabhängig von dem momentanen Potential des Signals VIN, welches durch den Transistor 326 geleitet wird.
• Der Schalter wird gesteuert durch Signale PVI, PCA, PCAN, PCB und PCBN. Das Signäl PV1 wird durch den Schaltkreis gemäß Fig. 2A erzeugt. Die Signale PCA, PCAN, PCB und PCBN werden durch den Schaltkreis gemäß Fig. 2C aus dem Signal PVI erzeugt.
• In Fig. 3 ist, wenn das Steuersignal PVI auf logisch null (zum Beispiel 0 Volt) ist, das Signal PCA auf logisch eins (zum Beispiel 5 Volt) und das Signal PCB ist logisch null. In diesem Zustand sind die Transistoren 310 und 322 leitend, und der Transistor 312 ist nicht leitend, dementsprechend werden die Gateelektrode des Transistors 360 und der Kondensator, der durch den Transistor 314 gebildet wird, auf ein Potential von im wesentlichen gleich VDD - Vt (zum Beispiel 4 Volt, wobei Vt" die Schwellwertspannung für einen NMOS-Transistor ist) geladen. Dieses macht den Transistor 316 leitfähig und, da PVI logisch null ist, entlädt den durch die Transistoren 318 und 320 gebildeten Kondensator sowie die Gateelektrode des Transistors 326 auf einen logischen Nullzustand. Zusätzlich ist, weil PCB logisch null ist, das Übertragungsgate 324 nicht-leitend und VIN ist vollständig gegenüber VOUT isoliert.
• Ein ins Positive gehender Übergang von PVI beginnt eine zeitlich abgestimmte Schaltsequenz, bei welcher PCA 2 ns nachdem PVI eine logische eins geworden ist, zu logisch null wird und nach weiteren 2 ns wird PCB logisch eins. Wenn PVI logisch eins wird, bewirkt der Kondensator 314, daß die Gateelektrode des Transistors 316 auf einem Potential von näherungsweise 9 Volt liegt und der Transistor 316 bleibt leitfähig. Das logische Eins-Signal, welches durch den Transistor 316 geleitet wird, lädt den durch die Transistoren 318 und 320 gebildeten Kondensator und die Gateelektrode des Transistors 326 auf in etwa 5 Volt. Nach 2 ns, wenn PCA logisch null wird, wird der Transistor 322 nicht-leitend und isoliert dadurch den unteren Anschluß des Kondensators, der durch die Transistoren 318 und 320 gebildet wird. Gleichzeitig wird der Transistor 312 leitend, und der Kondensator 314 wird entladen, was den Transistor 316 nicht-leitend macht. Nach weiteren 2 ns wird das Signal PCB logisch eins, was das Übermittlungsgate 324 leitfähig macht und den Grund bzw. die untere Seite des Kondensators 318, 320 mit dem Eingangssignal VIN verbindet.
• Aufgrund der in dem Kondensator 318, 320 gespeicherten Ladung, wird die Gateelektrode des Transistors 326 erstmals auf ein Potential von näherungsweise etwa gleich VIN + 5 Volt geladen. Da die Gate-zu-Source-Spannung für den Transistor 326 durch die Speicherkapazität des Kondensators 318, 320 auf einem festen Wert gehalten wird, bleibt die Impedanz des Schalttransistors 326 für einen großen Bereich von Werten des Eingangssignals VIN nahezu konstant.
• Demnach leiten die Abtastschalter 210 und 240 während der Zeit zwischen dem ins Positive gehenden Übergang der Taktphase P3 und dem ins Positive gehenden Übergang der Taktphase P4, wenn das Signal PIN logisch eins ist, die entsprechenden Signale VIN und VINR im wesentlichen frei von irgendwelcher harmonischer Verzerrung.
• Fig. 4 ist ein Logikdiagramm eines Formatkonvertierers, der für die Verwendung in dem ADC nach Fig. 2 geeignet ist. In diesem Schaltkreis werden die Ausgangssignale MD6 bis MD11 des SAR 122 an einem Eingangsanschluß eines 6-Bit-Addierers 410 angelegt, während ein Signal mit dem Wert null an dem anderen Eingangsanschluß angelegt wird. Die Signale D06 und MD06, die durch den SAR 122 bereitgestellt werden, werden in derselben Weise verwendet wie die Signale D04 und MD04, die in meinem Patent beschrieben sind, um die Offsetspannung zu kompensieren, die verwendet wird, um die Stabilisierungszeit des Eingangsschaltkreises zu reduzieren, wenn die Bits höherer Ordnung des digitalen Wertes bestimmt werden. Das Signal MD06 wird an dem Übertrags (CIN)-Eingangsanschluß des Addierers 410 angelegt. Die individuellen Bits des Ausgangswertes des Addierers 410 werden an den ersten Eingangsanschlüssen jeweils verschiedener OR-Gatter 414 angelegt. Die zweiten Eingangsanschlüsse dieser Gatter werden so angeschlossen, daß sie das Überlaufausgangssignal (OVFL) des Addierers 410 empfangen. Das Signal OVFL wird außerdem mit den zweiten Eingangsanschlüssen von vier OR-Gattern 416 verbunden, deren erste Eingangsanschlüsse so angeschlossen sind, daß sie die Ausgangssignale MD0 bis MD5 des SAR 122 empfangen. Die Ausgangssignale der OR-Gatter sind die Ausgangssignale DOUT0 bis DOUT11 des ADC.
• Fig. 5 ist ein schematisches Diagramm der beiden Spannungsteilernetzwerke 510 und 512, die verwendet werden, um die Spannungen VA (0) bis VA (16), VB (0) bis VB (19), VAR (0) bis VAR (16) und VBR (0) bis VBR (19) zu erzeugen, die durch die DACs 124, 126, 128 und 130 nach Fig. 1 verwendet werden, um die Signale DA1 bis DA6 und DA1R bis DA6R zu erzeugen. Das Netzwerk 510 ist so angeschlossen, daß es die Differenz zwischen einer hohen Bezugsspannung, VRHF, und einer niedrigen Bezugsspannung VRLF teilt, um die Bezugsspannung VA (0) bis VA (16) und VB (0) bis VB (19) zu erzeugen. Das Netzwerk 512 ist kapazitiv über die Kondensatoren 514 und 516 an die Spannungsquellen VRHF und VRLF angeschlossen, um die Bezugsspannung VAR (0) bis VAR (16) und VBR (0 bis VBR (19) zu erzeugen. Zusätzlich ist ein Anschluß in dem Netzwerk 512, welches die Bezugsspannung VAR (0) erzeugt, mit dem Anschluß in dem Netzwerk 510 verbunden, welches die Bezugsspannung VA (0) erzeugt. Da das Netzwerk 512 kapazitiv an die hohe und an die niedrige Bezugsquelle angekoppelt ist, liefert es keine Gleichstromspannungen (Gleichspannungen). Die Bezugsspannungen VAR (0) bis VAR (16) und VBR (0) bis VBR (19) sind nur dann nicht gleich null, wenn ein beträchtliches Rauschsignal in dem ADC-System fortschreitet, beispielsweise durch das Substrat des integrierten Schaltkreises, auf welchem der ADC ausgebildet wird. Ohne das Netzwerk 512 würden die Signale DAR0 bis DAR6 und das Summierungsnetzwerk VSUMR mit dem Betrieb des Differenzschaltkreises des ADC-Systems als Gleichtaktsignale interferieren.
• Um einen in hohem Maße genauen Widerstandsteiler zu erhalten, werden die Widerstände wünschenswerterweise in stark dotiertem Material implementiert, wie zum Beispiel N+ Polysilizium und auf einem dicken dielektrischen Glas angeordnet, um die Abscheidung der Bodenfläche zu vermindern. Dementsprechend ist, wenn ein N-Well-Widerstand unter dem Bezugswiderstand angeordnet und an seinen Enden mit derselben Spannung angesteuert wird, das lokale normale elektrische Feld am Grund des Bezugswiderstandes konstant.
• In Fig. 5 werden die Bezugsspannungen VA (0) bis VA (16) unter Verwendung eines Widerstandsleiternetzwerks erzeugt, welches eine Serie von 32 Ω-Widerständen umfaßt. Die Spannungen VB (0) bis VB (19) werden andererseits unter Verwendung eines Teilnetzwerkes desjenigen Netzwerkes erzeugt, welches die VA-Bezugsspannungen erzeugt. Dieses Teilnetzwerk ist eine Reihenschaltung von 4 Ω-Widerständen, die, zumindest teilweise, so verwendet werden, daß sie 32 Ω-Widerstände bilden, die zur Entwicklung der Bezugsspannungen VA (1) bis VA (3) verwendet werden. Dieselbe analytische Betrachtung gilt auch für die Rücklaufbezugsspannungen VAR (0) bis VAR (19) und VSR (0) bis VBR (19).
• Die Ausgangssignale D (0) bis D (6), D06, und D (7) bis D (11) des SAR 122 nach Fig. 1 werden an den DACs 124, 126, 128 und 130 angelegt. Diese DACs arbeiten in derselben Art und Weise wie die entsprechenden DACs in meinem Patent mit Ausnahme der Tatsache, daß jeder der DACs, die in der beispielhaften Ausführungsform der Erfindung verwendet werden, ein Paar von DACs aufweist, von denen einer mit dem Widerstandsleiternetzwerk 510 und der andere mit dem Widerstandsleiternetzwerk 512 verbunden ist. Die DACs, die so angeschlossen sind, daß sie analoge Bezugssignale VA und VB von dem Netzwerk 510 empfangen, erzeugen die Ausgangssignale DA1 bis DA6. Die DACs, die so angeschlossen sind, daß sie die Signale VAR und VBR aus dem Netzwerk 512 empfangen, erzeugen die Ausgangssignale DA1R bis DA6R.
• Es versteht sich, daß die hier beschriebenen Ausführungsformen anschaulich für die allgemeinen Prinzipien der vorliegenden Erfindung stehen. Modifikationen können von Fachleuten leicht abgeleitet werden, ohne vom Schutzumfang der Erfindung abzuweichen. Beispielsweise kann der Schaltkreis mit konstanter Impedanz in vorteilhafter Weise für andere Typen von ADCs und in irgendeiner anderen Anwendung verwendet werden, bei welcher ein Signal mit relativ hohen Frequenzen durch ein Übermittlungsgatter geleitet wird. Beispiele derartiger Schaltkreise sind Kreuzungspunktschalter und torgesteuerte Komparatoren. Die Verwendung dieses Schaltkreises in diesen Anwendung würde sicherstellen, daß das Eingangssignal im wesentlichen frei von harmonischer Verzerrung ist.

Claims (9)

1. Abtastschalter mit konstanter Impedanz, welcher für ein Eingangssignal (VIN) im wesentlichen unabhängig von dem momentanen Niveau des Eingangssignals eine im wesentlichen konstante Impedanz bereitstellt, und welcher aufweist:

einen elektronisch gesteuerten Schalter (326), der auf ein Steuersignal reagiert, um das Eingangssignal (VIN) gezielt mit einem Abtastschaltkreis zu verbinden,

einen Eingang, der ein Schaltsignal (PVI) empfängt, um eine Abtastsequenz durch den Abtastschalter mit konstanter Impedanz auszulösen, gekennzeichnet durch

einen Vorladeschaltkreis (310, 312, 316, 318, 320, 322), der auf ein erstes Schaltsignal (PCA) reagiert, welches relativ zu dem Schaftsignal (PVI) verzögert ist, um aus dem Schaltsignal (PVI) ein gespeichertes Potential zu erzeugen und um das gespeicherte Potential von dem Eingang des Schaltsignals (PVI) zu isolieren, und

einen Startschaltkreis (Bootstrap-Schaltkreis 318, 320, 324), der das gespeicherte Potential mit dem Eingangssignal (VIN) in Reaktion auf ein zweites Schaltsignal (PCB) verbindet, welches relativ zu dem ersten Schaltsignal verzögert ist, um das Steuersignal für den elektrisch gesteuerten Schalter (326) zu erzeugen.

2. Abtastschalter nach Anspruch 1, wobei der elektrisch gesteuerte Schalter (326) einen leitenden Kanal hat, der zwischen dem Eingangsanschluß und dem Ausgangsanschluß verläuft, wobei der leitende Kanal in Abhängigkeit von einer relativen Differenz der Amplitude zwischen dem an einer Steuerelektrode angelegten Steuersignal und dem Eingangssignal (VIN) gesteuert wird.

3. Abtastschalter nach Anspruch 2, wobei der elektrisch gesteuerte Schalter (326) ein einzelner MOS-Transistor ist, dessen Sourceelektrode so angeschlossen ist, daß sie das Eingangssignal (VIN) empfängt, wobei die Drainelektrode für die Verbindung mit dem Abtastschaltkreis und die Gateelektrode für den Empfang des Steuersignals angeschlossen sind.

4. Abtastschalter nach Anspruch 3, wobei der elektrisch gesteuerte Schalter (326) ein N-Kanal Metalloxidhalbleiter (NMOS-Transistor) ist.

5. Abtastschalter nach Anspruch 1, 2, 3 oder 4, wobei der Vorladeschaltkreis (310, 312, 316, 320, 322) aufweist:

einen Kondensator (318, 320), der ein erstes Ende und ein zweites Ende hat,

einen ersten Schalter (316), der zwischen das erste Ende des Kondensators (318, 320) und eine Quelle eines relativ positiven Potentials geschaltet ist, wobei der erste Schalter auf das erste verzögerte Schaltsignal (PCA) reagiert, um wahlweise das erste Ende des Kondensators mit der Quelle des relativ positiven Potentials zu verbinden, und

einen zweiten Schalter (322), der zwischen das zweite Ende des Kondensators (318, 320) und eine Quelle eines relativ negativen Potentials geschaltet ist, wobei der zweite Schalter auf das erste Schaltsignal (PCA) reagiert, um wahlweise das zweite Ende des Kondensators mit einer Quelle des relativ negativen Potentials zu verbinden.

6. Abtastschalter nach einem der Ansprüche 1 bis 5, welcher weiterhin aufweist: einen Zeitgeberschaltkreis, der die ersten und zweiten verzögerten Schaltsignale (PCA, PCB) in Reaktion auf das Schaltsignal (PVI) erzeugt, wobei die ersten und zweiten verzögerten Schaltsignale Übergänge haben, die bezüglich den entsprechenden Übergängen des Schaltsignals verzögert sind.

7. Abtastschalter nach einem der Ansprüche 1 bis 6, wobei das Schaltsignal (PVI) sich in einem ersten Zustand befindet, wenn der elektrisch gesteuerte Schalter (326) leitfähig sein soll, und sich ansonsten in einem anderen Zustand befindet.

8. Abtastschalter nach Anspruch 7, wobei das Schaltsignal (PVI) das Bezugspotential für den Vorladeschaltkreis liefert, wenn das Schaltsignal sich in dem ersten Zustand befindet.

9. Abtastschalter nach einem der vorstehenden Ansprüche, wobei der Vorladeschaltkreis ein gespeichertes Potential aus dem Schaltsignal (PVI) erzeugt, wenn das erste Schaltsignal (PCA) ein erstes Niveau hat, und der Vorladeschaltkreis das gespeicherte Potential isoliert, wenn das erste Schaltsignal (PCA) ein zweites Niveau hat.