KR100366270B1 - 일정임피던스샘플링스위치 - Google Patents

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Abstract

입력 신호의 순간 레벨에도 불구하고 입력 신호(Vin)에 대해 실질적으로 일정한 임피던스를 나타내는 샘플링 스위치는 입력 신호(Vin)를 샘플링 회로(Vout)에 선택적으로 결합하기 위한 단일 MOS 트랜지스터(326)를 포함한다. 비 샘플링 간격동안, MOS 트랜지스터(326)는 회로에 의해 비전도된다. 샘플링 간격동안, MOS 트랜지스터에 대한 게이트 신호는 MOS 트랜지스티(326)가 전도되도록 순간 입력 신호(Vin)의 전위에 의해 부트스트랩된다. 따라서, 입력 신호(Vin) 및 MOS 트랜지스터(326)의 전압 차는 진폭의 비교적 넓은 범위상에서 실질적으로 일정하게 남는다.

Description

일정 임피던스 샘플링 스위치
디지탈 신호 처리를 실생활의 데이터에 적용하기 위하여, 아날로그 신호를 디지탈 포맷으로 변환하는 것이 종종 필요하다. 이런 전환에서 적당한 충실도를 보장하기 위하여, 아날로그 신호의 대역폭보다 실질적으로 더 큰 속도로 아날로그 신호를 샘플하는 것이 바람직하다. 그 다음 이들 샘플된 신호 값은 고속으로 "N"개의 이진 비트에 의해 표현된 등가의 디지탈 값으로 변환된다. 통상적으로 2극 트랜지스터를 사용하는 종래 기술 ADC는 고속(예를들어, 50 MHz)과 12 비트 해상도로 동작할 수 있다. 이들 ADC는 비교적 큰 전기 전력량을 요구하고 매우 비싸다. 다른 한편, 고속으로 동작하기 위하여, MOS 기술에 의한 다중 비트 ADC는 매우 바람직하지는 않다. 빈약한 칩 생산량으로 인해 가격이 매우 높거나 성능은 이극 트랜지스터 기술을 사용하여 얻어질 수 있는 것보다 실질적으로 떨어진다.
"N-플래쉬" ADC라 불리는 종래의 ADC는 샘플된 아날로그 전압으로부터 병렬로 "N" 데이터 비트를 동시에 생성한다. ADC는 각각 높은 해상도를 가지고 서로 밀접하게 매칭될 수 있는 2N-1개의 비교기를 포함한다. ADC는 모든 비교기를 동시에 아날로그 입력 샘플링 회로에 즉각적으로 접속한다. 그리고나서 모든 비교기 회로에 결합된 디코더 회로는 동시에 샘플된 입력 신호의 아날로그 값에 대응하는 N 비트 값을 결정한다. 이런 형태의 ADC의 장점은 고속으로 그것이 동작할 수 있다는 것이다. 중요한 단점은 동시에 모든 비교기를 입력 회로에 접속함으로써 유발되는 비교적 작은 임피던스 로드(및 그에 따른 큰 스위칭 과도 전류)이다. 예를 들어, 12 비트 플래쉬 ADC는 4095개의 비교기를 사용한다.
다른 형태의 ADC는 연속적인 근사 장치이다. 가장 간단한 형태의 이런 형태의 ADC는 최상위 비트로부터 최하위 비트로 단번에 한 비트씩 샘플된 아날로그 전위로부터 출력 디지탈 값을 계산한다. 출력 값의 각 비트가 생성될 때, 부분 디지탈 값은 내부 디지탈 대 아날로그 컨버터(DAC)에 의해 아날로그 값으로 변환되고, 아날로그 값은 본래의 샘플 값으로부터 감산된다. 그리고나서 이런 차이 값은 디지탈 출력 값의 다음으로 중요한 비트를 생성하기 위하여 사용된다. 이런 방식으로, 최소한 N번의 비교 동작이 N 비트 디지탈 값을 생성하기 위하여 필요하다.
보다 복잡한 형태에서, 이런 형태의 ADC는 병렬로 N 또는 보다 많은 연속적인 근사 단계를 사용하고, 각각은 각각 다른 스큐(skew) 클럭킹 위상에서 동작한다. 이런 구조에서, 하나의 N 비트 디지탈 출력 값이 각 클럭 사이클 동안에 생성된다. 연속적인 근사 ADC는 미합중국특허 제 5,272,481 호에 기술된다.
MOS 기술로 구현된 임의의 형태의 ADC가 가지는 하나의 문제점은 샘플링 회로에서의 임피던스의 선형성이다. ADC용 샘플링 회로는 샘플링 캐패시턴스를 아날로그 입력 신호의 순시 전위까지 충전하기 위하여 턴온되고 샘플링 캐패시턴스상의 충전 레벨을 유지하기 위하여 턴오프되는 전송 게이트를 통상적으로 포함한다.
전송 게이트는 통상적으로 공통 소스 및 드레인 접속을 가지는 PMOS 트랜지스터 및 NMOS 트랜지스터로 구현된다. 상보 제어 전위는 PMOS 및 NMOS 장치의 게이트 전극에 제공되어, 양쪽 장치가 턴온될 때, 전도 경로는 순시 신호 전압에 상관없이 전송되는 신호를 위하여 존재한다. 잘 공지된 바와같이, 그 이하일 경우에는 MOS 트랜지스터가 전도되지 않는 소스 전압(VGS)에 대한 임계 게이트 전압이 있다. VGS가 임계 전압 이상일때, 트랜지스터는 선형 임피던스를 나타낸다. 그러나, VGS가 임계 전압에 가까울 때, 트랜지스터는 비선형 임피던스를 나타낸다. NMOS 및 PMOS 장치 사이의 크기 비율을 주의깊게 선택함으로써, 두 장치의 병렬 결합으로 인한 총 임피던스는 두 장치가 임계 전압 이상일 때 비교적 일정하게 될 수 있다. 그러나, 이런 일정한 임피던스는 일반적으로 비교적 작은 범위로 제한된다. 이런 범위 밖의 신호를 위하여, 쌍으로 이루어진 장치는 비선형 임피던스를 나타낼 수 있다. 이런 비선형 임피던스는 전송 게이트에 의해 통과된 신호에서 고조파 왜곡을 생성할 수 있다.
본 발명은 고속으로 동작하고 높은 해상도를 제공하는 아날로그 대 디지탈 컨버터(ADC), 및 특히 상기 ADC로 사용하기에 적당하고 아날로그 입력 신호를 샘플하기 위한 일정한 임피던스 샘플링 스위치에 관한 것이다.
도 1은 병렬로 배열되고 스큐 클럭 신호에 의해 구동되는 다수의 동일 ADC의 어셈블리를 가지는 본 발명의 실시예를 포함하는 ADC 시스템의 블록 다이어그램.
도 2a, 도 2b 및 도 2c는 부분 논리 다이어그램 형태이고 도 1의 ADC중 하나에서 사용하기에 적당한 비교기 회로의 개략도.
도 3은 도 2의 비교기 회로에서 사용하기에 적당한 일정 임피던스 샘플링 스위치의 개략도.
도 4는 도 1의 포맷 컨버터로서 사용하기에 적당한 회로의 논리 다이어그램.
도 5는 도 1의 ADC 시스템에서 사용하기에 적당한 기준 전압 구동기 회로의 개략도.
본 발명의 목적은 아날로그-디지탈 컨버터용 일정 임피던스 샘플링 스위치를 제공하는 것이다.
본 발명은 아날로그 대 디지탈 컨버터용 일정한 임피던스 샘플링 스위치로 실현된다. 이런 스위치는 입력 신호의 순시 레벨에도 불구하고 실질적으로 일정한 임피던스를 나타낸다. 본 발명에 따라서, 전압 제어 저항 소자는 입력 신호를 샘플링 회로에 선택적으로 연결하기 위하여 사용된다. 이런 엘리먼트용 제어 전압은 엘리먼트가 비전도 상태인 동안에는 엘리먼트로부터 분리되는 회로에 의해 생성된다. 샘플링 간격동안, 전압은 입력 신호의 순시 전위에 의해 증가되고 전압 제어 저항 엘리먼트용 제어 전압으로서 제공된다. 따라서, 샘플링되고 있는 신호 및 제어 전위 사이의 전위차는 아날로그 입력 신호에 대한 비교적 넓은 범위의 진폭상에서 실질적으로 일정하게 유지된다.
도 1은 비교적 고속(예를들어, 50 MHz)으로 아날로그 입력 신호에 대응하는 디지탈 출력 샘플을 생성하기 위하여 위상 스큐 클럭 신호에 응답하고 병렬로 동작하는 18개의 ADC를 포함하는 ADC 시스템의 블록 다이어그램이다. 각각의 이들 ADC는 아날로그 신호(VIN)를 수신하는 자동 영 비교기(120)를 포함한다. 비록 도 1의 ADC 시스템이 18개의 ADC를 포함하지만, 단지 하나의 ADC만이 상세히 도시된다. 각각의 ADC(110)는 멀티플렉스(MUX) 유니트(132)의 각각의 입력 단자에 접속된 출력 포트를 가진다. 본 발명의 실시예에서, 각각의 ADC(110)는 13 비트 신호를 멀티플렉서(132)에 제공한다. 멀티플렉서(132)는 입력 포트에 제공된 13 비트 신호의 시퀀스를 포맷 컨버터(134)에 제공한다. 멀티플렉서(132)에 의해 제공된 각각의 13 비트 값은 비표준 이진 포맷이다. 포맷 컨버터(134)는 도 1의 ADC 시스템 출력 값을 형성하기 위하여 이들 각각의 워드를 표준 12 비트 포맷으로 변환한다.
각각의 ADC(110)는 여기에서 도시된 바와같이, 18개의 위상(P(0) 내지 P(17)), 클럭 신호(CK), 위상 앞섬 클럭 신호(CKS), 클램프 펄스(CLAMPN)를 생성하는 클럭 및 위상 타이밍 유니트(138)에 의해 구동된다. 클럭 위상(P(0) 내지 P(17))은 신호(CK)의 18개의 연속적인 클럭 펄스중 하나를 선택함으로써 생성된다. 이것은 18 클럭 신호를 생성하고, 각각은 각각 다른 위상 및 신호(CK) 주파수중 1/18인 주파수를 가진다. 각각의 ADC(18)는 모든 위상(P(0) 내지 P(17))에 의해 구동되지만, 제 1 ADC(110)용 P(1)인 클럭 위상은 제 2 ADC(110)용 클럭 위상(P(0)) 및 제 3 ADC(110)용 클럭 위상(P(17))이다.
그래서 18개의 ADC(110)는 18 연속 순시에 입력 전압(VIN)을 각각 및 반복적으로 샘플한다. 이런 배열은 각 ADC(110) 샘플링 속도의 18배인 도 1의 전체 ADC 시스템 어셈블리에 대한 합성 샘플링 속도를 유발한다. 샘플링이 다른 샘플링 속도를 이루기 위하여 보다 적은(또는 많은) ADC(110)로 구성될 수 있다는 것이 이해된다.
각 ADC(110)는 12 비트 연속 근사 레지스터(SAR)(122)에 제공된 비트 직렬 출력 신호를 생성하는 자동 영 비교기(120)를 포함한다. 비교기(120)는 즉각적으로 입력 전압(VIN)을 샘플하고, 그후, SAR(122)와 결합한 클럭 시퀀스에서, 샘플된 입력 전압의 디지탈 값을 한 비트씩 결정한다.
SAR(122)은 저장된 값중 4개의 최상위 비트(MSB)를 한쌍의 아날로그 전압(즉 DA1 및 DA1R)을 비교기(120)에 차례로 제공하는 제1 4-비트 DAC(124)에 제공한다. 동일한 방식으로, SAR(122)은 4개의 다음 MSB 더하기 오프셋 비트(D06)를 제2 4-비트 DAC(126)에 제공한다. 이런 DAC는 비교기(120)에 제공된 다른 쌍의 아날로그 전압(DA2 및 DA2R)을 생성한다. SAR(122)에 유지된 값중 4개의 최하위 비트(LSB)는 두 개의 2 비트 DAC(128 및 130)에 의해 4개 쌍의 아날로그 신호(DA3, DA3R, DA4, DA4R, DA5, DA5R, DA6 및 DA6R)로 변환된다. DAC(124, 126, 128 및 130)은 본 특허에서와 같은 동일 설계이다.
모든 ADC(110)는 도 5를 참조하여 하기될 단일 마스터(master) 전압 기준 소스(140)에 접속된다. 기준 전압(VA0 내지 VA16, VAR0 내지 VAR16, VB0 내지 VB19 및 VBR0 내지 VBR19)은 기준 전압 로우 레벨 신호(VRLF) 및 기준 전압 하이 레벨 신호(VRHF)에 의해 한정된 전압 범위를 나눈다.
전압 기준 신호(VRHF 및 VRLF)는 기준 발생기 회로(136)에 의해 생성된다. 이런 회로는 이들 신호 및 2.5 볼트의 공칭 전위를 가지는 전압 기준 신호(VREF)를 생성하기 위하여 대역 갭 전압 기준 소스(도시되지 않음)를 사용한다. 이외에, 기준 발생기(136)는 기판 접지 전위에 있지만 기판으로부터 완전히 다이오드 절연되는 기준 접지 신호(RGND)를 사용한다. 이 구조는 기판을 통하여, 예를들어, ADC(110)의 다른 하나로부터 진행하는 기판 접지 신호의 노이즈 성분을 감소시킨다. 기준 발생기 회로(136)는 상세히 기술되지 않는다. 기준 발생기(136)로서 사용하기에 적당한 회로는 본 발명에 기술된 설명 및 하기된 설명으로부터 당업자에 의해 쉽게 설계될 수 있다.
20MHz의 주파수를 가지는 신호(CLKIN)는 클럭 및 위상 타이밍 회로(138)에 의해, 클럭 위상 펄스(P0 내지 P17) 및 3개의 지연된 클럭 신호(CK, CKS 및 CLAMPN)를 생성하기 위하여 사용된다. 각각의 클럭 위상 신호(P0 내지 P17)는 1.11 MHz의 주파수를 가지는 펄스 클럭 신호이다. 하나의 이들 클럭 위상 신호의 각 펄스는 신호(CK)의 18 주기 만큼 다음 펄스로부터 분리된 신호(CK)의 단일 펄스이다. 각각의 이들 클럭 신호는 신호(CK)의 한 주기만큼 다음 클럭 신호로부터 분리된다. 만약 모두 18의 신호(P0 내지 P17)가 결합되면, 결과는 신호(CK)일 수 있다.
신호(CKS 및 CLAMPN)는 위상을 가지므로 신호(CK)의 위상으로부터 앞선 위상을 가진다. 클럭 및 위상 타이밍 회로에서, 이것은 신호(CK)보다 신호(CLK IN)에 대하여 덜 지연되는 신호(CKS 및 CLAMPN)를 생성함으로써 이루어진다. 본 발명의 실시예에서, 신호(CLAMPN)는 신호(CKS)에 대하여 지연된다. 회로(138)는 적당한 회로가 하기 및 본 발명에 제공된 신호의 설명을 바탕으로 당업자에 의해 생성되므로 상세히 설명하지 않는다.
도 2는 부분적으로 논리 다이어그램 형태이고, 도 1의 비교기(110)로서 사용하기에 적당한 자동 영 비교기의 개략도이다. 개략적으로, 아날로그 입력 신호(VIN)는 합산 네트워크에 제공되고, 상기 합산 네트워크는 노드(VSUM)에서 DAC(124, 126, 128 및 130)에 의해 생성된 부분적인 결과와 입력값을 결합한다. 상기 노드에서 신호 및 노드(VSUMR)에서 신호 사이의 차는 자동 바이어스 증폭기(270) 및 차동 증폭기(285)의 직렬 접속에 의해 증폭된다. 증폭기(285)의 출력 신호는 재생식 래치(290)에 제공된다. 재생식 래치는 만약 디지탈 값의 다음 비트가 논리 하이 값이되면, 논리 하이 상태로 스위칭한다 ; 또는 만약 디지탈 값의 다음 비트가 논리 로우 값으로 되면, 논리 로우 상태로 스위칭한다. 자동 영 비교기의 출력 신호는 래치(290)의 임시 상태의 인버트된 버전인 신호(CPMN)이다.
증폭기(270)는 하나의 입력 단자에서 입력 신호(VIN) 및 다른 입력 단자에서 신호(VINR)를 수신하는 차동 증폭기이다. 신호(VINR)는 신호(VIN)의 리턴 경로이다. 예를들어, 만약 신호(VIN)가 도 1의 ADC에 대한 입력 신호로서 접지를 기준 전압으로 하는 경우에, 단자(VINR)는 상기 접지 평면에 결합된다. 이런 리턴 신호는 신호(VIN)와 간섭할 수 있는 임의의 하이 주파수 공통 모드 신호를 영으로 하기 위하여 ADC에 제공된다. 이들 신호가 리턴 경로에 나타나는 범위에 대하여, 이들 신호는 도 2의 회로에 의해 수행되는 차동 증폭으로 영으로된다. 예를들어, 노드(VSUMR)에 제공된 신호(VINR) 및 다른 신호는 논리 영 값이다. 기판으로부터진행하는 비교적 하이 주파수 노이즈 신호가 있을때만 노드(VSUMR)에서 영이 아닌 신호이다. 그러나, 이들 예에서 노이즈 신호는 노드(VSUM)에도 나타날 수 있다. 상기 신호는 노드(VSUM 및 VSUMR)에서 증폭기(270)에 의해 증폭된 전위 사이의 차이기 때문에, 노이즈 신호는 삭제되기 쉽고 마지막 결과에 크게 관여하지 않는다.
ADC는 입력 경로에서 유사한 신호에 대응하는 도 2의 비교기에 대한 리턴 경로 신호를 생성하기 위한 병렬 회로를 포함한다. 이 병렬 회로는 전압 기준 분할기 회로(140)뿐 아니라 DAC(124, 126, 128 및 130)에서 발생할 수 있는 공통 모드 신호를 영으로하기 위하여 사용된다. 다음 약정이 사용되는데, "R"로 끝나는 신호이름은 동일 이름을 가지지만 "R"이 없는 신호에 대응하는 리턴 경로 신호를 표현한다.
동일 방식으로, 문자 "N"으로 끝나는 스위칭 신호는 동일 이름 이지만 "N"이 없는 스위칭 신호의 인버트 버전이다. 요약하여, 상보 스위칭 신호를 생성하기 위하여 사용된 인버터 회로는 도시되지 않는다.
도 2의 회로는 클럭 신호(CK)의 18 사이클에 이르는 디지탈화 간격 동안 아날로그 입력 신호(VIN)를 나타내는 완전한 12 비트 디지탈 값을 생성한다. 이런 간격으로 형성된 제 1단계는 캘리브레이션(calibration) 단계이다. 입력 신호(VIN)의 샘플은 위상(P4)의 양의 진행 변이때까지 제공되지 않는다. 캘리브레이션 단계는 위상(P0 내지 P3) 동안 발생한다.
위상(P0) 동안, SAR(122)은 대응 리턴 신호(DA1R, DA2R, DA3R, DA4R, DA5R 및 DA6R)뿐 아니라 신호(DA1, DA2, DA3, DA4, DA5 및 DA6)에 대한 논리 영의 값을제공하기 위하여 리셋된다.
위상(P1 및 P2)에 의해 도달된 시간 간격동안, 도 2b의 회로는 신호 PSMP 및 PSMPN을 생성한다. 이들 신호는 전위(VREF)로 각각의 노드(VSUM 및 VSUMR)를 미리 충전하기 위하여 각각의 전송 게이트(236 및 268)에 제공된다. VREF는 도 1의 기준 발생기 회로(136)에 의해 생성된다. 이런 회로는 동작 전위(예를들어, VDD)의 소스 및 기준 전위(예를들어, 접지)의 소스에 의해 한정된 범위의 대략적으로 중심에 있는 전위(VREF)를 설정하는 전압 분할기 회로(도시되지 않음)를 포함한다. 본 발명의 바람직한 실시예에서, VDD는 5 볼트이다. 따라서, VREF의 공칭 값은 2.5 볼트이다. 2.5 볼트로 노드(VSUM 및 VSUMR)를 사전에 충전하는 단계는 이런 2.5 볼트 기준으로부터의 전위에서 약간의 변화를 검출하기 위하여 PMOS 입력 트랜지스터(274 및 276)를 바이어스한다.
노드(VSUM 및 VSUMR)는 전치증폭기(270)의 바이어스 포인트를 정밀하게 설정하기 위하여 이런 전위로 설정된다. 전치 증폭기(270)는 로드(load) 엘리먼트로서 한쌍의 NMOS 전류 소스(트랜지스터 278 및 280)를 가지는 차동 PMOS 입력 스테이지(트랜지스터 274 및 276)로 구현된다. 트랜지스터(278 및 280)의 게이트 전극은 이들 트랜지스터가 트랜지스터(274 및 276)의 드레인 전극 및 접지 사이의 고정 저항을 나타내는 바와같이, 전위(VREF)를 수신하기 위하여 결합된다.
증폭기(270)는 공통 모드 DC 수동 클램프 회로(트랜지스터 284)를 사용한다. 수동 클램프 회로는 만약 어느 한쪽 노드가 PMOS 트랜지스터(284)의 임계 전압을초과하면, 노드(A1 및 A2)에서 각 트랜지스터(274 및 276)의 드레인 전극 전위를 균등 분배하는 저항이다. 수동 클램프 회로외에, 증폭기(270)는 능동 클램프 회로(트랜지스터 282)를 포함한다. 이 회로는 비교전에 즉각적으로 트랜지스터(274 및 276)의 드레인 전극들 사이에 로우 임피던스 경로를 형성한다. 이런 로우 임피던스는 차동 증폭기를 효과적으로 리셋하며, 신호(VSUM 및 VSUMR) 사이의 증폭 차를 나타내는 노드(A1 및 A2) 사이의 출력 신호를 생성하도록 준비한다.
동작 전력은 전류 미러의 출력 스테이지를 형성하는 트랜지스터(272)를 통하여 전치 증폭기(270)에 제공되고, 전류 미러의 입력 스테이지는 하기된 이득 조절회로(214)의 트랜지스터(215)에 의해 제공된다. 이상적으로, 증폭기(270)는 신호(VSUM 및 VSUMR)의 상대적인 값만을 바탕으로, 트랜지스터(274 및 276) 사이의 고정 전류를 분할한다. 증폭기의 동작 포인트는 트랜지스터(278 및 280)에 의해 한정된 로드 저항에 의해 설정된다. 게다가, 증폭기(270)는 전위(VSUM 및 VSUMR) 사이의 임의의 차가 증폭되는 것을 보장하도록 증폭기(270)의 바이어스 포인트를 조절하고 각각의 신호(BLASN 및 BLAS)에 의해 제어되는 두 개의 트랜지스터(279 및 281)를 포함한다. 본 발명의 실시예에서, 전치 증폭기(270)는 대략적으로 10의 이득을 가진다.
MOS 장치같은 트랜지스터(274 및 276)는 전압 가변 전류 소스로서 모델링된다. 도 2의 회로에서, 각 트랜지스터(274 및 276)의 채널 전류는 전위(VREF)를 각각의 게이트 전극에 인가함으로써 결정된다. 그러나, 트랜지스터(274 또는 276)에 의해 제공된 전류 차이가 있는 범위에 대하여, 상기 범위는 비교기(270)가 에러 결과를 형성하는 차동 입력 전위 범위일 수 있다. 바이어스 회로는 전위(VREF)가 게이트 전극에 인가될 때 트랜지스터(274 및 276)가 동일 전류를 통과시키는 것을 보장함으로써 이들 에러는 자동적으로 수정하도록 작동한다. 이하 자동 바이어스 전류의 동작을 설명한다.
위상 P1 및 P2에 의해 한정된 시간 간격에서, 신호(VREF)가 트랜지스터(274 및 276)의 게이트 전극에 제공된다. 이상적으로, 양쪽 트랜지스터(274 및 276)는 동일 포인트에서 도전 영역으로 바이어스 되어야 하고 그래서 동일 전류량을 통과시켜야 한다. 만약 그렇지 않다면, 노드(A1 및 A2) 사이의 차동 출력 신호는 영이 아니다. 이런 전위는 차동 증폭기(285)에 의해 증폭되고 재생 래치(290)에 의해 검출된다. 래치(290)는 전송 게이트(296)를 통하여 인버트되고 제 1 스위칭 캐패시터 필터(297)에 제공되는 경우 검출된 신호를 통과시킨다. 상기 신호는 다시 인버트되고 제 2스위칭 캐패시터 필터(298)에 제공된다. 필터(297 및 298)에서, 이들 신호는 위상(P2) 동안 노드(Z1, Z2, Z3 및 Z4)에서 기생 캐패시턴스를 충전한다. 임의의 축적된 전하는 클럭 위상(P3) 동안 기생 캐패시턴스로부터 캐패시터(283 및 277)로 전달된다.
만약 트랜지스터(274 및 276) 사이에 불균형이 있다면, 캐패시터(277 및 283)중 하나는 다른 캐패시터보다 하이 전위로 충전된다. 차례로 이들 전위(BIASN 및 BIAS)는 트랜지스터(279 및 281)의 게이트 전극에 제공된다. 만약 BIASN이 BIAS보다 크면, 트랜지스터(278)에 의해 제공된 로드 저항은 트랜지스터(280)에 의해 나타난 로드 저항보다 큰 양만큼 감소된다. 이것은 트랜지스터(274 및 276)의 상대적 바이어싱 포인트를 변화시킨다. 이들 조절은 비교적 안정한 값이 바이어싱 전위(BIAS 및 BIASN)를 위하여 이루어질 때까지 몇몇 디지탈화 사이클을 통하여 계속된다. 일단 이들 전위가 이루어지면, 차동 전치 증폭기(270)는 VSUM 및 VSUMR 사이의 작은 차이가 바람직하게 증폭되고 제 2전치 증폭기(285)로 통과되도록 바이어스된다.
게다가, VSUM 및 VSUMR 사이에 차 신호가 충분히 클때, 수동 클램프 트랜지스터(284)의 ON 저항은 PMOS 차동 입력 트랜지스터(274 및 276)에 대한 로드로서 사용된다. 이 로드 저항은 전치 증폭기 회로(270)의 전압 이득 및 출력 임피던스를 낮추어, 전치 증폭기의 시간 상수를 감소시키고 과도 전류 응답 회복 시간을 증가시킨다. 노드(A1 및 A2)에서 신호 전압의 차동(즉, 반위상) 성질로 인해, 트랜지스터(284)에 의해 발달된 평균 전위는 작은 신호 성분만을 가진다. 전치 증폭기(270)의 출력 신호(A1 및 A2)는 전치 증폭기(285)의 각 입력 단자(A1 및 A2)에 제공된다.
전치 증폭기(285)는 동작 전류량이 반감되고 자동 바이어싱 회로가 없다는 것을 제외하고 전치 증폭기(270)와 동일하다. 따라서, 전치 증폭기(285)는 상세히 기술하지 않는다. 전치 증폭기(285)의 출력 신호는 노드(Y1 및 Y2) 사이의 전위차로서 제공된다. 본 발명의 실시예에서, 전치 증폭기(285)는 대략 6의 이득을 가지며, 따라서, VIN 및 VINR 사이의 임의의 차는 그것이 차동 래치(290)에 제공되기 전에 60의 인자만큼 증폭된다.
이 전위차는 차동 래치(290)의 트랜지스터(295 및 293) 게이트 전극에 제공된다. 래치(290)는 추가의 캐패시터(291)를 제외하고 본 발명에 기술된 것과 동일하다. 이들 캐패시터는 래치의 노이즈 대역폭을 제한하고 그것에 의해 감도를 개선한다. 신호(CK)의 각 펄스전에, 위상 앞섬 클럭 신호(CKSN)는 두 개의 트랜지스터(292 및 294)의 게이트 전극에 제공된다. 트랜지스터가 전도될 때 이들 트랜지스터는 캐패시터(291)를 방전하고, 효과적으로 래치(290)를 리셋한다. 래치가 리셋된후, 즉각적으로 다음 상태는 증폭기(285)에 의해 제공된 전위(Y1 및 Y2) 사이의 차에 의해 결정된다.
래치(290) 상태는 인버트되고 유효 상태 값만이 신호(CK)의 양의 진행 펄스와 동기화 되는 것을 보장하기 위하여 신호(CK)에 의해 상태 신호를 게이트하는 게이팅 회로에 제공된다. 게이트 신호는 인버트되고 비교기의 출력 신호(CMPN)로서 제공된다.
일반적인 동작에서, 캘리브레이션 단계가 상기된 바와같이 위상(P0 내지 P3)에서 수행된후, 입력 신호(VIN) 및 리턴 신호(VINR)는 일정한 임피던스 샘플링 스위치(210 및 240)를 사용하여 각 캐패시터(222 및 252)에 샘플된다. 이들 스위치는 도 3을 참조하여 하기된다. 합산 접합부(VSUM)에 대한 다른 입력 신호는 합산 접합부(VSUMR)에 대한 다른 입력 신호가 아날로그 전위(DA2R, DA3R, DA4R, DA5R 및 DA6R)인 동안, 아날로그 전위(DA2, DA3, DA4, DA5 및 DA6)이다. 이들 전위는 도 1의 DAC(126, 128 및 130)에 의해 제공된다. 합산 접합부(VSUM)에 대한 마지막 입력 신호는 이득 조절 회로(234)에 의해 캐패시터(918)를 통하여 제공된 신호(BAL)이다. 단계(P4) 동안, 전위(DA2, DA2R, DA3, DA3R, DA4, DA4R, DA5, DA5R, DA6 및DA6R)는 VIN이 샘플될 동안 공칭 로우 레벨에 고정된다. 이런 구조에서, 캐패시터(252)의 우측 및 좌측이 VINR 및 VREF로 각각 충전되는 동안 캐패시터(222)의 좌측은 VIN으로 충전되고 캐패시터(222)의 우측은 VREF로 충전된다.
다음, 전송 게이트(236 및 268)는 신호 PSMP 및 PSMPN에 응답하여 턴오프되고, VREF로부터 노드(VSUM 및 VSUMR)를 분리한다. 이것은 PSMP의 음의 진행 변이 및 PSMPN의 양의 진행 변이로부터 용량적으로 결합된 클럭 성분의 불균형으로 인해 작은 잔류 오프셋 값에 의하여 VSUM상의 전압을 변화시킬 수 있다.
다음, 일정한 임피던스 샘플링 스위치(210 및 240)는 입력 신호(VIN 및 VINR)로부터 각각의 캐패시터(222 및 252)를 분리한다. 전송 게이트(220 및 250)는 턴온되어 캐패시터(222)의 좌측을 아날로그 전위(DA1)에 접속하고 캐패시터(252)의 우측을 아날로그 전위(DA1R)에 접속한다. 양쪽 DAI 및 DAIR은 DAC(124)에 의해 제공된다. 한정된 안정 시간후, 노드(VSUM 및 VSUMR)에서 전압은 방정식 (1) 및 (2)에 따라 결정된다.
여기서 BAL 및 BALR은 하기될 회로(214)의 출력 단자에서 발달된 전위이고, CX는 캐패시터(X)의 캐패시턴스를 나타내고 CT 및 CTR은 방정식 (3) 및 (4)에 의해 한정된 바와같이 노드(VSUM 및 VSUMR)상에서 각각의 총 캐패시턴스이다.
여기서 Cpsum 및 CpsumR은 각 노드(VSUM 및 VSUMR)상의 기생 캐패시턴스이다.
노드(VSUM)에서 전위는 입력 신호(VIN) 및 DAC(124, 126, 128 및 130)에 의해 제공된 전위(DA1 내지 DA6)의 합 사이의 차와 대응한다. 동일 방법으로, 노드(VSUMR)에서 전위는 리턴 신호(VINR) 및 전위(DA1R 및 DA6R)의 합 사이의 차에 대응한다. 캐패시터는 적당한 비율로 DAC(124, 126, 128 및 130)에 의해 제공된 전하를 합산하도록 조절된다. 본 발명의 실시예에서, 캐패시터(222 내지 234) 및 캐패시터(252 내지 264)는 테이블 1에 도시된 바와같이 값을 가지며, 캐패시턴스의단위값은 C로 가정한다.
본 발명의 실시예에서, C는 50 팸토패러드(fF)이다.
비율이 공칭적으로 2인 캐패시터(222) 대 캐패시터(224) 및 캐패시터(252) 대 캐패시터(254)의 정확한 캐패시턴스 비율의 변화는 회로(214)에 의해 자동 캘리브레이션 루프에서 보상된다.
본 발명의 바람직한 실시예에서, 모든 캐패시터는 증착된 내부 레벨 유전체 필름을 사용하여 만들어진다. 잘 공지된 바와같이, 이런 방식으로 만들어진 캐패시터는 작은 레이아웃 크기에 대해 통상적으로 1%이상 양호하게 매칭된다. 캐패시턴스는 매칭된 캐패시터의 병렬 결합을 사용함으로써 효과적으로 곱셈될 수 있다. 자동 영 비교기(120)의 각각에서 사용된 캐패시터의 상대적 값은 12 비트 ADC에 대하여 ±0.25 LSB 이상의 정밀도를 갖도록 제어될 수 있다.
회로(214)는 전압(DA2 및 DA2R)의 매우 선형적인 가변 감쇠를 제공한다. 본 발명의 바람직한 실시예에서, 이런 감쇠는 0 내지 250 mv의 입력 신호 범위상에 제공된다. 회로(214)의 이득은 +0.2 내지 -0.2로 조절 가능하다. 회로(214)에 의해 제공된 출력 신호(BAL 및 BALR)의 DC 오프셋은 이런 응용에서 이들 신호가노드(VSUM 및 VSUMR)에 용량적으로 결합되기 때문에, 중요하지 않다. 그러나 회로(214)는 VDD및 VREF에서 변화를 위한 양호한 공통 모드 거부(common mode rejection)를 제공하도록 설계된다.
회로(214)는 각각의 신호(BAL 및 BALR)를 제공하는 두 개의 동일 회로(212 및 242)를 포함한다. 간략화를 위하여, 이들 회로(212)중 하나만 상세히 기술된다. 이득 조절 회로는 두 개의 스위칭 캐패시터 필터(299 및 300)에 의해 생성된 캘리브레이션 전위(CAL 및 CALN)를 사용한다. 이들 필터는 위상 P2동안 필터(297 및 298)가 제공된 출력 신호를 누적하도록 동작하고, 위상 P3 동안 필터(299 및 300)가 래치(290)에 의해 제공된 출력 신호를 누적하도록 동작하는 것을 제외하고는, 상기된 바와같이 스위칭 캐패시터 필터(297 및 298)와 같은 동일 방식으로 동작한다. 위상 P3 동안 래치(290)의 출력 신호는 자동 캘리브레이션 위상 P2동안 측정된 VSUM 및 VSUMR 사이의 증폭된 차다. 만약 VFS가 단계 P2의 자동 캘리브레이션 사이클 동안 ADC(110)에 의해 변환되는 풀-스케일 전압이면, DA1은 DA2가 0에서부터 VFS/16(신호 DA2를 위하여 제공될 수 있는 가장 높은 전위)까지 스위칭되는 동안 VFS/16로부터 영으로 스위칭된다. 이들이 변화한후 VSUM 및 VSUMR상에서의 순수변화는 영이 되어야 한다. 이런 차 신호가 영이 아닌 범위까지는, 상기 신호는 신호(CAL 및 CALN)를 형성하도록 감지되고 수용된다. 그래서, 신호(CAL 및 CALN)는 신형 차동 감쇠기(212 및 242)가 목표된 캐패시턴스 비율로부터의 변화에 의해 유발된 차동 증폭기(270)에 제공된 입력 값들(DA1 및 DA2) 사이의 약간의 차이를 보상하게 한다.
선형 차동 감쇄기(212)는 트랜지스터(202, 203, 204, 206, 208, 209, 211 및 213)에 의해 형성된다. 이 감쇄기는 제어 전위(BAL)를 형성하기 위하여 제어 전압(CAL 및 CALN)을 바탕으로 DAC(126)의 출력 신호중 하나인 신호 DA2로부터 유도된 인버트 및 비 인버트된 신호 부분을 합산한다.
선형 차동 감쇄기로의 입력 신호는 DAC(126)에 의해 제공된 신호(DA2)이다. 이 신호는 감쇄되고 그리고나서 캐패시터(222 및 224) 사이의 캐패시터 비율 변화를 보상하도록 합산 접합부(VSUM)에서 상기 신호가 다시 부가된다.
선형 차동 감쇄기(212)는 신호(CAL 및 CALN)에 의해 제어된다. 트랜지스터(206 및 208)는 전류 미러의 출력 레그(leg)상에 있는 트랜지스터(202 및 203)에 의해 제공된 전류를 분할하는 PMOS 차동 쌍을 형성한다. 전류 미러의 입력 레그는 트랜지스터(215 및 217)이다. 트랜지스터(217)의 게이트 전극은 전위(VREF)를 수신하여 트랜지스터(215)를 통하여 고정 전류를 이끌어내기 위하여 결합된다. 트랜지스터(215, 202 및 203)가 전류 미러로서 구성되기 때문에, 각 트랜지스터(202 및 203)의 드레인 전류는 트랜지스터(215)의 드레인 전류와 매칭한다.
PMOS 트랜지스터(206)의 게이트 전극이 VA(0)에 결합되기 때문에, 차동 증폭기는 전위(DA2)가 0 볼트일 때 균형이 잡힌다. 이런 예에서 양쪽 트랜지스터(206 및 208)에 흐르는 드레인 전류는 트랜지스터(217)를 통하여 흐르는 전류와 같다. 트랜지스터(202 및 203)는 비교적 로우 임피던스를 가지며 비교적 작은 드레인 대소스 전압 강하(Vd)를 가진 각각의 출력 특성의 선형 부분에서 레지스터로서 동작한다. 노드(X1)에서 신호는 신호 DA2에 대해 반대 위상에 있고, 노드(X2)에서 신호가 신호(DA2)와 동위상에 있는동안 트랜지스터(208)의 게이트 전극에 제공된다.
이득 조절 회로(212)의 출력 신호(BAL)는 트랜지스터(211 및 213)의 저항 비율(CAL 및 CALN의 비율에 비례하여)에 따라, 신호(DA2)와 동일 위상이거나 동일 위상이 아닐 수 있는 노드(X1 및 X2)에서 전위의 선형 합이다. 이런 회로는 약 -.02 내지 +.02의 이득 조절 범위를 제공한다. 도 1의 DAC(126)에서, 이것은 캐패시터(222 및 224)와 캐패시터(252 및 254) 사이의 캐패시턴스 비율의 목표된 변화를 보상하기에 충분하다.
도 3은 일정한 임피던스 샘플링 스위치(CISS)(210)로서 사용하기에 적당한 회로의 다이어그램이다. 동일한 회로는 스위치(240)로 사용될 수 있다. 일정한 임피던스 스위치(210 및 240)는 입력 신호(VIN 및 VINR)를 각각의 노드(VSUM 및 VSUMR)에 게이팅하기 위한 전송 게이트를 대치한다. 상기된 바와같이, 간단한 전송 게이트가 입력 신호를 샘플링 캐패시터에 선택적으로 게이트하기 위하여 사용될 때, 전송 게이트의 비선형 저항은 VIN 및 VINR에 의해 한정된 입력 신호에 고조파 왜곡을 유발한다.
도 3의 회로는 샘플되는 신호의 진폭과는 무관하게 실질적으로 일정한 임피던스를 가지는 한쌍의 샘플링 스위치(210 및 240)를 제공함으로써 고조파 왜곡을 피한다. 스위치(210 및 240)는 동일하여, 스위치(210)만 상세히 기술된다. 요약하여, 신호(VIN)는 전기 제어 스위치(NMOS 트랜지스터 326)에 의해 선택적으로 통과된다(샘플된다). 접합 FET, 이극 트랜지스터(326), 진공 튜브 및 4층 장치같은 전기 제어 장치의 다른 형태가 도 3의 나머지 회로를 적절히 변형하여 트랜지스터(326)를 대신하여, 사용될 수 있다는 것이 고려된다. 본 발명의, 실시예에서 트랜지스터(326)의 게이트 전극은 트랜지스터가 도통 상태일 때 트랜지스터(326)에 의해 통과된 신호(VIN)의 순시 전위에 무관하게 VGS가 거의 일정한 값(VDD에 가까운)으로 유지되도록 제어된다.
스위치는 신호(PVI, PCA, PCAN, PCB 및 PCBN)에 의해 제어된다. 신호(PVI)는 도 2a의 회로에 의해 생성된다. 신호(PCA, PCAN, PCB 및 PCBN)는 도 2c의 회로에 의해 신호(PVI)로부터 생성된다.
도 3에서, 제어 신호(PVI)가 논리 영(예를들어, 0볼트)일 때, 신호(PCA)는 논리 1(예를들어, 5볼트)이고 신호(PCB)는 논리 0이다. 이런 상태에서, 트랜지스터(310 및 322)는 도통되고 트랜지스터(312)는 비도통되어, 트랜지스터(316)의 게이트 전극 및 트랜지스터(314)에 의해 형성된 캐패시터는 VDD-Vtn(예를들어. 4 볼트, 여기서 Vtn은 NMOS 트랜지스터에 대한 임계 전압이다)과 실질적으로 동일한 전위로 충전된다. 이것은 트랜지스터(316)가 전도되게 하고, PVI가 논리 영이기 때문에 트랜지스터(318 및 320)에 의해 형성된 캐패시터 및 트랜지스터(326)의 게이트 전극을 논리 영 상태로 방전되게 한다. 게다가, PCB가 논리 영이기 때문에, 전송 게이트(324)는 비도통되고 VIN은 VOUT으로부터 완전히 절연된다.
PVI의 양의 진행 변이는 PVI가 논리 1이 된 2ns후, PCA는 논리 영이되고, 다른 2ns후, PCB는 논리 1이되는 타이밍 스위칭 시퀀스를 시작한다. PVI가 논리 1이 되면, 캐패시터(314)는 트랜지스터(316)의 게이트 전극이 대략 9 볼트의 전위에 있도록하고 트랜지스터(316)는 도통상태로 남게한다. 트랜지스터(316)에 의해 통과된 논리 1 신호는 트랜지스터(318 및 320)에 의해 형성된 캐패시터 및 트랜지스터(326)의 게이트 전극을 대략 5볼트로 충전한다. PCA가 논리 1이 되면 트랜지스터(316,318,320 및 322)는 프리 차징 회로로 동작한다. 2ns 후, PCA가 논리 영이 되면, 트랜지스터(322)는 비전도되고, 트랜지스터(318 및 320)에 의해 형성된 캐패시터의 하부 단자를 절연시킨다. 동시에, 트랜지스터(312)는 전도되고 캐패시터(314)는 방전되며, 트랜지스터(316)가 방전되게한다. 다음 2ns후, 신호(PCB)는 논리 1이되어 전송 게이트(324)가 전도되게하고, 캐패시터(318, 320)의 하부를 입력 신호(VIN)에 접속시킨다.
PCA가 논리 0이 되고 PCB가 논리 1이 되면 트랜지스터(318,320,322) 및 전송 게이트(324)는 부트스트랩 회로로 동작한다. 캐패시터(318, 320)상에 저장된 전하로인해, 트랜지스터(326)의 게이트 전극은 VIN(+5볼트)와 대략적으로 동일한 전위로 "부트스트랩(bootstrap)된다. 트랜지스터(326)에 대한 게이트 대 소스 전압이 캐패시터(318, 320)의 저장 캐패시터에 의해 고정된 값으로 유지되기 때문에, 스위칭 트랜지스터(326)의 임피던스는 넓은 범위의 입력 신호(VIN) 값에 대해 거의 일정하게 남는다.
그래서 일정한 임피던스 샘플링 스위치(210 및 240)는 신호 PVI가 논리 1일때, 양의 진행 변이 클럭 위상(P3) 및 양의 진행 변이 클럭 위상(P4) 사이의 시간동안 실질적으로 어떤 고조파 왜곡없이 각각의 신호(VIN 및 VINR)를 통과시킨다.
도 4는 도 2의 ADC에서 사용하기에 적당한 포맷 컨버터의 논리 다이어그램이다. 이런 회로에서, SAR(122)의 출력 신호(MD6 내지 MD11)는 영의 값 신호가 다른 입력 포트에 제공되는 동안 6비트 가산기(410)의 한 입력 포트에 제공된다. SAR(122)에 의해 제공된 신호(DO6 및 MD06)는 디지탈 값중 보다 높은 정도의 비트가 결정될 때 입력 회로의 안정 시간을 줄이기 위하여 사용된 오프셋 전압을 보상하기 위하여 본 발명에 기술된 신호(DO4 및 MD04)와 동일 방법으로 사용된다. 신호(MDO06)는 가산기(410)의 캐리-인(CIN) 입력 단자에 제공된다. 가산기(410)의 출력 값의 각각의 비트는 각각 다른 OR 게이트(414)의 제 1입력 단자에 제공된다. 이들 게이트의 제 2입력 단자는 가산기(410)의 오버플로우 출력 신호(OVFL)를 수신하기 위하여 연결된다. 신호(OVFL)는 4개의 OR 게이트(416)중 제 2입력 단자에 연결되고 상기 OR 게이트의 제 1 입력 단자는 SAR(122)의 출력 신호(MD0 내지 MD5)를 수신하기 위하여 결합된다. OR 게이트의 출력 신호는 ADC의 출력 신호(DOUT0 내지 DOUT11)이다.
도 5는 신호((DA1 내지 DA6) 및 (DA1R 내지 DA6R))를 생성하기 위하여 도 1의 DAC(124, 126, 128 및 130)에 의하여 사용된 전압(VA(0) 내지 VA(16), VB(0) 내지 VB(19), VAR(0) 내지 VAR(16) 및 VBR(0) 내지 VBR(19))을 생성하도록 사용된 두개의 전압 분할기 네트워크(510 및 512)의 개략 다이어그램이다. 네트워크(510)는 기준 전압(VA(0) 내지 VA(16) 및 VB(0) 내지 VB(19))을 생성하기 위하여 높은 기준 전압(VRHF), 및 낮은 기준 전압(VRLF) 사이의 차를 분할하도록 결합된다.네트워크(512)는 캐패시터(514 및 516)를 통하여, 전압 소스(VRHF 및 VRLF)에 용량적으로 결합되어 기준 전압(VAR(0) 내지 VAR(16) 및 VBR(0) 내지 VBR(19)을 생성한다. 게다가, 기준 전압(VAR(0))을 생성하는 네트워크(512)의 탭은 기준 전압(VA(0))을 생성하는 네트워크(510)의 탭에 접속된다. 네트워크(512)가 하이 기준 소스 및 로우 기준 소스에 용량적으로 결합되기 때문에, 직류(DC) 전압을 제공하지 않는다. 기준 전압(VAR(0) 내지 VAR(16) 및 VBR(16) 내지 VBR(19))은 ADC 시스템이 형성되는 집적 회로의 기판을 통하여, ADC 시스템으로 진행하는 중요한 노이즈 신호가 있을때만 영이 아니다. 네트워크(512), 신호(DAR0 내지 DAR6) 및 합산 네트워크(VSUMR)가 없다면, 이들 신호는 공통 모드 신호같은 ADC 시스템의 차동 회로의 동작과 간섭한다.
높은 정밀도의 저항 분할기를 얻기 위하여, 저항은 N+ 폴리 실리콘같이 과도하게 도핑된 재료에서 바람직하게 실행되고 하부 표면 소모를 줄이기 위하여 두꺼운 유전체 유리상에 배치된다. 따라서, 만약 N 웰 저항(well resistor)이 기준 저항 아래에 배치되고 그것의 단부에서 동일 전압으로 구동되면, 기준 저항의 하부상에 로컬 평균 전기장은 일정하게 될 것이다.
도 5에서, 기준 저압(VA(0) 내지 VA(16))은 직렬의 32Ω 저항을 포함하는 레지스터 래더(ladder) 네트워크를 사용하여 형성된다. 다른 한편, 전압(VB(0) 내지 VB(19))은 VA 기준 전압을 생성하는 네트워크의 서브네트워크를 사용하여 생성된다. 이런 서브네트워크는 기준 전압(VA(1) 내지 VA(3))을 발전시키기 위하여 사용된 32Ω 저항을 형성하기 위하여 적어도 부분적으로 사용된 4Ω 의 레지스터 직렬접속이다. 동일한 해석이 리턴 기준 전압(VAR(0) 내지 VAR(19) 및 VBR(0) 내지 VBR(19))에 적용된다.
도 1 SAR(122)의 출력 신호(D(0) 내지 D(6), DO6 및 D(7) 내지 D(11))는 DAC(124, 126, 128 및 130)에 제공된다. 이들 DAC는 그것중 하나가 레지스터 래더 네트워크(510)에 결합되고 다른 하나가 레지스터 래더 네트워크(512)에 결합되는, 본 발명의 실시예에서 사용된 각각의 DAC가 한쌍의 DAC를 포함하는 것을 제외하고 본 발명의 대응 DAC와 동일 방식으로 동작한다. 네트워크(510)로부터 기준 아날로그 신호(VA 및 VB)를 수신하기 위하여 결합된 DAC는 출력 신호(DA1 내지 DA6)를 생성한다. 네트워크(512)로부터 신호(VAR 및 VBR)를 수신하기 위하여 결합된 DAC는 출력 신호(DA1R 내지 DA6R)를 생성한다.
여기에 기술된 실시예가 본 발명의 일반적인 원칙을 도시한다는 것은 이해된다. 변형은 본 발명의 사상 및 범위로부터 벗어나지 않고 당업자에 의해 쉽게 가해질 수 있다. 예를들어, 일정한 임피던스 스위칭 회로는 비교적 고 주파수를 가지는 신호가 전송 게이트를 통하여 통과되는 다른 형태의 ADC 및 다른 응용에서 바람직하게 사용될 수 있다. 예를들어 그런 회로는 비교기를 교차 포인트 스위칭하고 게이트된다. 이들 응용에서 이런 회로의 사용은 입력 신호가 실질적으로 고조파 왜곡이 없다는 것을 보장한다.

Claims (7)

  1. 실질적으로 입력 신호의 순시 레벨에 상관없이 입력 신호에 대해 실질적으로 일정한 임피던스를 나타내는 일정 임피던스 샘플링 스위치로서,
    제어 신호에 응답하여 상기 입력 신호를 샘플링 회로에 선택적으로 연결하기 위한 전기 제어 스위치 ;
    상기 일정 임피던스 샘플링 스위치에 의해 샘플링 시퀀스를 시작하기 위한 스위칭 신호를 수신하는 단자 ;
    제1 지연 스위칭 신호에 응답하여 저장된 전위를 생성하는 프리 차징(precharging) 회로; 및
    제2 지연 스위칭 신호에 응답하여, 상기 전기 제어 스위치에 대한 제어 신호를 생성하기 위해 상기 저장된 전위를 입력 신호에 연결하는 부트스트랩핑(bootstrapping) 회로를 포함하는 일정 임피던스 샘플링 스위치.
  2. 제 1항에 있어서, 상기 전기 제어 스위치는 입력 신호를 수신하기 위하여 결합된 소스 전극, 샘플링 회로에 결합된 드레인 전극 및 제어 신호를 수신하기 위하여 결합된 게이트 전극을 가지는 단일 MOS 트랜지스터인 일정 임피던스 샘플링 스위치.
  3. 제 2항에 있어서, 상기 스위칭 신호에 응답하여, 제 1 및 제 2 지연 스위칭신호를 생성하는 타이밍 회로를 더 포함하고, 상기 제 1 및 제 2 지연 스위칭 신호는 스위칭 신호의 대응 변이에 대해 지연된 변이를 갖는 일정 임피던스 샘플링 스위치.
  4. 입력 신호를 수신하기 위한 입력 단자 ;
    출력 신호를 제공하기 위한 출력 단자 ;
    상기 입력 단자 및 출력 단자 사이에 생성되며, 제어 전극에 제공된 제어 신호 및 상기 입력 신호 간의 진폭의 상대적 차에 응답하여 제어되는 전도 채널을 갖는 스위칭 수단 ; 및
    상기 스위칭 수단용 제어 신호를 생성하기 위한 제어 수단을 포함하는 일정임피던스 스위칭 회로로서, 상기 제어 수단은,
    스위치가 도통될 때 소정 기준 신호에 상대적인 제 1값 및 상기 스위치가 비도통될 때 소정 기준 신호에 상대적인 제 2값을 가지는 제 1신호를 생성하고, 재1 지연 스위칭 신호에 응답하여 상기 소정 기준 신호로부터 상기 제1 신호를 분리하기 위한 프리 차징 수단, 및
    소정 신호로부터 입력 신호로 제 1신호를 참조하는데 사용되는 기준 신호를 변화시키고, 상기 변화된 기준 신호를 사용하여 제어 신호로서 제 1신호를 제공하고, 상기 제1 신호를 상기 입력 신호에 연결하고, 상기 제2 지연된 스위칭 신호에 응답하여 상기 제1 신호를 상기 스위칭 수단에 인가하기 위한, 입력 단자에 연결된 부트스트랩핑 수단을 포함하는 일정 임피던스 스위칭 회로.
  5. 제 4항에 있어서, 상기 제어 수단은,
    상기 스위치가 도통되면 제 1상태에 있고 스위치가 도통되지 않으면 제 2상태에 있는 스위칭 신호를 수신하기 위한 수단 ; 및
    상기 스위칭 신호의 대응 변화에 관련하여, 스위칭 신호에 응답하여 제 1 및 제 2시간량 만큼 지연된 변이를 가지는 제 1 및 제 2지연 스위칭 신호를 생성하기 위한 수단을 포함하는 일정 임피던스 스위칭 회로로서,
    상기 프리 차징 수단은 상기 스위칭 수단에 응답하여 상기 제 1신호를 생성하기 위한 제 2상태에 있는 것을 특징으로 하는 일정 임피던스 스위칭 회로.
  6. 제 5항에 있어서, 상기 스위칭 수단은 각각의 소스 및 드레인 전극 사이에 형성된 전도 채널을 가지며 제어 전극으로서 게이트 전극을 갖는 N-채널 금속 산화물 반도체(NMOS) 트랜지스터이고,
    상기 프리 차징 수단은,
    제 1 및 제 2단자를 갖는 캐패시터;
    캐패시터의 제 1단자 및 상대적으로 양인 전위의 소스 사이에 연결되고, 상기 캐패시터의 제 1단자를 상대적으로 양인 전위의 소스에 선택적으로 연결하기 위한 제 1지연 스위칭 신호에 응답하는 제 1스위치; 및
    캐패시터의 제 2단자 및 상대적으로 음인 전위의 소스 사이에 연결되고, 상기 제1 지연 스위칭 신호에 응답하여 상기 캐패시터의 제2 단자를 상대적으로 음인전위의 소스에 선택적으로 연결하기 위한 제2 스위치를 포함하는 것을 특징으로 하는 일정 임피던스 스위칭 회로.
  7. 제 6항에 있어서, 상기 상대적으로 양인 전위의 소스는 상기 스위칭 신호인 것을 특징으로 하는 일정 임피던스 스위칭 회로.
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