JP3888665B2

JP3888665B2 - アナログ・ディジタル変換の方法とデバイス

Info

Publication number: JP3888665B2
Application number: JP2000527029A
Authority: JP
Inventors: グスタフソン、ミカエル; タン、ニアンクシオング
Original assignee: インフィネオンテクノロジーズアクチェンゲゼルシャフト
Priority date: 1997-12-29
Filing date: 1998-12-23
Publication date: 2007-03-07
Anticipated expiration: 2018-12-23
Also published as: SE513044C2; WO1999034517A1; DE69821990T2; JP2002500461A; CA2316805A1; WO1999034517B1; CN1285090A; EP1044505A1; CN1126258C; DE69821990D1; TW461190B; KR20010033638A; AU2082299A; ES2217618T3; SE9704895D0; US6160508A; EP1044505B1; SE9704895L

Description

【０００１】
（発明の分野）
本発明はＳＣ（スイッチドキャパシタ）ＡＤＣ（アナログ・ディジタル変換器）に関するもので、特に広帯域電気通信応用に用いるものに関する。
【０００２】
（関連技術の説明）
広帯域電気通信応用では、ＳＮＤＲ（信号対雑音および歪み比）の高い高速のアナログ・ディジタル変換器（ＡＤＣ、またはＡＤ変換器）が必要である。
並列方式を用いることにより、多相クロックで制御される複数の低速サブＡＤＣから高速ＡＤＣを作成することができる。Black 他の「時間インターリーブド変換器アレイ (Time Interleaved Converter Arrays)」、IEEE Journal of Solid State Circuits, Vol SC-15, No 6, pp 1022-29, December 1980、は並列のすなわち時間インターリービング方式を用いた高速重み付きコンデンサＡＤＣを開示している。
【０００３】
複数の誤差源があるために並列ＡＤＣの性能には限界がある。サブＡＤＣのオフセットが異なり、また利得が異なるために歪みが発生する。別の厄介な誤差源は並列チャンネル内のサンプリング位相スキューであって、これも歪みの原因になる。ディジタル領域で信号を再構築するには、２つの連続したサブＡＤＣの間のサンプリング時刻の間隔が等しくなければならない。２つの連続したサブＡＤＣの間のサンプリング時刻の間隔の差を位相スキューと呼ぶ。位相スキューが発生する理由は、異なる場所の異なるクロック位相によりサンプリング時刻を制御するからである。雑音や不平衡の寄生容量があると位相スキューの原因になる。
【０００４】
ＳＮＤＲと位相スキューの関係については、「不均一にサンプリングされた信号のディジタル・スペクトル：基礎と高速波形ディジタイザ (Digital Spectra of Nonuniformly Sampled Signals: Fundamentals and High Speed Waveform Digitizers)」,IEEE T. Instrumentation and measurement, Vol 37, No 2, p 245-51, June 1988、に述べられている。
Conroy 他の「１μｍＣＭＯＳ内の８−ｂ８５−Ｍｓ／ｓ並列パイプラインＡ／Ｄ変換器 (An 8-b 85-Ms/s Parellel Pipeline A/D Converter in 1 μm CMOS), IEEE J. Solid State Circuits, Vol 28, No 4, pp 44754, April 1993は、測定値からの近似によるタイミング不一致が約２５ｐｓであるＣＭＯＳ内の４チャンネルＡＤＣについて開示している。これは、高い信号周波数で高いＳＮＤＲを必要とする広帯域電気通信応用には不十分である。
【０００５】
これを克服する１つの方法は入力にトラック・ホールド増幅器を置くことである。これは、非常に高い周波数で大きな容量負荷を駆動する高利得演算増幅器を必要とするので望ましくない。
Yagi 他の米国特許番号第５，２４７，３０１号は、共通のアナログ入力スイッチと第２のアナログ・スイッチとを直列にしてタイミング誤差を減らす、２段階ＡＤＣすなわちサブ・フラッシュ型ＡＤＣを開示している。サブ変換器の数に関係なく、アナログ入力スイッチのクロックは全てのサンプル・ホールド・スイッチの制御信号と同じ周波数を有する。全てのスイッチは同じ位相でターンオンする（共通スイッチだけターンオフすれば他のスイッチはターンオフする）。共通スイッチはデバイスの入力にあるので、スイッチ（例えば、ＭＯＳトランジスタ）の構造から、ターンオフ時刻は入力電圧の関数である。ＭＯＳスイッチの電荷を再配分するために、電荷注入誤差という別の誤差源が生じる。信号に依存しない部分（すなわち、電荷注入によるオフセット電圧）は米国特許番号第５，２４７，３０１号の図３、４、５に開示されている補償器を用いて或る程度は補償することができる。しかし信号に依存する電荷注入誤差は補償されない。信号に依存するターンオフ時刻と信号に依存する電荷注入誤差によりＡＤＣ内に強い歪みが発生するので、このデバイスは高い動的性能のＡＤＣに適用することはできない。
【０００６】
（概要）
したがって、本発明の目的は並列スイッチドキャパシタＡＤＣ内のサンプリング位相スキューの問題を解決することである。
本発明の別の目的は、サンプリング位相スキューによる歪みの少ない、受動サンプリングと能動ホールディングを有する高速ＡＤＣの方法とデバイスを提供することである。
本発明の更に別の目的は、サンプリングに演算増幅器を用いる必要のない高速並列ＡＤＣの方法とデバイスを提供することである。
【０００７】
本発明の別の目的は、任意の型のサブＡＤＣを用いる高速並列ＡＤＣのタイミング特性を改善し、しかも高い動的性能を保つ方法とデバイスを提供することである。
かかる目的は独立クレームの特徴的性能を有する方法とデバイスにより達成される。本発明の別の機能と改善は従属クレームに示す。
【０００８】
本発明の或る実施の形態に係る、任意の型のサブＡＤＣを用いる並列スイッチドキャパシタＡＤＣはグローバル・クロック位相により制御する受動サンプリング方式を含み、サンプリング位相スキューの影響を減らす。グローバル・クロック位相の周波数はチャンネル・クロック位相の周波数に比べてＭ倍高い。個別のサンプル・ホールド・スイッチのチャンネル・クロック位相はスキューがあるので、個別のサンプル・ホールド・スイッチは同時にはターンオンしない。サンプリング時刻は共通スイッチのターンオフ（グローバル・クロック位相により制御される）により決まる。ターンオフ時刻の信号依存性と電荷の再配分による誤差は大幅に削減される。このため、本発明のデバイスは高い動的性能のＡＤＣに適している。また、サンプリング段に演算増幅器を必要としないので高速応用に適している。更に、高速並列ＳＣＡＤＣ内のサンプリング位相スキューに関する歪みを２０−４０ｄＢ減らすことができる。
【０００９】
（実施の形態の詳細な説明）
制限されない実施の形態を用いて、添付の図面を参照して本発明を以下に説明する。図面中、同じ部分は同じ参照記号で示す。
図１は本発明の第１の実施の形態に係る、サブＡＤＣと呼ぶＭ個の同じＡＤＣを含むＭチャンネルの並列ＡＤＣのブロック図を示す。第１、第２、第Ｍのチャンネルだけを示し、その他は簡単のために省略した。各チャンネルはＡＤＣの入力１に接続し、Ｓ／Ｈ（サンプルおよびホールド）手段２、４、６の後に、直列にサブＡＤＣ８、１０、１２を接続する。サブＡＤＣ８、１０、１２は任意の型のＡＤＣでよい。Ｓ／Ｈ手段２、４、６は受動サンプリング手段３、７、１１と能動ホールディング手段５、９、１３を含み、当業者によく知られた方法でクロック手段（図示せず）が生成するチャンネル・クロック位相φ_iによりこれを制御する。各チャンネルはＭＵＸ１４（マルチプレクサ）に並列に接続する。
【００１０】
第１のサブＡＤＣ８はＡＤＣの入力１の入力電圧Ｖ_inをクロック位相φ₁でサンプリングし、第２のサブＡＤＣ１０は入力電圧Ｖ_inをクロック位相φ₂でサンプリングし、第ＭのサブＡＤＣ１２は入力電圧Ｖ_inをクロック位相φ_Mでサンプリングする。各位相のサンプリング時間をＴ_s、各位相の繰返し周期をＴとする。各サブＡＤＣは、変換時間Ｔ_cの間にアナログ・サンプルＳ_aをディジタル・サンプルＳ_dに変換する。次にディジタル・サンプルをＭＵＸで結合してＡＤＣの出力１６に与える。Ｔ_cは次式で与えられる。
【数１】

ただし、Ｔは各位相の繰返し周期、Ｔ_sはサンプリング時間、ＭはサブＡＤＣの数である。各サブＡＤＣは各繰返し周期Ｔ毎に１出力だけ出すが、並列ＡＤＣはサンプリング時間Ｔ_s＝Ｔ／Ｍ毎に１出力を出すことができる。したがって、速度はサブＡＤＣに比べてＭ倍に増加する。
【００１１】
上の説明から分かるように、複数の低速サブＡＤＣを並列に接続することにより高速ＡＤＣを作成することができる。唯一の高速部分は受動サンプリング回路であって、この回路は時間間隔Ｔ_sの間にアナログ入力を追跡してサンプリングする必要がある。
ディジタル領域で信号を再構築するには、２つの連続するサブＡＤＣの間のサンプリング時刻の間隔は等しくなければならない。位相スキューが正規分布であると仮定すると、ＳＮＤＲと位相スキューの関係は次式で与えられる。
【数２】

【００１２】
位相スキューの問題は、サンプリング時刻に差があると、アナログ信号は常に変化するので対応するサブＡＤＣが誤ったアナログ値をサンプリングする、ということである。所定の位相スキューでは、信号の周波数が高いほどＳＮＤＲは低い。
本発明の第１の実施の形態に係る位相スキューを小さくするため、Ｓ／Ｈ手段をチャンネル・クロック位相φ_iで制御するだけでなく、当業者によく知られたクロック手段（図示せず）により生成されるグローバル・クロック位相φで更に制御する。
【００１３】
本発明の第１の実施の形態では、受動サンプリング回路のサンプリング時刻を定義するのにグローバル・クロック位相φを用い、アナログ入力のサンプリングは各サブＡＤＣで行う。サンプリング回路をグローバル・クロック位相φで制御し、これによりサンプリング時刻を定義する。グローバル・クロック位相φがハイでφ_iもハイのとき、第ｉサブＡＤＣが入力電圧Ｖ_inをサンプリングする。グローバル・クロック位相φがローになるとサンプリング・コンデンサの一方の極板が浮動するので、サンプリング・コンデンサはアナログ値をサンプリングする。グローバル・クロック位相φがローになった後にクロック位相φ_iはローになる。連続したクロック位相φ_iの間の位相スキューが大きい場合でもサンプリング時刻に影響しないので、位相スキューの問題はなくなる。しかし寄生コンデンサがあるので、クロック位相φがローであってもクロック位相φ_iがローでない場合は、アナログ入力が変化するとサンプリング・コンデンサに蓄積される電荷はやはり変化する。
【００１４】
図２は、本発明の第１の実施の形態に係る、Ｓ／Ｈ（サンプルおよびホールド）手段２、４、６を制御するクロック位相の図を示す。本発明の第１の実施の形態では、グローバル・クロック位相φの繰返し周波数はチャンネル・クロック位相φ_iの繰返し周波数よりＭ倍高く、またグローバル・クロック位相φはチャンネル・クロック位相φ_iより少し前に状態を変える。グローバル・クロック位相φがチャンネル・クロック位相φ_iより後に状態を変えた場合は、グローバル・クロック位相を有する効果はない。個別のサンプル・ホールド・スイッチ（すなわち、第１のチャンネルでは第１のスイッチＳＷ１と第２のスイッチＳＷ２）のクロック位相は、図２に示すようにスキューがあるので、個別のサンプル・ホールド・スイッチは同時にはターンオンしない。
【００１５】
図３は、本発明の第１の実施の形態に係る、１チャンネルの並列ＡＤＣのサンプリング手段３を示す。第１のスイッチＳＷ１はサンプリング手段３の入力２０とコンデンサＣ_iの第１の側２１の間に接続する。コンデンサＣ_iの第２の側２３は第２のスイッチＳＷ２を介してサンプリング手段３のノード２２に接続する。また前記ノード２２は第３のスイッチＳＷ３を介して接地に接続する。図１のＳ／Ｈ手段２、４、６に含まれる全てのサンプリング手段３、７、１１は並列に接続するので、第３のスイッチＳＷ３は全てのチャンネルにより共有され、グローバル・クロック位相φにより制御される。チャンネル・クロック位相φ_iは第１のスイッチＳＷ１と第２のスイッチＳＷ２を制御する。好ましい実施の形態では、スイッチＳＷ１、ＳＷ２、ＳＷ３はＮＭＯＳトランジスタで構成するが、切替え機能は当業者によく知られた多くの方法で実現してよい。
【００１６】
サンプリング時刻は、サンプリング・コンデンサＣ_iの第２の側２３と接地とを接続する第３のスイッチＳＷ３のターンオフにより決定する（他のチャンネルも同様である）。ターンオフ時刻の信号依存性と電荷再配分による誤差は、大幅に削減される。このため、本発明の実施の形態は高い動的性能のＡＤＣに極めて適している。
図４は、本発明の第１の実施の形態に係る、Ｍチャンネル並列ＡＤＣのサンプリング手段３、７、１１を示す。各サンプリング手段３、７、１１の構造は図３と同様であり、サンプリング手段３、７、１１は全て互いに並列に接続されている。第１、第２、第Ｍのサンプリング手段だけを図示し、その他は簡単のために省略した。図３で説明したように、第１のサンプリング手段３は第１のスイッチＳＷ１、第１のコンデンサＣ₁、第２のスイッチＳＷ２を含む。第２、第３、第Ｍのサンプリング手段の設計も同じである。第３のスイッチＳＷ３は全ての並列サンプリング手段に共通である。
【００１７】
図５は、本発明の第１の実施の形態に係る、並列ＡＤＣ内の第ｉチャンネルのＳ／Ｈ手段を示す。サンプリング手段３は図３に説明したものと同じであり、第１、第２、第３のスイッチＳＷ１、ＳＷ２、ＳＷ３と、サンプリング・コンデンサＣ_iを含む。サブＡＤＣがサンプリングされたアナログ値を処理するためには、サンプル値をホールドする必要がある。ホールディング手段５として各チャンネルのサブＡＤＣ毎に１個の演算増幅器３０を用いる。このため、サンプリング・コンデンサＣ_iを演算増幅器３０のフィードバック・ループに入れる。サンプリング・コンデンサＣ_iの両側に第５および第６のスイッチＳＷ５、ＳＷ６を追加する。このようにして、サンプリング・コンデンサＣ_iの第１の側２１は第５のスイッチＳＷ５を介して増幅器３０の出力３２に接続し、サンプリング・コンデンサＣ_iの第２の側２３は第６のスイッチＳＷ６を介して増幅器３０の反転入力３４に接続する。非反転入力３６は接地に接続する。
【００１８】
クロック位相を図２に示す。図５を併せて参照すると、チャンネル・クロック位相φ_iがハイでグローバル・クロック位相φもハイのときは第１、第２、第３のスイッチＳＷ１、ＳＷ２、ＳＷ３が閉じ、第５、第６のスイッチＳＷ５、ＳＷ６が開いて演算増幅器３０は切り離され、コンデンサＣ_iはアナログ入力電圧Ｖ_inをサンプリングする。次にグローバル・クロック位相φがローになって第３のスイッチＳＷ３が開く。これがサンプリング位相である。チャンネル・クロック位相φ_iがロー（すなわち、クロック位相φ_i）になると、第１および第２のスイッチＳＷ１、ＳＷ２が開き、第５および第６のスイッチＳＷ５、ＳＷ６が閉じて、コンデンサＣ_iは演算増幅器に負帰還接続する。これがホールド位相である。
【００１９】
図５に、サンプリング・コンデンサＣ_iの第２の側２３の寄生容量Ｃ_p1と、第２のスイッチＳＷ２と第３のスイッチＳＷ３の間のＣ_p2と、演算増幅器の入力容量Ｃ_opを示す。本発明に係る回路を設計するときはこれらを全て考慮しなければならない。本発明に係るサンプリング法を用いると、これらの寄生容量に起因する誤差が生じる。本発明に係るサンプリング法を並列ＡＤＣに適用すると、異なるチャンネルの寄生容量の間の不一致による歪みが生じる。したがって、本発明の方法とデバイスを用いるときに位相スキュー誤差の影響を完全に除去することはできないが、誤差は次の係数倍だけ減少する。
【数３】

【００２０】
サンプリング・スイッチ（すなわち、第３のスイッチＳＷ３）が開く時刻をｔとし、第２のスイッチＳＷ２が開く時刻をｔ＋τとする。Ｃ_p2に蓄積された電荷のために、信号に依存する誤差が出力信号に出る。時刻ｔにおける第２の側２３（すなわち、Ｃ_iの右側の極板ノード）の全電荷は
【数４】

第２のスイッチＳＷ２が開く時刻ｔ＋τには、サンプリング・コンデンサＣ_iの右側の極板の全電荷は次式で与えられる。
【数５】

【００２１】
電荷のやり取りなので、式（３）と（４）は互いに等しくなければならない。したがって、時刻ｔ＋τに寄生コンデンサにかかる電圧Ｖ₂は
【数６】

Ｃ_p2に蓄積される電荷は
【数７】

第２のスイッチＳＷ２が開くとＣ_p2に蓄積された電荷は消え、演算増幅器を用いるとサンプリング・コンデンサＣ_iと寄生コンデンサＣ_p1に蓄積された電荷は全てホールド位相中に転送される。かかる構成を図５に示す。
【００２２】
理想的な演算増幅器であれば、サンプリング・コンデンサＣ_iと寄生容量Ｃ_p1に蓄積された電荷は全て完全に転送される。唯一の誤差源は時刻ｔ＋τにＣ_p2に蓄積された消滅電荷によるものである。したがって、サンプリングの後のアナログ出力電圧Ｖ_outは次式で与えられる。
【数８】

【００２３】
Ｍ個の並列チャンネルがあり、クロック位相φにより制御される第３のスイッチＳＷ３が時刻
【数９】

に開き、クロック位相φ_iにより制御されるチャンネルｉ（ｉ＝１，２，．．．，Ｍ）の第２のスイッチＳＷ２が時刻
【数１０】

に開くとする。ただし、Ｔ_sは平均サンプリング周期、τは第ｉチャンネルの第３のスイッチＳＷ３と第２のスイッチＳＷ２のターンオフ間の平均遅れ、ｔ_skew,iはクロック位相φ_iの相対的クロック・スキューである。
【００２４】
全てのチャンネルの寄生コンデンサとサンプリング・コンデンサが等しく（すなわち、係数ａが全てのチャンネルで等しい）、時間スキューは正規分布であって分散がσ_i ²の独立ランダム変数と仮定すると、ａとｆ_inτが小さいときのＳＮＤＲは
【数１１】

で近似することができる。ただしｆ_inは入力信号の周波数である。
【００２５】
式（１１）から、寄生コンデンサがあると位相スキュー誤差の影響は完全には除かれないが、式（２）で与えられる普通のサンプリング法を用いる並列ＡＤＣのＳＮＤＲに比べて、誤差は１／ａに減少する。
本発明ではサンプリングは受動的であって非常に高速のサンプリングが可能である。またホールディングは能動的であるが、演算増幅器が安定する時間はサンプリング時間に比べてＭ−１倍（Ｍはチャンネル数）長いので、演算増幅器は高速である必要はない。したがって、図５のＳ／Ｈ回路は高速の並列ＡＤＣに適している。
【００２６】
２チャンネル並列ＡＤＣでは、１個の演算増幅器を２チャンネルで共用することができる。かかる共用は本発明に係るＡＤＣでももちろん用いることができる。したがって、ＭチャンネルのＡＤＣは２チャンネル毎に１個の演算増幅器を用いてよい。上に述べた実施の形態のホールディング手段５、９、１３はチャンネル毎に１個の演算増幅器を備えているが、１個の演算増幅器を含む２チャンネルに共通のホールディング手段として、または２チャンネルに少なくとも１個の演算増幅器を含む全てのチャンネルに共通のホールディング手段として、設計してもよい。
【００２７】
上に説明した実施の形態はシングルエンド型デバイスに適用される新規な概念を示したが、完全な差動形のシステムにも同様にして適用することができる。
また理解されるように、上述の実施の形態は制限されたものではなく、当業者は本発明の範囲内で他の実施の形態を考案することができるものである。
【図面の簡単な説明】
本発明とその目的および利点をよく理解するため、添付の図面を参照して実施の形態の制限されない例を説明する。
【図１】本発明の第１の実施の形態に係る並列ＡＤＣのブロック図である。
【図２】本発明の第１の実施の形態に係るＳ／Ｈ（サンプル・ホールド）手段を制御するクロック位相の図を示す。
【図３】本発明の第１の実施の形態に係る１チャンネルの並列ＡＤＣのサンプリング手段を示す。
【図４】本発明の第１の実施の形態に係るＭチャンネルの並列ＡＤＣのサンプリング手段を示す。
【図５】本発明の第１の実施の形態に係る１チャンネルの並列ＡＤＣのＳ／Ｈ手段を示す。

Claims

並列アナログ・ディジタル変換器であって、入力端末（１）とマルチプレクサ（１４）の間に多数の並列チャンネルを備え、各チャンネルは
- チャンネル・クロック位相（φ_i）の制御により入力端末（１）の信号（Ｖ_in）をサンプリングするサンプリング手段（２，４，６）と、
- サンプリング手段（２，４，６）とマルチプレクサ（１４）の間に接続されサンプリング手段（２，４，６）からのサンプルを変換する変換器手段（８，１０，１２）と、
を備え、その特徴は、全てのチャンネルに共通のスイッチ（ＳＷ３）と各サンプリング手段（ＳＷ１，Ｃ₁，ＳＷ２）とを直列にして接地に接続し、各チャンネル・クロック位相（φ_i）が状態を変える少し前にその状態を変えるグローバル・クロック位相（φ）によりスイッチ（ＳＷ３）を制御して変換器手段（８，１０，１２）にサンプルを与えることである、並列アナログ・ディジタル変換器。