ES2217618T3 - Metodo y dispositivo para la conversion analogico-digital. - Google Patents
Metodo y dispositivo para la conversion analogico-digital.Info
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Abstract
Un convertidor analógico-digital en paralelo que comprende varios canales en paralelo entre un terminal de entrada (1) y un multiplexor (14), comprendiendo cada canal: - medios de muestreo (3, 7, 11) controlados por una fase de reloj del canal (i) para muestrear por turno una señal (Vent) en el terminal de entrada (1), y - medios de convertidor (8, 10, 12) conectados entre los medios de muestreo (3, 7, 11) y el multiplexor (14) para convertir las muestras de los medios de muestreo (3, 7, 11), caracterizados porque un conmutador (SW3), común a todos los canales, está conectado en serie con los respectivos medios de muestreo (SW1, C1, SW2) a tierra, estando controlado el conmutador (SW3) por una fase del reloj global adaptada para cambiar su estado ligeramente antes de que la fase del reloj del canal respectivo (i) cambie su estado para proporcionar las muestras a los medios del convertidor (8, 10, 12).
Description
Método y dispositivo para la conversión
analógico-digital.
La presente invención está relacionada con los
convertidores analógico-digitales (ADC) de tipo SC
(condensador conmutado), particularmente para su utilización en
aplicaciones de telecomunicaciones de banda ancha.
En las aplicaciones de telecomunicaciones de
banda ancha, existe una necesidad de convertidores
analógico-digitales de alta velocidad (ADC, o
convertidores AD) con una alta SCNR (relación de señal/ruido y
distorsión).
Mediante el uso de un paralelismo, un ADC rápido
puede ser construido a partir de varios sub-ADC
lentos, controlados por un reloj multifase. El documento titulado
"Matrices de convertidores intercalados en el tiempo", de Black
y otros, Revista de Circuitos de Estado Sólido del IEEE, volumen
SC-15, número 6, página 1022-29, de
Diciembre de 1980, expone un ADC de condensador ponderado de alta
velocidad, utilizando la técnica de intercalación en el tiempo o en
paralelo.
Distintas fuentes de errores limitan el
rendimiento de los ADC en paralelo. Distintos desplazamientos y
diferentes ganancias en los sub-ADC generan
distorsión. Otra fuente de errores molestos corresponde al desfase
de muestreo en los canales en paralelo, que introduce distorsión.
Los instantes de muestreo tienen que estar separados de forma igual
entre dos sucesivos sub-ADC, con el fin de
reconstruir la señal en el dominio digital. La diferencia en la
distancia de los instantes de muestreo entre dos sucesivos
sub-ADC se denomina como desfase. El desfase surge
debido al hecho de que el instante de muestreo está controlado por
diferentes fases del reloj en diferentes lugares. Cualquier ruido y
los parásitos no balanceados contribuyen al desfase.
La relación entre la SNDR y el desfase está
expuesta en el documento titulado "Espectros digitales de señales
muestreadas no uniformemente: Fundamentos y digitalizadores de
formas de onda de alta velocidad", T. Instrumentación y medida
del IEEE, volumen 37, número 2, pag. 245-51, Junio
1988.
El documento titulado "Convertidor canalizado
A/D en paralelo de 8 bits de 85 Ms/s en un CMOS de 1 \mum", de
Conroy y otros, Revista de Circuitos de Estado Sólido del IEEE,
volumen 28, número 4, Pág. 44754, expone un ADC de cuatro canales en
CMOS con una desadaptación de sincronización en el tiempo
aproximadamente de medidas de aproximadamente 25 ps. Este no es
adecuado para las aplicaciones de telecomunicaciones de banda ancha,
en donde se precisa de una SDNR alta para señales de alta
frecuencia.
Una forma de solucionar esto es colocar un
amplificador de seguimiento y retención en la entrada. Esto no es
deseable porque ello requiere un amplificador operacional de alta
ganancia que controle una carga capacitiva grande a una frecuencia
muy alta.
La patente de los EE.UU. número 5247301, de
Yahagi y otros, expone un ADC de dos etapas o de tipo
sub-flash, utilizando un conmutador de entrada
analógico común, en serie con un segundo conmutador analógico, para
reducir el error de sincronización en el tiempo. Independientemente
del numero de convertidores, la señal de reloj para el conmutador de
entrada analógico tiene la misma frecuencia que las señales de
control para todos los conmutadores de muestreo y retención. Todos
los conmutadores son activados por la misma fase (solo la
desactivación del conmutador común conduce a la desactivación de los
demás conmutadores). El conmutador común se encuentra en la entrada
del dispositivo, por tanto debido a la implementación del conmutador
(por ejemplo, un transistor MOS), la conmutación en un instante es
una función del voltaje de entrada. Debido a la redistribución de la
carga de un conmutador MOS, se introduce otra fuente de error, el
error de inyección de carga. La parte independiente de la señal, es
decir, el voltaje de desplazamiento provocado por la inyección de
carga, puede ser compensada hasta cierto punto mediante el uso de un
compensador, tal como se expone en las figuras 3, 4 y 5 de la
patente de los EE.UU. numero 5247301. No obstante, el error de
inyección dependiente de la señal permanece pendiente de ser
compensado. El instante de desactivación dependiente de la señal y
el error de inyección de carga dependiente de la señal introducen
distorsiones muy fuertes en cualquier ADC; y por tanto este
dispositivo no es aplicable a un ADC de alto rendimiento
dinámico.
dinámico.
En consecuencia, es un objeto de la presente
invención el proporcionar una solución al problema del desfase de
muestreo en un ADC de condensador conmutado en paralelo.
Un objeto adicional de la invención es
proporcionar un método y un dispositivo para un ADC de alta
velocidad que tiene un muestreo pasivo y una retención activa, con
una distorsión reducida inducida por el desfase de muestreo.
Otro objeto de la invención es proporcionar un
método y un dispositivo para un ADC en paralelo de alta velocidad
sin necesidad de utilizar amplificadores operaciones para el
muestreo.
Otro objeto de la invención es proporcionar un
método y un dispositivo para mejorar las características de
sincronización en el tiempo de un ADC en paralelo de alta velocidad,
utilizando cualquier tipo de unidades sub-ADC,
manteniendo mientras tanto un rendimiento dinámico alto.
Estos objetos se consiguen mediante un método y
un dispositivo que tiene las funciones de caracterización de las
reivindicaciones independientes. Las características y mejoras
adicionales de la invención se proporcionan en las reivindicaciones
dependientes.
De acuerdo con una realización de la invención,
se proporciona un ADC de condensadores conmutados en paralelo que
utiliza cualquier tipo de sub-ADC, comprendiendo una
técnica de muestreo pasivo controlado por una fase de reloj global
para reducir la influencia del desfase de muestreo. La frecuencia de
la fase de reloj global en M veces mayor que la de las fases del
reloj del canal. Las fases del reloj del canal para los
conmutadores individuales de muestreo y retención están desfasadas,
de forma que ninguno de los conmutadores individuales de muestreo y
retención se activan al mismo tiempo. El instante de muestreo está
determinado por la desactivación del conmutador común (controlado
por la fase de reloj global). La dependencia de la señal del
instante de desactivación y de los errores debidos a la
redistribución de la carga se elimina hasta el primer orden. Esto
hace que el dispositivo de acuerdo con la invención sea adecuado
para los ADC de alto rendimiento dinámico. Adicionalmente, puesto
que no se precisan amplificadores operacionales en la etapa de
muestreo, son muy adecuados para aplicaciones de alta velocidad, e
incluso pueden se puede reducir la distorsión relacionada con el
desfase de muestreo en 20-40 dB en un ADC de
condensadores conmutados en paralelo de alta velocidad.
Para una mejor comprensión de la presente
invención y para futuros objetos y ventajas de la misma, se hace
referencia a la siguiente descripción de un ejemplo no exclusivo de
realizaciones consideradas conjuntamente con los dibujos adjuntos,
en los que:
la figura 1 es un diagrama de bloques de un ADC
en paralelo, de acuerdo con una primera realización de la
invención;
la figura 2 es un diagrama de fases del reloj que
controlan los medios S/H (muestreo y retención) de acuerdo con la
primera realización de la invención;
la figura 3 muestra unos medios de muestreo para
un canal de un ADC en paralelo de acuerdo con la primera realización
de la invención;
la figura 4 muestra unos medios de muestreo para
un ADC en paralelo de M canales de acuerdo con la primera
realización de la invención; y
la figura 5 muestra unos medios S/H (muestreo y
retención) para un canal de un ADC en paralelo de acuerdo con la
primera realización de la invención.
Se describirá a continuación la invención por
medio de unas realizaciones, las cuales son un ejemplo no exclusivo
de la misma, con referencia a los dibujos adjuntos, en los que los
caracteres de referencia idénticos designan partes idénticas o
similares.
La figura 1 muestra un diagrama de bloques de un
ADC en paralelo de M canales, de acuerdo con una primera realización
de la invención, que comprende M ADC idénticos, denominados
sub-ADC. Solo se muestran el primero, segundo y el
canal de orden M, habiendo sido omitidos el resto en aras de una
mayor claridad. Cada canal está conectado a una entrada 1 del ADC, y
comprende medios S/H (muestreo y retención) 2, 4, 6, seguido en
serie por un sub-ADC 8, 10, 12. Los
sub-ADC 8, 10, 12 pueden ser de cualquier tipo
conocido de ADC. Los medios S/H 2, 4, 6 comprenden medios de
muestreo pasivos 3, 7, 11, y medios de retención activos 5, 9, 13, y
estando controlados por una fase de reloj del canal \phi_{i},
generada por medios de reloj (no mostrados) de una forma bien
conocida para el técnico especializado en el arte. Los canales están
conectados en paralelo a un MUX 14 (multiplexor).
El primer sub-ADC 8 muestrea un
voltaje de entrada V_{ent} suministrado en la entrada 1 del ADC,
en una fase de reloj \phi_{1}, el segundo
sub-ADC 10 muestrea el voltaje de entrada V_{ent}
en la fase de reloj \phi_{2}, y el sub-ADC de
orden M 12 muestrea el voltaje de entrada V_{ent} en la fase de
reloj \phi_{M}. Se supone que la duración del muestreo para
cada fase es T_{s}, y que el periodo de repetición de cada fase es
T. Cada sub-ADC convierte una muestra analógica
S_{a} en una muestra digital S_{d} en un tiempo de conversión
T_{c}. Las muestras digitales se combinan entonces en el MUX y se
suministran a una salida 16 del ADC. El valor de T_{c} se
proporciona por
(1)T_{c} = T - T_{s} =
(M-1).
T_{s}
en donde T es el periodo de repetición para cada
fase, T_{s} es la duración del muestreo, y M es el número de
sub-ADC. Aunque cada sub-ADC puede
solo suministrar una salida en cada periodo de repetición T, el ADC
en paralelo es capaz de suministrar la salida en cada duración del
muestreo T_{s} = T/M. En consecuencia, la velocidad se incrementa
por un factor de multiplicación de M, en comparación con los
sub-ADC.
Tal como se observa en las exposiciones
anteriores, los ADC de alta velocidad pueden ser construidos
mediante la conexión de varios sub-ADC de menor
velocidad en paralelo. La única parte de alta velocidad corresponde
a los circuitos de muestreo pasivo, los cuales necesitan efectuar el
seguimiento y el muestreo de la entrada analógica durante el
intervalo de tiempo T_{s}.
Los instantes de muestreo tiene que estar
separados igualmente entre dos sub-ADC sucesivos,
con el fin de reconstruir la señal en el dominio digital. Si se
supone una distribución normal del desfase, la relación entre la
SNDR y el desfase está dada por
(2)SNDR=20 \cdot
long\left(\frac{1}{\sigma_{t} \cdot
f_{ent}}\right)-10 \cdot log
\left(\frac{(M-1)4\pi^{2}}{M}\right)
El problema del desfase es que cuando existe una
diferencia en los instantes de muestreo, el sub-ADC
correspondiente muestrea el valor analógico erróneo, puesto que la
señal analógica está cambiando continuamente. Con un desfase dado,
cuanto más alta sea la frecuencia de la señal, menor será la
relación SNDR.
Con el fin de reducir el desfase de acuerdo con
la primera realización de la invención, los medios S/H están
controlados no solo por la fase del reloj del canal \phi_{i},
sino adicionalmente por una fase del reloj global \phi, generada
también por unos medios de reloj (no mostrados) de una forma bien
conocida para el técnico especializado en el arte.
De acuerdo con la primera realización de la
invención, la fase del reloj global \phi se utiliza para definir
el instante de muestreo en un circuito de muestreo pasivo, y
teniendo lugar incluso el muestreo de la entrada analógica en cada
sub-ADC. El circuito de muestreo está controlado por
la fase del reloj global \phi, y esto define el instante de
muestreo. Cuando la fase del reloj global \phi tiene un nivel
lógico alto, y \phi_{i} es también alto, el voltaje de entrada
V_{ent} se muestrea por el sub-ADC de orden i.
Cuando la fase del reloj global \phi pasa a nivel bajo, el valor
analógico es muestreado por el condensador de muestreo, puesto que
una placa del condensador de muestreo está en estado flotante. La
fase del reloj \phi_{i} pasa siempre a nivel bajo después de que
la fase del reloj global \phi_{i} pasa a nivel bajo. Incluso
aunque exista un desfase grande entre las sucesivas fases de reloj
\phi_{i}, no tendrá influencia en el instante de muestreo, y por
tanto se elimina el problema relacionado con el desfase. No
obstante, debido a la capacitancia parásita, la carga almacenada en
el condensador de muestreo cambia todavía cuando cambia la entrada
analógica, incluso cuando la fase del reloj \phi es de nivel bajo,
si la fase del reloj \phi_{i} no tiene un nivel bajo.
La figura 2 muestra un diagrama de las fases del
reloj que controlan los medios S/H (muestreo y retención) 2, 4, 6,
de acuerdo con la primera realización de la invención. De acuerdo
con la primera realización de la invención, la frecuencia de
repetición de la fase del reloj global \phi es M veces mayor que
la frecuencia de repetición de la fase \phi_{i} del reloj del
canal, y la fase del reloj global \phi cambia de estado
ligeramente antes de la fase del reloj del canal \phi_{i}. Si
la fase del reloj global \phi cambiara de estado después de
hacerlo la fase del reloj del canal \phi_{i}, se perdería el
efecto de tener una fase del reloj global. Las fases del reloj para
los conmutadores individuales de muestreo y retención, es decir, en
el primer canal, el primer y segundo conmutadores SW1, SW2, se
desfasan de forma que ninguna de los conmutadores individuales de
muestreo y retención se activen al mismo tiempo, tal como se observa
en la figura 2.
La figura 3 muestra los medios de muestreo 3
para un canal de un ADC en paralelo, de acuerdo con la primera
realización de la invención. El primer conmutador SW1 está conectado
entre una entrada 20 de los medios de muestreo 3 y un primer lado de
un condensador C_{i}. El segundo lado 23 del condensador C_{i}
está conectado a través de un segundo conmutador SW2 a un nodo 22 de
los medios de muestreo 3, en el que el mencionado nodo 22 está
conectado también a través de un tercer conmutador SW3 a tierra.
Todos los medios de muestreo 3, 7, 11 que se encuentran en los
medios S/H 2, 4, 6 de la figura 1 están conectados en paralelo, de
forma que el tercer conmutador SW3 esté compartido por todos los
canales y controlado por la fase del reloj global \phi. La fase
del reloj del canal \phi_{i} controla el primer conmutador SW1 y
el segundo conmutador SW2. De acuerdo con la realización preferida,
los conmutadores SW1, SW2, SW3 comprenden transistores NMOS, pero la
función de conmutación podría ser implementada de varias formas,
bien conocidas para el técnico especializado en el arte.
El instante de muestreo está determinado por la
desactivación del tercer conmutador SW3, que conecta el segundo lado
23 del condensador de muestreo C_{i} a tierra, (y de igual forma
en los demás canales). La dependencia de la señal del instante de
desactivación, y los errores debidos a la redistribución de carga
quedan eliminados hasta el primer orden. Esto hace que la
realización de la invención sea muy adecuada para los ADC de alto
rendimiento dinámico.
La figura 4 muestra los medios de muestreo 3, 7,
11 para un ADC en paralelo de M canales, de acuerdo con la primera
realización de la invención. Cada uno de los medios de muestreo 3,
7, 11 están construidos como el de la figura 3, y todos los medios
de muestreo 3, 7, 11 han sido conectados en paralelo entre sí. Solo
se han mostrado los medios de muestreo correspondientes al primer,
segundo, tercero y de orden M, habiéndose omitido el resto en aras
de una mayor claridad. Los primeros medios de muestreo 3 comprenden
el primer conmutador SW1, el primer condensador C_{1} y el
segundo conmutador SW2, según se expone en la figura 3. Los
segundos, terceros y de orden M de los medios de muestreo están
designados en la forma correspondiente. El tercer conmutador SW3 es
común para todos los medios de muestreo en paralelo.
La figura 5 muestra unos medios S/H para el
canal de orden i en un ADC en paralelo de acuerdo con la primera
realización de la invención. Los medios de muestreo 3 son los mismos
que los descritos en relación con la figura 3, y comprenden el
primero, segundo y tercer conmutadores SW1, SW2, SW3 y el
condensador de muestreo C_{i}. Con el fin de que los
sub-ADC procesen el valor analógico muestreado, se
necesita retener el valor muestreado. Al igual que con los medios de
retención 5, se utiliza un amplificador operacional 30 para cada
sub-ADC en cada canal. Esto se lleva a cabo dejando
que el condensador de muestreo C_{i} sea conmutado en el bucle de
realimentación del amplificador operacional 30. Se añaden un quinto
y sexto conmutadores SW5, SW6 en cada lado del condensador de
muestreo C_{i}. De esta forma, el primer lado 21 del condensador
de muestreo C_{i} está conectado a través del quinto conmutador
SW5 a la salida 32 del amplificador 30, y el segundo lado 23 del
condensador de muestreo C está conectado a través del sexto
conmutador SW6 a la entrada inversora 34 del amplificador 30. La
entrada no inversora 36 está conectada a
tierra.
tierra.
Las fases del reloj se muestran en la figura 2.
Con referencia también a la figura 5, cuando la fase del reloj del
canal \phi_{i} es de nivel alto y la fase del reloj global
\phi es de nivel alto, el primero, segundo y tercer conmutadores
SW1, SW2, SW3 están cerrados, y el amplificador operacional 30 se
desconecta conforme el quinto y sexto conmutadores SW5, SW6 se
abren, y el condensador C_{i} muestrea el voltaje V_{ent} de la
entrada analógica. A continuación, la fase del reloj global \phi
es de nivel bajo y se abre el tercer conmutador SW3. Esta es la fase
de muestreo. Cuando la fase del reloj del canal \phi_{i} es de
nivel bajo, es decir, en la fase de reloj \overline{\phi}_{i}, el
primer y segundo conmutadores SW1, SW2 se abren, el quinto y sexto
conmutadores SW5, SW6 se cierran, y el condensador C_{i} se
conecta en una realimentación negativa al amplificador operacional.
Esta es la fase de retención.
Incluidas en la figura 5 se encuentran las
capacitancias parásitas C_{p1} de la placa del segundo lado 23 de
la capacitancia de muestreo C_{i}, C_{p2} entre el segundo y
tercer conmutadores SW2, SW3 y una capacitancia de entrada C_{op}
del amplificador operacional, y todo ello tendría que tenerse en
cuenta al diseñar una implementación del circuito de acuerdo con la
invención. Al utilizar la técnica de muestreo de acuerdo con la
invención, se introduce un error debido a estas capacitancias
parásitas. Cuando se aplica la técnica de muestreo de acuerdo con la
invención a un ADC en paralelo, la desadaptación entre las
capacitancias parásitas de los diferentes canales introducirá una
distorsión. Esto conduce al hecho de que con un método y un
dispositivo de acuerdo con la invención, el efecto de los errores de
desfase no se elimina completamente, pero se reduce en un
factor:
\frac{1}{a}=\frac{C_{p1}+C_{p2}+C_{i}}{C_{p2}}
Supóngase el instante en el tiempo en que se abre
el conmutador de muestreo, que es el tercer conmutador SW3,
designado por t, y el instante en que se abre el segundo conmutador
SW2, que se designa por t+\tau. La carga almacenada en C_{p2}
originará un error dependiente de la señal en la señal de salida.
En el instante en el tiempo t, la carga total en el segundo lado 23,
es decir, en el nodo de la placa derecha de C_{i} es:
(3)q(t)=q_{C_{i}}(t)+q_{C_{p1}}(t)+q_{C_{p2}}(t)=-C_{1}V_{ent}(t)+0+0=-C_{i}V_{ent}(t)
En el instante de tiempo t+\tau, cuando el
segundo conmutador SW2 se abre, la carga total en la placa derecha
del condensador de muestreo C_{i} está dada por:
| q(t+\tau) | = | q_{C_{i}}(t+\tau)+q_{C_{p1}}(t+\tau)+q_{C_{p2}}(t+\tau) | ||
| = | (V_{2}(t+\tau)-V_{ent}(t+\tau))\cdot C_{i}+V_{2}(t+\tau)\cdot (C_{p1}+C_{p2}) | (4) |
Debido al repartimiento de cargas, (3) y (4)
deberán ser iguales entre sí. En consecuencia, tenemos un voltaje
V_{2} a través de los condensadores parásitos en t+\tau dado
por:
(5)V_{2}(t+\tau)=(V_{ent}(t+\tau)-V_{ent}(t))\cdot\frac{C_{i}}{C_{p1}+C_{p2}+C_{i}}
La carga almacenada en C_{p2} está dada
por:
(6)q_{C_{p2}}(t+\tau)=C_{p2}\cdot
V_{2}(t+\tau)=(V_{ent}(t+\tau)-V_{ent}(t))\cdot\frac{C_{i}\cdot
C_{p2}}{C_{p1}+C_{p2}+C_{i}}
Después de abrirse el segundo conmutador SW2, la
carga almacenada en C_{p2} se perderá mientras que la carga
almacenada en el condensador de muestreo C_{i} y en condensador
parásito C_{p1} será transferida durante la fase de retención
cuando se utilice un amplificador operacional. Dicha configuración
es la mostrada en la figura 5.
Suponiendo un amplificador operacional ideal,
toda la carga almacenada en el condensador de muestreo C_{i} y en
el condensador parásito C_{p1} será transferida completamente. La
única fuente de error es debida a la carga perdida almacenada en
C_{p2} en el tiempo t+\tau. En consecuencia, el voltaje de
salida analógico V_{sal} después del muestreo está dado por:
(7)V_{sal}=\frac{q(t+\tau)-q_{C_{p2}}(t+\tau)}{C_{i}}=V_{ent}(t)\cdot(1-a)+a\cdot
V_{ent}(t+\tau)
en
donde:
(8)a=\frac{C_{p2}}{C_{p1}+C_{p2}+C_{i}}
Supóngase que existen M canales en paralelo, y
que el tercer conmutador SW3 controlado por la fase de reloj \phi
se abre en los instantes:
(9)T_{s}.n, n= 0,
...,\infty
y que el segundo conmutador SW2 en el canal i (i
= 1, 2, ..., M) controlado por la fase de reloj \phi_{i} se abre
en:
(10)(i-1)\cdot
T_{s}+n\cdot M\cdot T_{s}+\tau+t_{desfase,i},n = 0,..,\infty,i=1,2,
...,M
en donde T_{s} es el periodo de muestreo
promedio, \tau es el retardo promedio entre la desactivación del
tercer conmutador SW3 y el segundo conmutador SW2 en el canal de
orden i, y t_{desfase,i} es el desfase relativo del reloj de la
fase del reloj
\phi_{i}.
Si los condensadores parásitos y los
condensadores de muestreo para todos los canales se suponen que son
iguales, es decir, el factor \alpha es igual para todos los
canales, y que los desfases se suponen que son variables aleatorias
independientes con una distribución normal y con la variancia
\sigma_{i}^{2}, la relación SNDR puede ser
aproximadamente:
(11)SNDR=20 \cdot log
\left(\frac{1}{\sigma_{t}\cdot
f_{in}}\right)-10\cdot log
\left(\frac{(M-1)4\pi^{2}}{M}\right) -20
\cdot
log(a)
para valores pequeños de \alpha y
f_{ent}\tau, en donde f_{ent} es la frecuencia de la señal de
entrada.
A partir de la ecuación (11) puede observarse que
con condensadores parásitos, el efecto de los errores del desfase no
se elimina complemente, pero se reduce en un factor 1/a en
comparación con el valor de la relación SCDR en los ADC en paralelo,
utilizando las técnicas de muestreo ordinarias, dado por la ecuación
(2).
De acuerdo con la invención, el muestreo es
pasivo y por tanto se obtiene un muestreo de muy alta velocidad,
siendo activa la retención, aunque el tiempo del amplificador
operacional para el establecimiento es M-1 veces
mayor que el tiempo de muestreo (M es el número de canales), y por
tanto no siendo altos los requisitos del amplificador operacional.
En consecuencia, el circuito S/H de la figura 5 es muy adecuado para
los ADC en paralelo de alta velocidad.
Para un ADC en paralelo de 2 canales, un
amplificador operacional puede ser compartido por ambos canales.
Esta técnica de compartición puede ser utilizada naturalmente en un
ADC de acuerdo con la invención. Un ADC de M canales podría utilizar
consecuentemente un amplificador operacional por cada dos canales.
Los medios de retención 5, 9, 13, los cuales de acuerdo con la
realización descrita anteriormente podrían comprender un
amplificador operacional por canal, podrían ser concebidos así como
unos medios de retención comunes a los dos canales, comprendiendo un
amplificador operacional, o unos medios de retención comunes a todos
los canales, comprendiendo al menos un amplificador operacional por
cada dos canales.
La realización descrita anteriormente muestra el
concepto de la invención según se aplica a un único dispositivo
asimétrico, aunque es igualmente aplicable a un sistema totalmente
diferencializado.
Claims (1)
1. Un convertidor
analógico-digital en paralelo que comprende varios
canales en paralelo entre un terminal de entrada (1) y un
multiplexor (14), comprendiendo cada canal:
- -
- medios de muestreo (3, 7, 11) controlados por una fase de reloj del canal (\phi_{i}) para muestrear por turno una señal (V_{ent}) en el terminal de entrada (1), y
- -
- medios de convertidor (8, 10, 12) conectados entre los medios de muestreo (3, 7, 11) y el multiplexor (14) para convertir las muestras de los medios de muestreo (3, 7, 11), caracterizados porque un conmutador (SW3), común a todos los canales, está conectado en serie con los respectivos medios de muestreo (SW1, C_{1}, SW2) a tierra, estando controlado el conmutador (SW3) por una fase del reloj global (\phi) adaptada para cambiar su estado ligeramente antes de que la fase del reloj del canal respectivo (\phi_{i}) cambie su estado para proporcionar las muestras a los medios del convertidor (8, 10, 12).
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