CN101977057B - 一种模数转换电路 - Google Patents
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Abstract
本发明公开了一种模数转换电路，包括与非门、与门、隔直电容和反馈电阻；所述与非门的第一输入端子通过隔直电容接收待转换的模拟信号，第二输入端子接收数字电路模块输出的使能信号，所述与非门将接收到的两路信号进行与非运算后，输出至所述的与门同所述数字电路模块输出的使能信号进行与运算后，输出转换后的数字信号至所述的数字电路模块；所述反馈电阻连接在所述与非门的输出端子与第一输入端子之间。本发明的模数转换电路结构简单，成本低，应用于多模块系统中，可以提高系统运行的稳定性。
Description
技术领域
本发明属于信号处理电路技术领域，具体地说，是涉及一种将模拟信号转换为数字信号的电子电路。
背景技术
对于一个复杂的电路系统，经常要面对模拟电路与数字电路共存的情况。为了降低系统的复杂程度和成本，经常会共用部分电路。比如在系统中有一个模拟的时钟信号，为这个系统的模块电路部分提供工作时钟，同时，这个系统的数字电路部分也存在一个模块需要一个时钟信号。但是，由于此模拟的时钟信号的电平和占空比等问题，不能直接提供给数字电路部分，这就需要一个电路对所述的模拟时钟信号进行转化。
图1列举了目前一般多模块系统当中的时钟处理方案，即模拟电路部分和数字电路部分采用单独的时钟单元提供时钟信号。图1中，模拟电路模块根据自己的需求输出一个使能信号，进而控制电源及时钟管理模块内部的时钟电路是否通过其时钟输出管脚CLK_OUT输出模拟时钟信号到模拟电路模块的时钟输入管脚CLK_A。在模拟时钟信号的传输线路中串联有隔直电容C003，其目的是保证通过时钟输出管脚CLK_OUT输出的交流的时钟信号可以到达模拟电路模块，而其中的直流电平被阻隔。系统中，数字电路模块所需的数字时钟信号则通过数字时钟晶体振荡器或者分立器件组成的时钟单元输出提供。采用图1所示的时钟处理方案的主要问题是系统成本较高。虽然由分离器件组成的时钟单元的成本相比数字时钟晶体振荡器要低，但是由于它所需要的器件数量较多，并且要求器件的离散性要低，因此，应用这种方案设计出来的系统会带来稳定性差的问题，比如频偏、占空比偏差大等。
基于此，如何降低系统成本、并为系统中的数字电路模块提供稳定性强的数字时钟信号是本发明所要解决的一项主要问题。
发明内容
本发明的目的在于提供一种模数转换电路，以降低系统的硬件成本。
为解决上述技术问题，本发明采用以下技术方案予以实现：
一种模数转换电路，包括与非门、与门、隔直电容和反馈电阻；所述与非门的第一输入端子通过隔直电容接收待转换的模拟信号，第二输入端子接收数字电路模块输出的使能信号，所述与非门将接收到的两路信号进行与非运算后，输出至所述的与门同所述数字电路模块输出的使能信号进行与运算后，输出转换后的数字信号至所述的数字电路模块；所述反馈电阻连接在所述与非门的输出端子与第一输入端子之间。
进一步的，所述与非门的供电电压幅值为VCC；所述与门的供电电压幅值为VCC2，且VCC2等于所述数字电路模块的工作电压幅值；所述模拟信号的波形峰峰值为V；其中，V≥0.4×VCC且VCC≥0.4×VCC2。
优选的，所述与非门的供电电压幅值VCC大于等于所述模拟信号的波形峰值。
为了匹配数字电路模块的输入阻抗，所述与门的输出端子通过串联的阻抗匹配电阻连接所述的数字电路模块。
优选的，所述与门的输出端子通过滤波电容接地，以滤波系统中的高频噪声。
进一步的，所述模拟信号为模拟时钟信号，通过所述与非门和非门转换生成数字时钟信号，输出至数字电路模块的时钟输入管脚，为数字电路模块提供稳定的时钟信号。
又进一步的，所述模拟时钟信号由时钟电路输出，所述时钟电路的使能端接收所述数字电路模块输出的使能信号，所述使能信号为时钟使能信号，且高电平有效。
再进一步的，所述时钟电路输出的模拟时钟信号通过另一隔直电容同时传输至模拟电路模块的时钟输入管脚，所述模拟电路模块的时钟使能信号输出管脚连接所述时钟电路的使能端。
为了避免通过模拟电路模块和数字电路模块输出的两路时钟使能信号相互影响，在两路时钟使能信号传输线中分别串联一路二极管。其中，所述时钟电路的使能端连接两路二极管的阴极，两路二极管的阳极分别与所述模拟电路模块的时钟使能信号输出管脚和数字电路模块的时钟使能信号输出管脚一一对应连接。
更进一步的，所述时钟电路内置于一电源及时钟管理模块中，并与晶体振荡器相连接。
与现有技术相比，本发明的优点和积极效果是：本发明的模数转换电路结构简单，成本低，尤其适合应用在模拟电路与数字电路共存的系统中，以将系统中原有的模拟时钟信号转换为数字时钟信号，为系统中的数字电路模块提供其所需的工作时钟。由此不仅可以大幅度降低系统的硬件成本，而且相比现有的数字时钟单元来说，还可以提高系统运行的稳定性，避免出现数字时钟信号频偏、占空比偏差大等问题。
结合附图阅读本发明实施方式的详细描述后，本发明的其他特点和优点将变得更加清楚。
附图说明
图1是现有多模块系统中时钟处理方案的电路原理框图；
图2是本发明所提出的模数转换电路的一种实施例的电路原理图；
图3是将图2所示模数转换电路应用于多模块系统中，以将系统中的模拟时钟信号转换为数字信号的电路原理框图；
图4是图3所示系统中模拟时钟信号以及通过与非门和与门输出的信号波形示意图。
具体实施方式
下面结合附图对本发明的具体实施方式进行详细地描述。
实施例一，本实施例的模数转换电路，其核心器件是两个逻辑门：一个与非门S001和一个与门S002，参见图2所示。其中，与非门S001的第一输入端子连接隔直电容C002，并通过反馈电阻R002连接其输出端子。待转换的模拟信号经所述隔直电容C002将其中的直流电平隔离后，输出交流的模拟信号至所述与非门S001的第一输入端子；所述与非门S001的第二输入端子接收数字电路模块输出的使能信号EN2，并对接收到的两路信号进行与非运算后，输出至与门S002的其中一路输入端子。所述与门S002的另外一路输入端子同样接收来自数字电路模块的使能信号EN2，进行与运算后，输出转换后的数字信号，传输至所述的数字电路模块。
对于与非门S001来说，只要其输入有一个为低电平时，输出恒为高电平；只有两个输入都为高电平时，输出才为低电平。而对于与门S002来说，只有其两个输入信号均为高电平时，输出才为高电平；只要其中一个输入信号为低电平，输出恒为低电平。利用上述原理，当数字电路模块输出的使能信号EN2为低电平时，无论模拟信号是低是高，与非门S001和与门S002的输出都保持一种电平不发生变化。此状态可以在数字电路模块未启动或者不需要接收数字信号的情况下，通过输出无效的低电平使能信号EN2来阻止所述模数转换电路进行模拟信号到数字信号的转换过程。而当数字电路模块输出的使能信号EN2为高电平时，与非门S001和与门S002的输出都会随着另外一个输入端子的电平变化而变化。其中，与非门S001用来将模拟信号变成数字信号。原理是当模拟信号的电压值大于0.7×VCC(其中，VCC为与非门S001的供电电压幅值)时，与非门S001输出低电平；而当模拟信号的电压值小于0.3×VCC时，与非门S001输出高电平。由此可以知道：此模数转换电路能够正常工作的条件就是模拟信号的波形峰峰值V的理论最小值为0.4×VCC，只有大于或等于这个值的模拟信号才有可能通过图2所示的模数转换电路转换成数字信号。与门S002是对与非门S001的补充。由于与非门S001输入的时钟信号电压幅度在不断变化，这种变化通过反馈电阻R002影响到与非门S001的输出级，从而导致与非门S001输出的高电平和低电平不能停留在一个稳定值上，而是在波动变化。再通过与门S002进行第二次整形后，能够将这些不稳定的电平波形去除，从而让输入到数字电路模块的信号失真更小。由此，当数字电路模块需要启用所述模数转换电路将系统提供的模拟信号转换为数字信号，以满足其接收要求时，只需输出高电平有效的使能信号EN2即可。
图2中，电阻R002是一负反馈电阻，一方面它可以为输入给与非门S001的模拟信号提供直流电平，使模拟信号的中心电平保持在合适的电位上，从而确保通过与非门S001输出的方波占空比满足数字电路模块的要求。另一方面，电阻R002还可以起到防止自激，稳定输出的作用。
另外，本实施例在与门S002的输出端子与数字电路模块之间还可以进一步串联阻抗匹配电阻R001，针对个别系统需要调整这个电阻R001的阻值，以匹配数字电路模块的输入阻抗。与此同时，与门S002的输出端子还可以通过滤波电容C001接地，以滤除系统中的高频噪声，进而输出高质量的数字信号。
下面将图2所示的模数转换电路应用于图1所示的多模块系统中，以将模拟时钟信号转换为数字时钟信号为例，来对所述模数转换电路的工作性能进行具体分析。
参见图3所示，将图2中的隔直电容C002连接到时钟电路的时钟输出管脚CLK_OUT上。所述时钟电路可以具体指内置于系统中电源及时钟管理模块的内部时钟电路，外接晶体振荡器X001，通过晶体振荡器X001提供基准时钟。为了对所述时钟电路输出的模拟时钟信号的时序进行控制，将时钟电路的使能端EN同时与系统中的模拟电路模块和数字电路模块的时钟使能信号输出管脚EN1、EN2相连接，以接收模拟电路模块和数字电路模块输出的使能信号，并在接收到高电平的使能信号后，通过其时钟输出管脚CLK_OUT输出模拟时钟信号。为了防止通过模拟电路模块和数字电路模块输出的两路使能信号相互影响，本实施例在两路使能信号的传输信号线中各自串联了一路二极管D001和D002，如图3所示。其中，二极管D001、D002的阴极连接时钟电路的使能端EN，阳极分别与模拟电路模块和数字电路模块的时钟使能信号输出管脚EN1、EN2一一对应连接。当模拟电路模块需要时钟信号时，模拟电路模块通过其时钟使能信号输出管脚EN1输出高电平，控制电源及时钟管理模块输出模拟时钟信号，通过隔直电容C003隔离掉直流电平后，输入到模拟电路模块的时钟输入管脚CLK_A。在此过程中，数字电路模块的时钟使能信号输出管脚EN2可以保持低电平状态，从而通过与非门S001和与门S002不会输出波形，保证数字电路模块处于非工作状态。相对应的，当数字电路模块需要接收数字时钟信号时，可以通过其时钟使能信号输出管脚EN2输出高电平信号，以控制电源及时钟管理模块输出模拟时钟信号，并通过与非门S001和与门S002将其转换为数字时钟信号后，传输至数字电路模块的时钟输入管脚CLK_D。此时，通过数字电路模块输出的时钟使能信号也不会受到模拟电路模块输出的使能信号的影响。
在此系统中，隔直电容C002还可以起到防止通过电源及时钟管理模块输出的模拟时钟信号的直流电平与与非门S001工作状态下的直流电平产生相互影响的问题。在图3所示系统中，通过对反馈电阻R002的阻值进行合理选择，使得模拟时钟信号的中心电平值保持在1/2VCC，从而可以保证通过与非门S001输出的方波占空比为50％。
图4为模拟时钟信号经过隔直电容C002处理后的信号波形图，即与非门S001的输入信号波形图，以及通过与非门S001和与门S002转换后的数字时钟信号的波形图。需要说明的是：图4所显示的模拟时钟信号波形的时间与通过S001和S002输出的信号波形的时间不同步。由图4可以清楚地看出：通过与非门S001输出的波形质量很差，但是，已经完成了模拟信号向数字信号的初步转换。经过与门S002整形后，信号质量明显变好，完全可以满足一般数字系统的要求。
本实施例中，通过与门S002得到了占空比和波形质量非常好的数字时钟信号。但是，对于某些对时钟信号的波形质量要求不高的数字电路模块来说，利用与非门S001输出的波形就已经足够了。在这种系统电路设计中，可以将图3中的与门S002省掉，让与非门S001的输出直接连接到数字电路模块的时钟输入管脚CLK_D即可。
另外，如果通过电源及时钟管理模块输出的模拟时钟信号的幅度过小，而数字电路模块所需要的时钟信号的幅度值又比较高，则可以通过将与非门S001和与门S002设置成不同的供电电压来解决这一问题。这里我们假设输入到与非门S001的供电电压幅值为VCC；与门S002的供电电压幅值为VCC2，且VCC2等于所述数字电路模块的工作电压幅值；而模拟时钟信号的电压波形峰峰值为V，则只要同时满足：
V≥0.4×VCC
VCC≥0.4×VCC2
此模数转换电路就可以稳定工作。比如说，电源及时钟管理模块是一个工作在1.8V的系统，而输出的模块时钟信号的峰峰值为1.4V，但是数字电路模块的工作电压为2.8V。那么可以将与非门S001设计成1.8V供电，与门S002设计成2.8V供电，即可保证系统电路的稳定运行，从而向数字电路模块提供稳定的数字时钟信号。
需要说明的是：为了保证与非门S001的安全运行，输入到与非门S001的模拟时钟信号的波形峰值应该小于所述与非门S001的供电电压幅值VCC。否则，需要对所述的模拟时钟信号进行电压衰减后，再输入到所述的与非门S001中，完成模拟信号到数字信号的转换。
采用本实施例所提出的模数转换电路可以大大降低系统的硬件成本，对于除时钟信号以外的其它模拟信号，同样可以进行稳定地模数转换。
当然，以上所述仅是本发明的一种优选实施方式，应当指出的是，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种模数转换电路，其特征在于：包括与非门、与门、隔直电容和反馈电阻；所述与非门的第一输入端子通过隔直电容接收待转换的模拟信号，第二输入端子接收数字电路模块输出的使能信号，所述与非门将接收到的两路信号进行与非运算后，输出至所述的与门，同所述数字电路模块输出的使能信号进行与运算后，输出转换后的数字信号至所述的数字电路模块；所述反馈电阻连接在所述与非门的输出端子与第一输入端子之间；所述与非门的供电电压幅值为VCC，模拟信号的波形峰峰值V的理论最小值为0.4×VCC。
2.根据权利要求1所述的模数转换电路，其特征在于：所述与门的供电电压幅值为VCC2，且VCC2等于所述数字电路模块的工作电压幅值，VCC≥0.4×VCC2。
3.根据权利要求2所述的模数转换电路，其特征在于：所述与非门的供电电压幅值VCC大于等于所述模拟信号波形的峰值。
4.根据权利要求1至3中任一项所述的模数转换电路，其特征在于：所述与门的输出端子通过串联的阻抗匹配电阻连接所述的数字电路模块。
5.根据权利要求4所述的模数转换电路，其特征在于：所述与门的输出端子通过滤波电容接地。
6.根据权利要求1至3中任一项所述的模数转换电路，其特征在于：所述模拟信号为模拟时钟信号，通过所述与非门和与门转换生成数字时钟信号，输出至数字电路模块的时钟输入管脚。
7.根据权利要求6所述的模数转换电路，其特征在于：所述模拟时钟信号由时钟电路输出，所述时钟电路的使能端接收所述数字电路模块输出的使能信号，所述使能信号为时钟使能信号，且高电平有效。
8.根据权利要求7所述的模数转换电路，其特征在于：所述时钟电路输出的模拟时钟信号通过另一隔直电容同时传输至模拟电路模块的时钟输入管脚，所述模拟电路模块的时钟使能信号输出管脚连接所述时钟电路的使能端。
9.根据权利要求8所述的模数转换电路，其特征在于：所述时钟电路的使能端连接两路二极管的阴极，两路二极管的阳极分别与所述模拟电路模块的时钟使能信号输出管脚和数字电路模块的时钟使能信号输出管脚一一对应连接。
10.根据权利要求7所述的模数转换电路，其特征在于：所述时钟电路内置于一电源及时钟管理模块中，并与晶体振荡器相连接。
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