WO2022019434A1 - 와이드 샘플링 레이트를 위한 순차접근 방식의 아날로그-디지털 컨버터 - Google Patents

와이드 샘플링 레이트를 위한 순차접근 방식의 아날로그-디지털 컨버터 Download PDF

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WO2022019434A1
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control
switch
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control node
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이정원
김지형
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(주)세미솔루션
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Definitions

  • the present invention relates to a sequential approach analog-to-digital converter for a wide sampling rate, and more particularly, to an analog-to-digital converter capable of realizing a wide sampling rate by minimizing a leakage current generated in an analog switch.
  • IoT Internet of Things
  • ADC analog-to-digital converter
  • a digital signal is output by sampling the temporally continuous analog signal.
  • the sampling rate is defined as the number of sampling times of the analog signal per unit time, and the sampling rate may be different according to system requirements.
  • the sampling rate may be 10Ksps (10K samples per second) or 10Msps.
  • an analog-to-digital converter includes a capacitor array including a capacitor and a switch, and the characteristics (eg, size) of a transistor implementing the switch vary for each sampling rate required for each system. Therefore, an analog-to-digital converter must be individually designed for each required sampling rate, which may lead to an increase in overall cost. Accordingly, an analog-to-digital converter having a wide range of sampling rates is required for design convenience and cost reduction.
  • the present invention provides a sequential approach analog-to-digital converter for realizing a wide sampling rate.
  • an embodiment of the present invention provides an analog-to-digital converter of a sequential approach that can implement a wide sampling rate by minimizing a leakage current generated in an analog switch.
  • the analog switch circuit has one end connected to a capacitor and the other end connected to the first control node, and is controlled by the voltage of the second control node.
  • a first PMOS switch to be controlled a second PMOS switch having one end connected to the first control node and the other end connected to a reference voltage source outputting a reference voltage and controlled by a control voltage; a first control switch unit for controlling a voltage of a second control node; a first NMOS switch having one end connected to the capacitor and the other end connected to the third control node, the first NMOS switch being controlled by the voltage of the fourth control node; a second NMOS switch connected to the third control node and the other end connected to ground, controlled by the control voltage, and a second control switch unit controlling voltages of the third control node and the fourth control node includes
  • the first control switch unit when the second PMOS switch is in an on state, the first control switch unit is controlled to apply the same voltage to the first control node and the second control node, and the second NMOS switch is turned on state, the second control switch unit may be controlled such that the same voltage is applied to the third control node and the fourth control node.
  • the first control switch unit includes a first control switch having one end connected to the node of the capacitor and the other end connected to the second control node, one end connected to the ground and the other end connected to the second It may include a second control switch connected to the control node, and a third control switch having one end connected to the second control node and the other end connected to the first control node.
  • the second control switch unit includes a fourth control switch having one end connected to the node of the capacitor and the other end connected to the fourth control node, and one end connected to the reference voltage source and the other end connected to the fourth control node.
  • a fifth control switch connected to and a sixth control switch having one end connected to the fourth control node and the other end connected to the third control node.
  • the first control switch, the third control switch, and the fifth control switch are controlled to be in an off state, and the second control switch and the fourth control switch , the sixth control switch may be controlled in an on state.
  • the first control switch, the third control switch, and the fifth control switch are controlled to be in an on state
  • the second control switch, the The fourth control switch and the sixth control switch may be controlled to be in an off state
  • a sequential approach analog-to-digital converter for a wide sampling rate includes a capacitor digital-to-analog converter including a capacitor array corresponding to output bits and an analog switch circuit, and the capacitor digital-to-analog converter a comparator for outputting a high signal or a low signal by comparing the output voltages of , and a digital controller for controlling the analog switch circuit in the capacitor digital-to-analog converter based on the high signal or low signal output from the comparator.
  • the analog switch circuit includes a first PMOS switch having one end connected to a reference voltage source and the other end connected to a first control node, controlled by a control voltage, one end connected to the first control node and the other end connected to a capacitor a second PMOS switch controlled by a voltage of a second control node, a first control switch unit controlling voltages of the first control node and the second control node, one end connected to ground and the other end connected to the second control node
  • a first NMOS switch connected to three control nodes and controlled by the control voltage, one end connected to the third control node and the other end connected to the capacitor, and a second NMOS switch controlled by the voltage of the fourth control node It may include a switch and a second control switch unit for controlling voltages of the third control node and the fourth control node.
  • 1 is a structural diagram of an analog-to-digital converter of a sequential approach.
  • FIG. 2 is a circuit diagram of an analog switch of a conventional capacitor digital-to-analog converter.
  • FIG. 3 is a diagram illustrating simulation results for leakage current generated in an analog switch of a conventional capacitor digital-to-analog converter.
  • 4 and 5 are diagrams for explaining a phenomenon in which a leakage current occurs in a PN junction.
  • FIG. 6 shows an example of an analog switch circuit diagram in an analog-to-digital converter of a sequential approach for wide sampling according to an embodiment of the present invention.
  • FIG. 7 is a diagram illustrating simulation results for leakage current generated in an analog switch of an analog-to-digital converter of a sequential approach for wide sampling according to an embodiment of the present invention.
  • FIG. 8 is a diagram illustrating a field to which an analog-to-digital converter according to an embodiment of the present invention can be applied.
  • FIG. 1 is a structural diagram of a sequential access (Successive Approximation Register, SAR) type analog-to-digital converter (Analog-Digital Converter).
  • SAR Sequessive Approximation Register
  • the sequential approach analog-to-digital converter largely includes a capacitor digital-analog converter (C-DAC) 100 , a comparator 200 , and a digital controller 300 .
  • C-DAC capacitor digital-analog converter
  • the C-DAC 100 samples the input analog voltage (V in ), and based on the control signal provided from the digital controller 300, it is output to the inverting terminal (-) and the non-inverting terminal (+) of the comparator 200 .
  • a first level voltage (V + ) and a second level voltage (V ⁇ - ) may be output.
  • the C-DAC 100 may include capacitors having different capacitances and an analog switch circuit 10 including analog switches.
  • the comparator 200 compares the output voltages (the first level voltage (V + ) and the second level voltage (V- - )) output from the C-DAC 100 to obtain a comparison signal having a high level or a low level.
  • the digital controller 300 may output control signals for controlling each analog switch 10 of the C-DAC using the comparison signal output from the comparator 200 .
  • the control signals of the digital controller 300 are control signals for controlling on/off of a switch connected to each capacitor.
  • the C-DAC may be configured as an array (capacitor array) of a capacitor-analog unit consisting of a capacitor and an analog switch 10 , and a capacitor array at the inverting terminal (-) and the non-inverting terminal (+) of the comparator 200, respectively can be connected In FIG.
  • a digital output is generated in a state in which an input analog signal is temporarily stored in the C-DAC 100, and the analog signal stored in the C-DAC 100 is converted into a leakage current of the analog switch. may be lost and thus the digital output signal may also be damaged.
  • the time for storing and processing the analog signal in the C-DAC 100 increases, a lot of damage to the analog signal may occur for that time. That is, if the specification of the analog-to-digital converter is 10Msps (10M sample per second), the time for generating a digital signal of one sample is 0.1us. That is, if the analog signal is stored in the capacitor of the C-DAC 100 for 0.1us and processed, the leakage current escapes for 0.1us.
  • the generation time of a digital signal of one sample is 0.1ms.
  • the amount of leakage current of the analog signal stored in the capacitor of the C-DAC 100 for 0.1 ms is also 1000 times that of the analog-to-digital converter with a sampling rate of 10 Msps. Therefore, the analog-digital converter designed with the 10Msps specification cannot be used with the 10Ksps specification, and a new analog-to-digital converter design is required.
  • FIG. 2 is a circuit diagram of an analog switch of a conventional capacitor digital-to-analog converter
  • FIG. 3 is a diagram illustrating a simulation result for leakage current generated in an analog switch of a conventional capacitor digital-to-analog converter.
  • the analog switch circuit of FIG. 2 when 0V is applied to port P and port N, channel A is connected and channel B is disconnected. A reverse voltage of 1.2V is applied to the , and leakage current may occur at this time. Looking at the simulation results for the circuit of FIG. 2 , it can be confirmed that the leakage current of the NMOS is 1.511 nA as shown in FIG. 3 .
  • 1.2V is applied to port P and 1.2V is applied to port N
  • channel A is disconnected and channel B is connected
  • 0V is applied to node a
  • 0V is applied to the drain terminal of the PMOS in channel A
  • 0V is applied to the gate terminal.
  • 1.2V is applied to At this time, a reverse voltage of 1.2V may be applied to the PN junction of the PMOS, and leakage current may occur.
  • a leakage current of 178.6 pA occurs, and accordingly, the analog signal stored in the capacitor may be damaged, and the output digital signal may also be damaged.
  • the embodiment of the present invention can implement a sequential approach analog-to-digital converter with better characteristics by minimizing the current generated in the analog switch of the C-DAC 100, and thus can operate in a wide range of sampling rates. have.
  • 4 and 5 are diagrams for explaining a phenomenon in which a leakage current occurs in a PN junction.
  • 4 is a graph of a current change according to a voltage applied to a P-type region (P-terminal) and an N-type region (N-terminal) of a PN junction.
  • a reverse bias such as when a voltage of 0V is applied to the P terminal and 1.2V is applied to the N terminal, a leakage current may occur from the N terminal to the P terminal.
  • the third quadrant corresponds to the leakage current generated when the reverse bias is applied.
  • FIG. 5 is a simulation result of leakage current generated when a reverse voltage is applied to a general MOSFET. Referring to FIG. 5, when a reverse voltage of 0.5V is applied at the PN junction, a large amount (44.69nA) of leakage current occurs, and when the voltages of the P and N terminals are 0V, that is, when the same voltage is applied, a very small amount ( It was confirmed that a leakage current of 5.778fA) occurred.
  • the source terminal, the gate terminal, and the drain A method for equally controlling the voltage applied to the terminals is provided.
  • FIG. 6 shows an example of an analog switch circuit diagram in an analog-to-digital converter of a sequential approach for wide sampling according to an embodiment of the present invention.
  • the control switches for equally controlling the voltages applied to the source, the gate, and the drain in the OFF state (121, 122, 123, 141, 142, 143) is provided. 6 exemplifies a case in which 1.2V is applied as the power supply voltage, it is natural that the applied DC voltage may be changed for each device to which it is applied.
  • the analog switch circuit in the analog-to-digital converter of a sequential approach for a wide sampling rate one end (source end) is connected to the capacitor ( CN ) (node a) and The other end (drain end) is connected to the first control node Ct1, the first PMOS switch 110 controlled by the voltage of the second control node Ct2, and one end (source end) is the first control node ( Ct1) and the other terminal (drain terminal) of the second PMOS switch 115 connected to a reference voltage source outputting a reference voltage 1.2V, and the first control node Ct1 and the second control node Ct2 a first control switch unit 120 that controls the voltage, one end is (source end) connected to the capacitor (C N) (node a) connection and the other end (drain end) the third control node (Ct3), the first 4 A first NMOS switch 130 controlled by the voltage of the control node C4, and a second NMOS switch 135 having
  • a control signal for controlling the switches of FIG. 6 may be output by the digital controller 300 .
  • the first control switch unit 120 when the second PMOS switch 115 is in the on state (when the channel A is connected), the first control switch unit 120 operates the first control node Ct1 and the second control node Ct2. control so that the same voltage is applied to the ) can be controlled so that the same voltage is applied to the
  • the first control switch unit 120 includes a first control switch 121 having one end connected to the capacitor node (node a) and the other end connected to the second control node Ct2, and one end A second control switch 122 connected to the ground (0V) and the other end connected to the second control node Ct2, one end connected to the second control node Ct2 and the other end connected to the first control node Ct1 It may include a third control switch 123 connected to.
  • the second control switch unit 140 includes a fourth control switch 141 having one end connected to the capacitor node (node a) and the other end connected to the fourth control node Ct4, and one end of the reference voltage source ( 1.2V) and a fifth switch 142 having the other end connected to the fourth control node Ct4, one end connected to the fourth control node Ct4 and the other end connected to the third control node Ct3
  • a sixth switch 143 may be included.
  • the first control switch 121 when the control voltage (the voltage of the port P and the port N) corresponds to the ground voltage (0V), the first control switch 121 , the third control switch 123 , and the fifth control switch 142 . ) operates in an off state, and the second control switch 122 , the fourth switch 141 , and the sixth switch 143 may be controlled in an on state.
  • the first control switch 121 , the third control switch 123 , and the fifth control switch 142 . may be controlled in an on state, and the second control switch 122 , the fourth control switch 141 , and the sixth control switch 143 may be controlled in an off state.
  • FIG. 7 is a diagram illustrating simulation results for leakage current generated in an analog switch of an analog-to-digital converter of a sequential approach for wide sampling according to an embodiment of the present invention.
  • the leakage current was reduced by 113 times in PMOS and 1245 times in NMOS compared to the conventional analog switch circuit.
  • analog-to-digital converter designed with a specification of 10Msps can operate at a wide sampling rate from 100x to 1245x, that is, from 100Ksps to 10Ksps.
  • FIG. 8 is a view showing a field to which an analog-to-digital converter according to an embodiment of the present invention can be applied.
  • the analog-to-digital converter to which the analog switch that minimizes the leakage current of the C-DAC 100 is applied has improved characteristics as well as one type of analog-to-digital converter for several types of IoT sensors. can be applied to That is, the same analog-to-digital converter may be applied to IoT sensors having various sampling rates.
  • the wide sampling rate characteristic of the analog-to-digital converter according to the present invention converts the detected analog signals such as light, sound, voice, and temperature into digital signals, passes through the processing block in the system, and is stored in the memory, and can be accessed and used by the user. You can provide data in a form that can be used.
  • the analog-to-digital converter according to the embodiment of the present invention may be applied to all types of sensors shown in Table 3 below.
  • IoT sensor application ADC No. IoT sensor application ADC No. IoT sensor application ADC One Image sensor ADC (image, infrared) 10 Fingerprint sensor ADC 2 gas sensor ADC 11 Acoustic sensor ADC 3 Temperature sensor ADC 12 radar sensor ADC 4 pressure sensor ADC 13 touch sensor ADC 5 Biosensor ADC 14 Radiation sensor ADC 6 Flow sensor ADC 15 Water quality sensor ADC 7 Motion sensor ADC 16 Ultrasonic sensor ADC 8 dust sensor ADC 17 Magnetic sensor ADC 9 light sensor ADC 18 Other sensor ADC (load/force/torque/level/position/ROIC)

Landscapes

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Abstract

본 발명은 와이드 샘플링 레이트를 위한 순차접근 방식의 아날로그-디지털 컨버터를 제공한다. 본 발명의 실시예에 따르면, 순차 접근 방식의 아날로그-디지털 컨버터에서 커패시터에 연결된 아날로그 스위치의 각 단의 전압을 제어함으로써 누설 전류를 최소화할 수 있고 와이드 샘플링 레이트를 구현할 수 있다.

Description

와이드 샘플링 레이트를 위한 순차접근 방식의 아날로그-디지털 컨버터
본 발명은 와이드 샘플링 레이트를 위한 순차접근 방식의 아날로그-디지털 컨버터에 관한 것으로, 보다 구체적으로 아날로그 스위치에서 발생하는 누설 전류를 최소화함으로써 와이드 샘플링 레이트를 구현할 수 있는 아날로그-디지털 컨버터에 관한 것이다.
정보통신 기술을 기반으로 다양한 기기간 연결을 가능하게 하는 사물 인터넷(IoT: Internet of Things)이 각광받고 있다. IoT의 구현을 위하여, 다양한 센서들로부터 신속하게 신호를 처리하여 전송하기 위한 기술들이 소개되고 있다. 특히, 다양한 센서들로부터 발생하는 아날로그 신호를 신속하면서 저전력으로 디지털 신호로 변환하기 위한 고효율의 아날로그-디지털 컨버터(Analog-Digital Converter, ADC)가 요구되고 있다.
아날로그 신호를 디지털 신호로 변환하는 과정에서, 시간적으로 연속적인 아날로그 신호를 샘플링함으로써 디지털 신호가 출력된다. 샘플링 레이트는 단위 시간당 아날로그 신호의 샘플링 횟수로 정의되며, 샘플링 레이트는 시스템의 요구 조건에 따라 상이할 수 있다. 예를 들어, 샘플링 레이트는 10Ksps(10K sample per second)가 될 수도 있고, 10Msps가 될 수도 있다.
일반적으로, 아날로그-디지털 컨버터는 커패시터와 스위치를 포함하는 커패시터 어레이를 포함하는데, 시스템 별로 요구되는 샘플링 레이트 마다 스위치를 구현하는 트랜지스터의 특성(예: 사이즈)이 달라진다. 따라서, 요구되는 샘플링 레이트 마다 아날로그-디지털 컨버터를 개별적으로 설계해야 하고, 이는 전반적인 비용 상승으로 이어질 수 있다. 그리하여, 설계의 편의 및 비용 저감을 위하여 넓은 범위의 샘플링 레이트를 갖는 아날로그-디지털 컨버터가 요구되고 있다.
따라서, 본 발명은 와이드 샘플링 레이트를 구현하기 위한 순차접근 방식의 아날로그-디지털 컨버터를 제공한다.
또한, 본 발명의 실시예는 아날로그 스위치에서 발생하는 누설 전류를 최소화함으로써 와이드 샘플링 레이트를 구현할 수 있는 순차접근 방식의 아날로그-디지털 컨버터를 제공한다.
본 발명의 해결과제는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확히 이해될 수 있을 것이다.
본 발명의 실시예에 따른 와이드 샘플링 레이트를 위한 순차접근 방식의 아날로그-디지털 컨버터에서 아날로그 스위치 회로는, 일단이 커패시터와 연결되고 타단이 제1 제어 노드와 연결되며, 제2 제어 노드의 전압에 의해 제어되는 제1 PMOS 스위치와, 일단이 상기 제1 제어 노드와 연결되고 타단이 기준 전압을 출력하는 기준 전압원과 연결되고, 제어 전압에 의해 제어되는 제2 PMOS 스위치와, 상기 제1 제어 노드와 상기 제2 제어 노드의 전압을 제어하는 제1 제어 스위치 유닛과, 일단이 상기 커패시터에 연결되고 타단이 제3 제어 노드에 연결되며, 제4 제어 노드의 전압에 의해 제어되는 제1 NMOS 스위치와, 일단이 상기 제3 제어 노드에 연결되고 타단이 접지에 연결되고, 상기 제어 전압에 의해 제어되는 제2 NMOS 스위치와, 상기 제3 제어 노드와 상기 제4 제어 노드의 전압을 제어하는 제2 제어 스위치 유닛을 포함한다.
일 실시예에서, 상기 제2 PMOS 스위치가 온 상태일 때, 상기 제1 제어 스위치 유닛은 상기 제1 제어 노드와 상기 제2 제어 노드에 동일한 전압이 인가되도록 제어되고, 상기 제2 NMOS 스위치가 온 상태일 때, 상기 제2 제어 스위치 유닛은 상기 제3 제어 노드와 상기 제4 제어 노드에 동일한 전압이 인가되도록 제어될 수 있다.
일 실시예에서, 상기 제1 제어 스위치 유닛은, 일단이 상기 커패시터의 노드와 연결되고 타단이 상기 제2 제어 노드에 연결되는 제1 제어 스위치와, 일단이 상기 접지와 연결되고 타단이 상기 제2 제어 노드에 연결되는 제2 제어 스위치와, 일단이 상기 제2 제어 노드와 연결되고 타단이 상기 제1 제어 노드에 연결되는 제3 제어 스위치를 포함할 수 있다. 또한, 상기 제2 제어 스위치 유닛은, 일단이 상기 커패시터의 노드와 연결되고 타단이 상기 제4 제어 노드에 연결되는 제4 제어 스위치와, 일단이 상기 기준 전압원과 연결되고 타단이 상기 제4 제어 노드에 연결되는 제5 제어 스위치와, 일단이 상기 제4 제어 노드와 연결되고 타단이 상기 제3 제어 노드에 연결되는 제6 제어 스위치를 포함할 수 있다.
일 실시예에서, 상기 제어 전압이 접지 전압에 해당하면, 상기 제1 제어 스위치, 상기 제3 제어 스위치, 상기 제5 제어 스위치는 오프 상태로 제어되고, 상기 제2 제어 스위치, 상기 제4 제어 스위치, 상기 제6 제어 스위치는 온 상태로 제어될 수 있다.
일 실시예에서, 상기 제어 전압이 상기 기준 전압원의 기준 전압에 해당하면, 상기 제1 제어 스위치, 상기 제3 제어 스위치, 상기 제5 제어 스위치는 온 상태로 제어되고, 상기 제2 제어 스위치, 상기 제4 제어 스위치, 상기 제6 제어 스위치는 오프 상태로 제어될 수 있다.
본 발명의 실시예에 따른 와이드 샘플링 레이트를 위한 순차접근 방식의 아날로그-디지털 컨버터는, 출력 비트들에 대응하는 커패시터 어레이 및 아날로그 스위치 회로를 포함하는 커패시터 디지털-아날로그 변환기와, 상기 커패시터 디지털-아날로그 변환기의 출력 전압들을 비교하여 하이 신호 또는 로우 신호를 출력하는 비교기와, 상기 비교기로부터 출력된 하이 신호 또는 로우 신호에 기반하여 상기 커패시터 디지털-아날로그 변환기에서 상기 아날로그 스위치 회로를 제어하는 디지털 컨트롤러를 포함한다. 상기 아날로그 스위치 회로는, 일단이 기준 전압원과 연결되고 타단이 제1 제어 노드와 연결되며, 제어 전압에 의해 제어되는 제1 PMOS 스위치와, 일단이 상기 제1 제어 노드와 연결되고 타단이 커패시터와 연결되며, 제2 제어 노드의 전압에 의해 제어되는 제2 PMOS 스위치와, 상기 제1 제어 노드와 상기 제2 제어 노드의 전압을 제어하는 제1 제어 스위치 유닛과, 일단이 접지와 연결되고 타단이 제3 제어 노드와 연결되며, 상기 제어 전압에 의해 제어되는 제1 NMOS 스위치와, 일단이 제3 제어 노드에 연결되고 타단이 상기 커패시터에 연결되며, 제4 제어 노드의 전압에 의해 제어되는 제2 NMOS 스위치와, 상기 제3 제어 노드와 상기 제4 제어 노드의 전압을 제어하는 제2 제어 스위치 유닛을 포함할 수 있다.
본 발명의 실시예에 따르면, 순차 접근 방식의 아날로그-디지털 컨버터에서 커패시터에 연결된 아날로그 스위치의 각 단의 전압을 제어함으로써 누설 전류를 최소화할 수 있고 와이드 샘플링 레이트를 구현할 수 있다.
본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 순차 접근 방식의 아날로그-디지털 컨버터의 구조도이다.
도 2는 종래의 커패시터 디지털-아날로그 변환기의 아날로그 스위치 회로도이다.
도 3은 종래의 커패시터 디지털-아날로그 변환기의 아날로그 스위치에서 발생하는 누설 전류에 대한 시뮬레이션 결과를 나타내는 도면이다.
도 4 및 도 5는 PN 접합에서 누설 전류가 발생하는 현상에 대한 설명을 위한 도면이다.
도 6은 본 발명의 실시예에 따른 와이드 샘플링을 위한 순차 접근 방식의 아날로그-디지털 컨버터에서 아날로그 스위치 회로도의 예를 도시한다.
도 7은 본 발명의 실시예에 따른 와이드 샘플링을 위한 순차 접근 방식의 아날로그-디지털 컨버터의 아날로그 스위치에서 발생하는 누설 전류에 대한 시뮬레이션 결과를 나타내는 도면이다.
도 8은 본 발명의 실시예에 따른 아날로그-디지털 컨버터가 적용될 수 있는 분야를 나타내는 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 여러 실시예들에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적인 실시예에서만 설명하고, 그 외의 다른 실시예에서는 대표적인 실시예와 다른 구성에 대해서만 설명하기로 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결(또는 결합)"되어 있다고 할 때, 이는 "직접적으로 연결(또는 결합)"되어 있는 경우뿐만 아니라, 다른 부재를 사이에 두고 "간접적으로 연결(또는 결합)"된 것도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 순차 접근(Successive Approximation Register, SAR) 방식의 아날로그-디지털 컨버터(Analog-Digital Converter)의 구조도이다. 순차 접근 아날로그-디지털 컨버터는 크게 커패시터 디지털-아날로그 변환기(Capacitor Digital-Analog Converter, C-DAC)(100)와, 비교기(200), 및 디지털 컨트롤러(300)를 포함한다.
C-DAC(100)는 입력 아날로그 전압(V in)을 샘플링하고, 디지털 컨트롤러(300)로부터 제공되는 제어 신호에 기반하여 비교기(200)의 반전 단자(-) 및 비반전 단자(+)로 제1 레벨 전압(V +) 및 제2 레벨 전압(V- -)을 출력할 수 있다. C-DAC(100)는 서로 다른 커패시턴스를 갖는 커패시터들 및 아날로그 스위치들을 포함하는 아날로그 스위치 회로(10)로 구성될 수 있다.
비교기(200)는 C-DAC(100)로부터 출력된 출력 전압들(제1 레벨 전압(V +) 및 제2 레벨 전압(V- -))을 비교하여 하이 레벨 또는 로우 레벨을 갖는 비교 신호를 출력한다. 디지털 컨트롤러(300)는 비교기(200)로부터 출력된 비교 신호를 사용하여 C-DAC의 각 아날로그 스위치(10)를 제어하기 위한 제어 신호들을 출력할 수 있다. 디지털 컨트롤러(300)의 제어 신호들은 각 커패시터와 연결된 스위치의 온-오프를 제어하기 위한 제어 신호이다. C-DAC는 커패시터와 아날로그 스위치(10)로 구성된 커패시터-아날로그 유닛의 어레이(커패시터 어레이)로 구성될 수 있으며, 비교기(200)의 반전 단자(-)와 비반전 단자(+)에 각각 커패시터 어레이가 연결될 수 있다. 도 1에서, 비교기(200)의 반전 단자(-)에 연결된 커패시터 어레이로 구성된 C-DAC(100)만이 도시되나, 비교기(200)의 비반전 단자(+)에도 동일한 형태의 커패시터 어레이로 구성된 C-DAC가 존재할 수 있다.
C-DAC(100)의 커패시터 어레이에서, 각 커패시터는 아날로그-디지털 컨버터에서 출력되는 디지털 신호의 각 비트에 대응한다. 도 1에서, 각 커패시터는 10 비트 디지털 신호의 각 비트에 대응할 수 있는데, 예를 들어, 최상위 비트에 대응하는 커패시터가 C 10이고 다음 상위 비트에 대응하는 커패시터가 C 9이면, C 9 = 1/2 * C 10이다. 즉, C-DAC(100)의 커패시터 어레이에서 인접한 커패시터의 커패시턴스에 대하여 2의 배수에 해당하는 커패시턴스를 갖는 커패시터가 배열될 수 있다.
순차 접근 방식의 아날로그-디지털 컨버터에서, 입력되는 아날로그 신호가 C-DAC(100)에 임시적으로 저장된 상태에서 디지털 출력이 생성되는데, C-DAC(100)에 저장된 아날로그 신호가 아날로그 스위치의 누설 전류로 인하여 손실될 수 있고 그리하여 디지털 출력 신호 또한 손상될 수 있다.
또한, C-DAC(100)에 아날로그 신호를 보관하여 처리하는 시간이 길어지게 되면, 그 시간만큼 아날로그 신호에 많은 손상이 발생할 수 있다. 즉, 아날로그-디지털 컨버터의 사양이 10Msps(10M sample per second)이면 한 샘플의 디지털 신호가 생성되는 시간이 0.1us가 된다. 즉, 0.1us 동안 C-DAC(100)의 커패시터에 아날로그 신호를 저장한 상태로 가공하게 되면 0.1us 동안 누설 전류가 빠져나가게 된다.
만약 아날로그-디지털 컨버터의 사양이 10Ksps이면 한 샘플의 디지털 신호가 생성되는 시간이 0.1ms가 된다. 이 경우, 0.1ms 동안 C-DAC(100)의 커패시터에 저장된 아날로그 신호의 누설 전류의 양도 10Msps 샘플링 레이트의 아날로그-디지털 컨버터에 비하여 1000배가 된다. 그리하여, 10Msps 사양으로 설계한 아날로그-디지털 컨버터는 10Ksps 사양으로 사용될 수 없고 새로운 아날로그-디지털 컨버터의 설계가 필요하다.
그러나, 만약 C-DAC(100)에 저장된 아날로그 신호의 누설 전류가 없거나 매우 적다면 정확한 값으로 디지털 신호를 출력할 수 있을 뿐만 아니라 10Msps 사양으로 설계된 아날로그-디저털 컨버터를 10Ksps로 전환하여 사용하여도 특성에 열화가 없을 것이다. 즉, 아날로그 스위치에서 발생하는 누설 전류를 제거한다면 와이드 샘플링 레이트의 구현이 가능할 것이다.
도 2는 종래의 커패시터 디지털-아날로그 변환기의 아날로그 스위치 회로도이며, 도 3은 종래의 커패시터 디지털-아날로그 변환기의 아날로그 스위치에서 발생하는 누설 전류에 대한 시뮬레이션 결과를 나타내는 도면이다. 도 2의 아날로그 스위치 회로에서 포트 P와 포트 N에 0V가 인가되면, 채널 A가 연결되고 채널 B가 끊어진다, 이때 채널 B의 NMOS의 소스단에는 1.2V, 게이트단에는 0V가 인가됨으로써 PN 접합에 역전압 1.2V가 인가되고, 이때 누설 전류가 발생할 수 있다. 도 2의 회로에 대한 시뮬레이션 결과를 살펴보면, 도 3과 같이 NMOS의 누설 전류는 1.511nA가 발생함을 확인할 수 있다.
반대로, 포트 P에 1.2V, 포트 N에 1.2V가 인가되면, 채널 A가 끊어지고 채널 B가 연결되며, 노드 a에는 0V가 인가되고 채널 A에 있는 PMOS의 드레인 단에 0V가 인가되고 게이트 단에는 1.2V가 인가된다. 이때, PMOS의 PN접합에 역전압 1.2V가 인가되어 누설 전류가 발생할 수 있다. 도 3의 시뮬레이션 결과를 살펴보면, 178.6pA의 누설 전류가 발생하고, 이에 따라 커패시터에 저장된 아날로그 신호에 손상이 발생하고 출력되는 디지털 신호 또한 손상될 수 있다.
그리하여, 본 발명의 실시예는 C-DAC(100)의 아날로그 스위치에서 발생하는 전류를 최소화시킴으로써 보다 나은 특성의 순차 접근 방식 아날로그-디지털 컨버터를 구현할 수 있으며, 그리하여 넓은 범위의 샘플링 레이트에서 동작할 수 있다.
도 4 및 도 5는 PN 접합에서 누설 전류가 발생하는 현상에 대한 설명을 위한 도면이다. 도 4는 PN 접합의 P-type 영역(P 단)과 N-type 영역(N 단)에 인가되는 전압에 따른 전류 변화의 그래프이다. 예를 들어, P 단에 0V, N 단에 1.2V 전압이 인가되는 것과 같이 역 바이어스가 인가되는 경우, N 단에서 P 단으로 누설 전류가 발생할 수 있다. 도 4의 그래프에서 제3 사분면이 역 바이어스 인가시 발생하는 누설 전류에 해당한다.
도 5는 일반적인 MOSFET에 대한 역전압 인가시 발생하는 누설 전류를 시뮬레이션한 결과이다. 도 5를 참조하면, PN 접합에서 0.5V의 역전압이 인가되면 많은 양(44.69nA)의 누설 전류가 발생하고 P 단과 N 단의 전압이 0V인 경우, 즉 동일한 전압이 인가되면 매우 적은 양(5.778fA)의 누설 전류가 발생함을 확인하였다.
그리하여, 본 발명의 실시예는 C-DAC(100)의 아날로그 스위치 회로에서 아날로그 스위치가 오프 상태일 때 누설 전류를 제거하기 위하여 P 단과 N 단의 전압을 동일하게 하기 위하여 소스 단, 게이트 단, 드레인 단에 인가되는 전압을 동일하게 제어하기 위한 방법을 제공한다.
도 6은 본 발명의 실시예에 따른 와이드 샘플링을 위한 순차 접근 방식의 아날로그-디지털 컨버터에서 아날로그 스위치 회로도의 예를 도시한다. 도 6의 회로에서, 채널 A 또는 채널 B를 선택적으로 연결시키기 위한 스위치들(110, 115, 130, 135)에서 오프 상태에서 소스, 게이트, 드레인에 인가되는 전압을 동일하게 제어하기 위한 제어 스위치들(121, 122, 123, 141, 142, 143)이 제공된다. 도 6에서 전원 전압으로서 1.2V가 인가되는 경우를 예시하나, 인가되는 DC 전압은 적용되는 기기마다 변경될 수 있음은 당연하다.
도 6을 참고하면, 본 발명의 실시예에 따른 와이드 샘플링 레이트를 위한 순차 접근 방식의 아날로그-디지털 컨버터에서 아날로그 스위치 회로는, 일단(소스 단)이 커패시터(C N)(노드 a)와 연결되고 타단(드레인 단)이 제1 제어 노드(Ct1)와 연결되며, 제2 제어 노드(Ct2)의 전압에 의해 제어되는 제1 PMOS 스위치(110)와, 일단(소스 단)이 제1 제어 노드(Ct1)와 연결되고 타단(드레인 단)이 기준 전압(1.2V)을 출력하는 기준 전압원과 연결되는 제2 PMOS 스위치(115)와, 제1 제어 노드(Ct1)와 제2 제어 노드(Ct2)의 전압을 제어하는 제1 제어 스위치 유닛(120)과, 일단(소스 단)이 커패시터(C N)(노드 a)에 연결되고 타단(드레인 단)이 제3 제어 노드(Ct3)에 연결되며, 제4 제어 노드(C4)의 전압에 의해 제어되는 제1 NMOS 스위치(130)와, 일단(소스 단)이 제3 제어 노드(Ct3)에 연결되고 타단이 접지에 연결되는 제2 NMOS 스위치(135)와, 제3 제어 노드(C3)와 제4 제어 노드(C4)의 전압을 제어하는 제2 제어 스위치 유닛(140)을 포함한다.
채널 A가 연결되고 채널 B가 끊기는 경우 및 채널 A가 끊기고 채널 B가 연결되는 경우에 대한 각 포트의 인가 전압 및 제어 스위치들의 온/오프 여부는 표 1과 같을 수 있다. 도 6의 스위치들을 제어하기 위한 제어 신호는 디지털 컨트롤러(300)에 의해 출력될 수 있다.
스위치 채널A연결/ 채널B 끊김 채널A끊김/ 채널B 연결
포트P 0V 1.2V (전원전압)
포트N 0V 1.2V (전원전압)
제어 스위치1 off on
제어 스위치2 on off
제어 스위치3 off on
제어 스위치4 on off
제어 스위치5 off on
제어 스위치6 on off
도 6의 회로에서 포트 P에 0V, 포트 N에도 0V가 인가되면 채널 A가 연결되고 채널 B가 끊어지며 노드 a에는 1.2V가 인가된다. 이 때, 제2 제어 스위치(122)가 온 되어 채널 A가 활성화되고 제4 제어 스위치(141)와 제6 제어 스위치(143)가 연결되어 채널 B에 있는 제1 NMOS 스위치(130)의 소스, 게이트, 드레인에 모두 노드 a와 동일한 전압이 안가된다. 그리하여, 채널 B에 있는 제1 NMOS 스위치(130)의 NPN(즉, PN 접합의 P 단과 N 단)의 전압이 동일하게 되어 이론상 누설 전류가 발생하지 않는다.
반대로, 포트 P에 1.2V, 포트 N에 1.2V가 인가되면 채널 A가 끊어지고 채널 B가 연결되는데, 이때 노드 a에 0V가 인가되고 제5 제어 스위치(142)가 온 상태가 되고, 제1 제어 스위치(121) 및 제3 제어 스위치(123)가 온 상태가 되어, 채널 A에 있는 제1 PMOS 스위치(110)의 PNP(즉, PN 접합의 P 단과 N 단)의 전압이 동일하게 되어 이론상 누설 전류가 발생하지 않는다.
본 발명의 실시예에서, 제2 PMOS 스위치(115)가 온 상태일 때(채널 A가 연결될 때) 제1 제어 스위치 유닛(120)은 제1 제어 노드(Ct1)와 제2 제어 노드(Ct2)에 동일한 전압이 인가되도록 제어하고, 제2 NMOS 스위치(135)가 온 상태일 때(채널 B가 연결될 때) 제2 스위치 유닛(140)은 제3 제어 노드(Ct3)와 제4 제어 노드(Ct4)에 동일한 전압이 인가되도록 제어할 수 있다.
본 발명의 실시예에서, 제1 제어 스위치 유닛(120)은, 일단이 커패시터 노드(노드 a)와 연결되고 타단이 제2 제어 노드(Ct2)에 연결되는 제1 제어 스위치(121)와, 일단이 접지(0V)와 연결되고 타단이 제2 제어 노드(Ct2)에 연결되는 제2 제어 스위치(122)와, 일단이 제2 제어 노드(Ct2)에 연결되고 타단이 제1 제어 노드(Ct1)에 연결되는 제3 제어 스위치(123)를 포함할 수 있다. 또한, 제2 제어 스위치 유닛(140)은, 일단이 상기 커패시터 노드(노드 a)와 연결되고 타단이 제4 제어 노드(Ct4)에 연결되는 제4 제어 스위치(141)와, 일단이 기준 전압원(1.2V)과 연결되고 타단이 제4 제어 노드(Ct4)에 연결되는 제5 스위치(142)와, 일단이 제4 제어 노드(Ct4)와 연결되고 타단이 제3 제어 노드(Ct3)에 연결되는 제6 스위치(143)를 포함할 수 있다.
본 발명의 실시예에서, 제어 전압(포트 P, 포트 N의 전압)이 접지 전압(0V)에 해당하면, 제1 제어 스위치(121), 제3 제어 스위치(123), 제5 제어 스위치(142)는 오프 상태로 동작하고, 제2 제어 스위치(122), 제4 스위치(141), 제6 스위치(143)는 온 상태로 제어될 수 있다.
또한, 제어 전압(포트 P, 포트 N의 전압)이 기준 전압원의 기준 전압(1.2V)에 해당하면, 제1 제어 스위치(121), 제3 제어 스위치(123), 제5 제어 스위치(142)는 온 상태로 제어되고, 제2 제어 스위치(122), 제4 제어 스위치(141), 제6 제어 스위치(143)는 오프 상태로 제어될 수 있다.
도 7은 본 발명의 실시예에 따른 와이드 샘플링을 위한 순차 접근 방식의 아날로그-디지털 컨버터의 아날로그 스위치에서 발생하는 누설 전류에 대한 시뮬레이션 결과를 나타내는 도면이다. 도 6의 회로에 대한 시뮬레이션 결과 아주 작은 누설 전류가 발생함을 확인하였으며, 표 2와 같이 종래의 아날로그 스위치 회로 대비 PMOS는 113배, NMOS는 1245배의 누설 전류 감소 효과가 있었다.
종래회로 누설전류 발명회로 누설전류 종래/누설전류비교 (배)
PMOS 178.6pA 1.58pA 178.6/1.58= 113
NMOS 1.511nA 1.213pA 1511/1.213=1245
따라서, 만약 10Msps의 사양으로 설계된 순차 접근 방식의 아날로그-디지털 컨버터는 100배에서 1245배까지, 즉, 100Ksps에서 10Ksps까지 와이드 샘플링 레이트에서 동작할 수 있다.
도 8은 본 발명의 실시예에 따른 아날로그-디지털 컨버터가 적용될 수 있는 분야를 나타내는 도면이다.
상술한 바와 같이 와이드 샘플링 레이트를 위하여 C-DAC(100)의 누설 전류를 최소화한 아날로그 스위치를 적용한 아날로그-디지털 컨버터는 그 특성이 개선될 뿐만 아니라 한 종류의 아날로그-디지털 컨버터가 여러 종류의 IoT 센서에 적용될 수 있다. 즉, 샘플링 레이트가 다양한 IoT 센서에 대하여 동일한 아날로그-디지털 컨버터가 적용될 수 있다.
특히 본 발명에 따른 아날로그-디지털 컨버터의 와이드 샘플링 레이트 특성은 검출된 빛, 소리, 음성, 온도 등의 아날로그 신호를 디지털 신호로 변환하여 시스템 내 처리 블록을 거쳐 메모리에 저장되며, 사용자가 접근하여 사용할 수 있는 형태의 데이터를 제공할 수 있다. 예를 들어, 본 발명의 실시예에 따른 아날로그-디지털 컨버터는 아래의 표 3과 같은 타입의 센서들에 모두 적용될 수 있을 것이다.
No. IoT 센서 응용 ADC No. IoT 센서 응용 ADC
1 영상센서 ADC (이미지, 적외선) 10 지문센서 ADC
2 가스센서 ADC 11 음향센서 ADC
3 온도센서 ADC 12 레이더센서 ADC
4 압력센서 ADC 13 터치센서 ADC
5 바이오센서 ADC 14 방사능센서 ADC
6 유량센서 ADC 15 수질센서 ADC
7 모션센서 ADC 16 초음파센서 ADC
8 먼지센서 ADC 17 자기센서 ADC
9 광센서 ADC 18 기타센서 ADC (로드/힘/토크/레벨/위치/ROIC)
본 실시예 및 본 명세서에 첨부된 도면은 본 발명에 포함되는 기술적 사상의 일부를 명확하게 나타내고 있는 것에 불과하며, 본 발명의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형예와 구체적인 실시예는 모두 본 발명의 권리범위에 포함되는 것이 자명하다고 할 것이다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (10)

  1. 와이드 샘플링 레이트를 위한 순차접근 방식의 아날로그-디지털 컨버터에서 아날로그 스위치 회로에 있어서,
    일단이 커패시터와 연결되고 타단이 제1 제어 노드와 연결되며, 제2 제어 노드의 전압에 의해 제어되는 제1 PMOS 스위치;
    일단이 상기 제1 제어 노드와 연결되고 타단이 기준 전압을 출력하는 기준 전압원과 연결되고, 제어 전압에 의해 제어되는 제2 PMOS 스위치;
    상기 제1 제어 노드와 상기 제2 제어 노드의 전압을 제어하는 제1 제어 스위치 유닛;
    일단이 상기 커패시터에 연결되고 타단이 제3 제어 노드에 연결되며, 제4 제어 노드의 전압에 의해 제어되는 제1 NMOS 스위치;
    일단이 상기 제3 제어 노드에 연결되고 타단이 접지에 연결되고, 상기 제어 전압에 의해 제어되는 제2 NMOS 스위치; 및
    상기 제3 제어 노드와 상기 제4 제어 노드의 전압을 제어하는 제2 제어 스위치 유닛;
    을 포함하는 것을 특징으로 하는 아날로그 스위치 회로.
  2. 제1항에 있어서,
    상기 제2 PMOS 스위치가 온 상태일 때, 상기 제1 제어 스위치 유닛은 상기 제1 제어 노드와 상기 제2 제어 노드에 동일한 전압이 인가되도록 제어되고,
    상기 제2 NMOS 스위치가 온 상태일 때, 상기 제2 제어 스위치 유닛은 상기 제3 제어 노드와 상기 제4 제어 노드에 동일한 전압이 인가되도록 제어될는 것을 특징으로 하는 아날로그 스위치 회로.
  3. 제1항에 있어서,
    상기 제1 제어 스위치 유닛은,
    일단이 상기 커패시터의 노드와 연결되고 타단이 상기 제2 제어 노드에 연결되는 제1 제어 스위치;
    일단이 상기 접지와 연결되고 타단이 상기 제2 제어 노드에 연결되는 제2 제어 스위치; 및
    일단이 상기 제2 제어 노드와 연결되고 타단이 상기 제1 제어 노드에 연결되는 제3 제어 스위치를 포함하고,
    상기 제2 제어 스위치 유닛은,
    일단이 상기 커패시터의 노드와 연결되고 타단이 상기 제4 제어 노드에 연결되는 제4 제어 스위치;
    일단이 상기 기준 전압원과 연결되고 타단이 상기 제4 제어 노드에 연결되는 제5 제어 스위치; 및
    일단이 상기 제4 제어 노드와 연결되고 타단이 상기 제3 제어 노드에 연결되는 제6 제어 스위치를 포함하는 것을 특징으로 하는 아날로그 스위치 회로.
  4. 제3항에 있어서,
    상기 제어 전압이 접지 전압에 해당하면,
    상기 제1 제어 스위치, 상기 제3 제어 스위치, 상기 제5 제어 스위치는 오프 상태로 제어되고,
    상기 제2 제어 스위치, 상기 제4 제어 스위치, 상기 제6 제어 스위치는 온 상태로 제어되는 것을 특징으로 하는 아날로그 스위치 회로.
  5. 제3항에 있어서,
    상기 제어 전압이 상기 기준 전압원의 기준 전압에 해당하면,
    상기 제1 제어 스위치, 상기 제3 제어 스위치, 상기 제5 제어 스위치는 온 상태로 제어되고,
    상기 제2 제어 스위치, 상기 제4 제어 스위치, 상기 제6 제어 스위치는 오프 상태로 제어되는 것을 특징으로 하는 아날로그 스위치 회로.
  6. 와이드 샘플링 레이트를 위한 순차접근 방식의 아날로그-디지털 컨버터에 있어서,
    출력 비트들에 대응하는 커패시터 어레이 및 아날로그 스위치 회로를 포함하는 커패시터 디지털-아날로그 변환기;
    상기 커패시터 디지털-아날로그 변환기의 출력 전압들을 비교하여 하이 신호 또는 로우 신호를 출력하는 비교기;
    상기 비교기로부터 출력된 하이 신호 또는 로우 신호에 기반하여 상기 커패시터 디지털-아날로그 변환기에서 상기 아날로그 스위치 회로를 제어하는 디지털 컨트롤러를 포함하고,
    상기 아날로그 스위치 회로는,
    일단이 기준 전압원과 연결되고 타단이 제1 제어 노드와 연결되며, 제어 전압에 의해 제어되는 제1 PMOS 스위치;
    일단이 상기 제1 제어 노드와 연결되고 타단이 커패시터와 연결되며, 제2 제어 노드의 전압에 의해 제어되는 제2 PMOS 스위치;
    상기 제1 제어 노드와 상기 제2 제어 노드의 전압을 제어하는 제1 제어 스위치 유닛;
    일단이 접지와 연결되고 타단이 제3 제어 노드와 연결되며, 상기 제어 전압에 의해 제어되는 제1 NMOS 스위치;
    일단이 제3 제어 노드에 연결되고 타단이 상기 커패시터에 연결되며, 제4 제어 노드의 전압에 의해 제어되는 제2 NMOS 스위치; 및
    상기 제3 제어 노드와 상기 제4 제어 노드의 전압을 제어하는 제2 제어 스위치 유닛;
    을 포함하는 것을 특징으로 하는 아날로그-디지털 컨버터.
  7. 제6항에 있어서,
    상기 제1 제어 스위치 유닛은 상기 제1 제어 노드와 상기 제2 제어 노드에 동일한 전압이 인가되도록 제어되고,
    상기 제2 제어 스위치 유닛은 상기 제3 제어 노드와 상기 제4 제어 노드에 동일한 전압이 인가되도록 제어되는 것을 특징으로 하는 아날로그-디지털 컨버터.
  8. 제6항에 있어서,
    상기 제1 제어 스위치 유닛은,
    일단이 상기 커패시터의 노드와 연결되고 타단이 상기 제2 제어 노드에 연결되는 제1 제어 스위치;
    일단이 상기 접지와 연결되고 타단이 상기 제2 제어 노드에 연결되는 제2 제어 스위치; 및
    일단이 상기 제2 제어 노드와 연결되고 타단이 상기 제1 제어 노드에 연결되는 제3 제어 스위치를 포함하고,
    상기 제2 제어 스위치 유닛은,
    일단이 상기 커패시터의 노드와 연결되고 타단이 상기 제4 제어 노드에 연결되는 제4 제어 스위치;
    일단이 상기 기준 전압원과 연결되고 타단이 상기 제4 제어 노드에 연결되는 제5 제어 스위치; 및
    일단이 상기 제4 제어 노드와 연결되고 타단이 상기 제3 제어 노드에 연결되는 제6 제어 스위치를 포함하는 것을 특징으로 하는 아날로그-디지털 컨버터.
  9. 제8항에 있어서,
    상기 제어 전압이 접지 전압에 해당하면,
    상기 제1 제어 스위치, 상기 제3 제어 스위치, 상기 제5 제어 스위치는 오프 상태로 제어되고,
    상기 제2 제어 스위치, 상기 제4 제어 스위치, 상기 제6 제어 스위치는 온 상태로 제어되는 것을 특징으로 하는 아날로그-디지털 컨버터.
  10. 제8항에 있어서,
    상기 제어 전압이 상기 기준 전압원의 기준 전압에 해당하면,
    상기 제1 제어 스위치, 상기 제3 제어 스위치, 상기 제5 제어 스위치는 온 상태로 제어되고,
    상기 제2 제어 스위치, 상기 제4 제어 스위치, 상기 제6 제어 스위치는 오프 상태로 제어되는 것을 특징으로 하는 아날로그-디지털 컨버터.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010059338A (ko) * 1999-12-30 2001-07-06 박종섭 아날로그-디지털 컨버터의 샘플/홀드 회로
KR100366270B1 (ko) * 1994-05-20 2003-03-06 사르노프 코포레이션 일정임피던스샘플링스위치
KR100831359B1 (ko) * 2003-01-23 2008-05-21 삼성전자주식회사 스큐 및 글리치가 적은 디지털 아날로그 변환장치
KR20170114602A (ko) * 2016-04-05 2017-10-16 삼성전자주식회사 세틀링 타임을 감소시키는 cds 회로, 이를 포함하는 이미지 센서
KR101850086B1 (ko) * 2011-07-08 2018-04-19 삼성전자주식회사 듀얼 모드 비교기 및 이를 포함하는 아날로그 투 디지털 컨버터

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2786320B2 (ja) * 1990-07-30 1998-08-13 松下電器産業株式会社 サンプルホールド回路
US8035622B2 (en) * 2008-03-27 2011-10-11 Apple Inc. SAR ADC with dynamic input scaling and offset adjustment
JP2010166298A (ja) * 2009-01-15 2010-07-29 Fujitsu Ltd アナログデジタル回路
US8350738B2 (en) * 2011-01-20 2013-01-08 International Business Machines Corporation Track and hold amplifiers and digital calibration for analog-to-digital converters

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100366270B1 (ko) * 1994-05-20 2003-03-06 사르노프 코포레이션 일정임피던스샘플링스위치
KR20010059338A (ko) * 1999-12-30 2001-07-06 박종섭 아날로그-디지털 컨버터의 샘플/홀드 회로
KR100831359B1 (ko) * 2003-01-23 2008-05-21 삼성전자주식회사 스큐 및 글리치가 적은 디지털 아날로그 변환장치
KR101850086B1 (ko) * 2011-07-08 2018-04-19 삼성전자주식회사 듀얼 모드 비교기 및 이를 포함하는 아날로그 투 디지털 컨버터
KR20170114602A (ko) * 2016-04-05 2017-10-16 삼성전자주식회사 세틀링 타임을 감소시키는 cds 회로, 이를 포함하는 이미지 센서

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