WO2019083267A2 - 센서의 신호를 읽어 출력하는 반도체 장치 - Google Patents

센서의 신호를 읽어 출력하는 반도체 장치

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WO2019083267A2
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전재훈
이주열
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서울대학교 산학협력단
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Definitions

  • the present invention relates to a semiconductor device for reading and outputting an output signal of a sensor, and more particularly to a semiconductor device for reading and outputting a signal of a sensor outputting a signal of a small size in a low frequency band.
  • DC sensor Most of the sensors used for this purpose have a characteristic of outputting very small-sized signals in a low frequency band of several hertz, which is referred to as a DC sensor.
  • the present invention provides a semiconductor device that reads and outputs a signal of a sensor outputting a small-sized signal in a low-frequency band.
  • the present invention provides a semiconductor device capable of regulating the overall gain by adjusting the capacitance of a capacitor and providing a high-resolution output signal.
  • This technology provides a semiconductor device that can minimize DC offset and flicker noise.
  • a semiconductor device includes: a signal input unit for selecting and outputting a plurality of input signals according to a channel selection signal; An amplifier for amplifying and outputting an output of the signal input unit; And an analog-to-digital converter for converting an output of the amplifier to a digital value, wherein the signal input unit performs a chopping operation in accordance with the first chopping signal and the analog-to-digital converter includes an output chopping circuit for performing a chopping operation in accordance with the first chopping signal .
  • a semiconductor device includes: a signal input unit for selecting and outputting a plurality of differential input signals according to a channel selection signal; An amplifier for amplifying and outputting an output of the signal input unit; And an analog-to-digital converter for converting the output of the amplifier to a digital value, wherein the signal input unit converts the polarity of the selected differential input signal according to the first chopping signal and outputs the bit stream from the output of the amplifier Delta sigma modulator; An output chopping circuit for adjusting the phase of the bit stream according to the first chopping signal and outputting the adjusted result; And a filter for filtering the output of the output chopping circuit and outputting it as a digital value.
  • the semiconductor device according to the present invention has a low DC offset and low flicker noise.
  • the semiconductor device can adjust the capacitance of the capacitor to linearly adjust the gain and provide a high-resolution output signal.
  • the semiconductor device according to the present invention may be connected to a plurality of sensors to selectively output an output of a corresponding signal.
  • FIG. 1 is a block diagram showing a semiconductor device according to an embodiment of the present invention.
  • Fig. 2 is a waveform diagram showing the operation of Fig. 1; Fig.
  • FIG. 3 is a circuit diagram showing an example of the signal input unit of FIG.
  • FIG. 4 is a circuit diagram showing an example of the amplifying unit of FIG.
  • FIG. 5 is a circuit diagram showing an example of a delta sigma modulator of FIG.
  • 6 and 7 are graphs showing the effect of the present invention.
  • FIG. 1 is a block diagram showing a semiconductor device according to an embodiment of the present invention.
  • a semiconductor device includes a signal input unit 100 for receiving a sensor signal, an amplifier 200 for amplifying a signal output from the signal input unit 100, and an analog To-digital converter (300).
  • the signal input unit 100 selects and outputs one of a plurality of sensor signals.
  • the first signal (VINP1, VINN1) is output from the first sensor
  • the second signal (VINP2, VINN2) is output from the second sensor.
  • the signal input unit 100 selects either the first signal or the second signal according to the channel selection signals CHO_EN and CH1_EN and outputs the input signals VINP and VINN.
  • the signal input unit 100 performs a chopping operation in accordance with the first chopping signal f1.
  • the channel selection signal is set to select the first sensor, for example, the input signal and the first sensor signal have the following relationship according to the first chopping signal f1.
  • VINP VINP
  • VINN VINN1
  • the input signal and the second sensor signal have the following relationship.
  • VINP VINP2
  • VINN VINN2
  • VINP VINN2
  • VINN VINP2
  • the amplifier 200 includes an amplification section 210, a first feedback circuit 220, a second feedback circuit 230, a third feedback circuit 240 and chopping circuits 251, 252 and 253.
  • the amplifier 200 may further include a bias resistor RBIAS connected between the input terminals IN + and IN-, and a common voltage VCOM may be applied to the common terminal between the bias resistors.
  • a MOS transistor having a bias voltage applied to its gate is used instead of a resistor which is a passive element as the bias resistor RBIAS.
  • the amplifier 200 includes an input capacitor CIN connected to input terminals IN +, IN-.
  • the chopping circuit is connected to an input terminal and an output terminal of the amplifier 200 and performs a chopping operation and a CDS (Correlated Double Sampling) operation by the second chopping signal f2.
  • CDS Correlated Double Sampling
  • the frequency of the second chopping signal f2 has a larger value than the frequency of the first chopping signal f1.
  • the chopping operation and the CDS operation itself are well-known techniques, and a detailed description thereof will be omitted.
  • the chopping circuit 251 is connected to the input of the amplifier 200 and the chopping circuits 252 and 252 are connected to the output of the amplifier 200.
  • the chopping circuit 252 is connected to the output terminal of the amplifier 200 and is connected to the second feedback circuit 230.
  • the chopping circuit 253 is connected to the output terminal of the amplifier 200, .
  • the amplification unit 210 includes a chopping circuit therein.
  • the first feedback circuit 220 feeds back the output signal OUTIA to output the ripple suppression signal INRRL.
  • the ripple suppression signal INRRL is input to the amplification unit 210 so that the ripple due to the chopping operation at the output terminal of the amplification unit 210 is suppressed.
  • the first feedback circuit 220 may be omitted.
  • a low frequency filter may be added to the output terminal of the amplification unit 210 to suppress the ripple present at the output of the amplification unit.
  • the low-frequency filter must occupy a large area on the chip or be implemented as a separate device outside the chip. In this case, the performance may be degraded as compared with the present embodiment.
  • the second feedback circuit 230 negatively feeds the output signal OUTIA to the input signal IN +, IN- through the feedback capacitor CFB.
  • the gain of the amplifier 200 is determined by the capacitance ratio of the input capacitor and the feedback capacitor, that is, CIN / CFB.
  • the gain of the amplifier 200 can be controlled by variably controlling the capacitance of the feedback capacitor CFB or the capacitance of the input capacitor CIN.
  • the gain of the amplifier 200 according to the present invention is determined only by the capacitor component and is not affected by the resistance component.
  • resistance is affected by process variations. Therefore, it is difficult to fabricate a semiconductor chip that operates precisely when the gain of the amplifier is determined according to the resistance component.
  • the amplification ratio of the amplifier 200 is determined only by the ratio of the capacitors, it is easy to implement the circuit into a semiconductor chip, and it is also advantageous to ensure the linearity of the gain.
  • the third feedback circuit 240 positively feeds the output signal OUTIA to the previous stage of the input capacitor through the impedance boosting capacitor CIB.
  • the impedance of the amplifier 200 can be further increased .
  • the amplification unit 210 performs a differential amplification operation in accordance with the input signal IN and the ripple suppression signal INRRL to generate an output signal OUTIA.
  • the analog-to-digital converter 300 uses an incremental analog-to-digital conversion scheme.
  • the analog to digital converter 300 includes a delta sigma modulator 310, an output chopping circuit 320, and filters 330 and 340.
  • the output chopping circuit 320 adjusts the phase of the bit stream BS according to the first chopping signal f1 and outputs it.
  • the output chopping circuit 320 is implemented in a digital manner.
  • the output chopping circuit 320 when the first chopping signal f1 is at a high level, the output chopping circuit 320 outputs the same without changing the phase of the bit stream BS. When the first chopping signal f1 is at a low level, The circuit 320 inverts and outputs the phase of the bit stream BS.
  • the output chopping circuit 320 may be implemented in an analog manner. At this time, the output chopping circuit 320 may be located, for example, in the analog stage before the comparator 313 of the delta sigma modulator 310 shown in FIG.
  • the filter includes a sink filter 330 and an FIR filter 340.
  • the reset signal RESET is a pulse-shaped signal that is periodically activated in consideration of the time during which analog-to-digital conversion is performed in the analog-to-digital converter.
  • the reset signal RESET can be generated by using a circuit for outputting a pulse signal when the count operation proceeds according to the clock signal but the count value has a predetermined value.
  • the signal input unit 100 and the output chopping circuit 320 perform a chopping operation in accordance with the first chopping signal f1.
  • the analog-to-digital converter 300 outputs data in consideration of the output of the section in which the first chopping signal f1 is in the high level and the output in the section in which the second chopping signal f1 is in the low level.
  • FIG. 2 is a timing chart showing the operation of the semiconductor device of FIG.
  • the first chopping signal f1 has a longer period than the period of the second chopping signal f2.
  • the period of the first chopping signal f1 is related to the operating time T of the delta sigma modulator 310 necessary for the digital conversion.
  • the period of the first chopping signal f1 is set to be twice the operation time T.
  • the period of the reset signal RESET is set to be equal to the operation time T, and the reset signal RESET is aligned with the edge of the first chopping signal f1.
  • the outputs of the sync filter 330 and the delta sigma modulator 310 are reset by a reset signal.
  • the delta-sigma modulator 310 performs a modulation operation for analog-to-digital conversion between T1 to T12, T12 to T2, T2 to T23, and T23 to T3 according to the chopping operation of the signal input unit 100 and the output chopping circuit 320 .
  • the output chopping circuit 320 chops the output of the delta sigma modulator 310 according to the first chopping signal f1 and outputs the chopping signal.
  • Sink filter 330 performs the Sink filtering on the output of output chopping circuit 320 and outputs the result (OUTSINC).
  • the FIR filter 340 is an averaging filter.
  • the digital value DATA3 output from the FIR filter 340 at T3 may be a value obtained by moving averaging the value OUTSINC output from the sync filter 330 at T12, T2, T23, and T3.
  • the waiting time can be reduced and the decrease in the data rate can be minimized.
  • the chopping operation is performed in the amplifier 200 and the chopping operation is performed in the signal input unit 100 and the output chopping circuit 320, more excellent effects are obtained in reducing flicker noise and DC offset have.
  • FIG. 3 is a circuit diagram showing an example of the signal input unit 100 of FIG.
  • the signal input unit 100 selects the first signals VINP1 and VINN1 or the second signals VINP2 and VIN2 according to the channel selection signals CHO_EN and CH1_EN.
  • the differential input signal selected according to the level of the first chopping signal f1 is crossed or outputted without crossing.
  • the signal input unit 100 includes chopping switches 111 and 112, dummy switches 121 to 124, and chopping switch control units 131 and 132.
  • the chopping switches 111 and 112 are designed to perform a chopping function together with a mux function for selecting an input signal, thereby reducing an increase in noise.
  • the chopping switch control units 131 and 132 control the chopping switches 111 and 112 according to the channel selection signal and the first chopping signal to perform both the muxing function and the chopping function.
  • the dummy switches 121 and 122 are turned on and off according to the channel selection signal CH0_EN and connected to the front and rear of the chopping switch 111.
  • the dummy switches 123 and 124 are turned on and off according to the channel selection signal CH1_EN, And is connected to the front and rear of the switch 112.
  • An electric charge is generated in the on-off operation of the chopping switches 111 and 112, which may cause non-linearity of the entire circuit.
  • the dummy switch is switched in contrast to the chopping switch in order to cancel the charge generated in the switching operation of the chopping switch.
  • the dummy switch when the chopping switch is implemented as an NMOS transistor, the dummy switch is implemented as a PMOS, and when the chopping switch is implemented as a PMOS transistor, the dummy switch can be implemented as an NMOS transistor.
  • the switching time of the chopping switch that is, the edge of the first chopping signal, is aligned with the reset signal, which causes at least some of the semiconductor devices to be reset by the reset signal at the switching time of the chopping switch, It is possible to further reduce the influence on the operation of the apparatus.
  • FIG. 4 is a circuit diagram showing an example of the amplifier 210 of FIG.
  • the amplification unit 210 includes a main signal input terminal 211, a clamp terminal 212, a ripple suppression signal input terminal 213, gain and bias adjustment terminals 214 and 216, a common mode control terminal 215, a chopping circuit 217 An AB output terminal 218, and a common mode feedback circuit 219.
  • the chopping circuit 217 performs a chopping operation in accordance with the second chopping signal f2.
  • the amplification unit 210 also does not use a resistive load. Accordingly, it is easy to fabricate a semiconductor chip with less influence of process variations.
  • the circuit diagram shown in FIG. 4 is made by combining well-known circuits individually, and a description of circuit elements included in the circuit diagram and a detailed description of the operation of the circuitry of the detailed components are omitted.
  • FIG. 5 is a circuit diagram showing an example of the delta sigma modulator 310 of FIG.
  • the delta sigma modulator 310 is a second order 1 bit delta sigma modulator including a sampling unit 311, a second order integration filter 312 and a comparator 313.
  • the circuit of the second-order delta-sigma modulator is well known in the prior art.
  • the detailed circuit of the sampling unit 311 and the second-order integration filter 312 in FIG. 5 will not be described. And a configuration differentiated from the above will be described.
  • the sampling section 311 in the present embodiment is a structure including a capacitor and does not include a resistor.
  • the sampling unit 311 does not apply any resistive load to the output terminal of the amplification unit 210 of FIG.
  • delta sigma modulator 310 also does not include a resistor, process reliability can be improved and it is advantageous to implement the entire semiconductor device into one chip.
  • the sampling unit 311 samples an analog value corresponding to the digital signal D output from the comparator 313 and a first capacitor CS1 sampling the output signal OUTIA of the amplifier 200 And a second capacitor (CDAC).
  • the digital signal D is a signal corresponding to the bit stream (BS) of FIG.
  • the analog-to-digital converter 300 has a capacitance ratio of the first capacitor CS1 and the second capacitor CDAC, that is, a gain determined by CS1 / CDAC.
  • the gain of the analog-to-digital converter 300 can be controlled by adjusting the capacitances of the first capacitor CS1 or the second capacitor CDAC.
  • the capacitance of the first capacitor CS1 or the second capacitor CDAC may be determined based on the bit stream BS or D outputted from the delta sigma modulator 310 or the digital value OUT).
  • the capacity of the first capacitor and the second capacitor can be adjusted in a direction to increase the gain when the sensor signal is judged to be small by observing the bit stream BS or D or the digital value OUT,
  • the capacitance of the first capacitor and the capacitance of the second capacitor can be adjusted in the direction of reducing the gain.
  • This control operation may be performed in a separate capacity control unit (not shown), which may be implemented in hardware, software, or a combination thereof.
  • the capacity control may control the gain of the amplifier 200 or both of the gains, instead of the gain of the delta sigma modulator 310.
  • the capacitance of the input capacitor CIN or the feedback capacitor CFB may be controlled as described above.
  • the gain of the semiconductor device according to the present invention can be controlled by the amplifier 200 and the analog-to-digital converter 300, the total gain can be determined by the combination of these.
  • 6 and 7 are graphs showing the effect of the semiconductor device according to an embodiment of the present invention.
  • the graph of Fig. 6 shows the result of measuring the noise of the semiconductor device according to the embodiment of the present invention.
  • the horizontal axis represents the displacement of the digital value output corresponding to the specific analog value
  • the vertical axis represents the frequency of occurrence of the corresponding displacement.
  • the graph showed 4.29 LSB RMS noise characteristics based on the 1-sigma standard deviation, which means that only 4.29 out of the total of 2 24 digital outputs based on the 24-bit ADC used in the experiment are affected by noise.
  • the semiconductor device according to an embodiment of the present invention suppresses noise due to flicker noise or DC offset well.
  • the horizontal axis represents the gain of the semiconductor device
  • the left vertical axis represents the output digital value
  • the right vertical axis represents the analog voltage corresponding to the digital value.
  • R 2 is an index indicating the degree of linearity, and the closer to 1, the more linear.
  • the value of R 2 in this embodiment was measured to be 0.9999, which indicates that the linearity of the semiconductor device according to an embodiment of the present invention is excellent.

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Abstract

본 기술에 의한 반도체 장치는 채널 선택 신호에 따라 다수의 입력 신호를 선택하여 출력하는 신호 입력부; 신호 입력부의 출력을 증폭하여 출력하는 증폭기; 및 증폭기의 출력을 디지털 값으로 변환하는 아날로그 디지털 변환기를 포함하되, 신호 입력부는 제 1 쵸핑 신호에 따라 쵸핑 동작을 수행하고 아날로그 디지털 변환기는 제 1 쵸핑 신호에 따라 쵸핑 동작을 수행하는 출력 쵸핑 회로를 포함한다.

Description

센서의 신호를 읽어 출력하는 반도체 장치
본 발명은 센서의 출력 신호를 읽어 출력하는 반도체 장치에 관한 것으로서 보다 구체적으로는 저주파 대역에서 작은 크기의 신호를 출력하는 센서의 신호를 읽어 출력하는 반도체 장치에 관한 것이다.
사물 인터넷 시대가 도래하면서 다양한 스마트 기기 및 센서에 대해 연구 개발이 진행되고 있다.
이를 위해 사용되는 대부분의 센서는 수 헤르츠의 낮은 주파수 대역에서 매우 작은 크기의 신호를 출력하는 특성을 가지며 이를 DC 센서로 지칭하기도 한다.
이러한 센서들에서 신호를 읽어서 출력하는 반도체 장치로서 저전력 고해상도의 신호를 출력하는 반도체 장치가 요구되고 있다.
본 기술은 저주파 대역에서 작은 크기의 신호를 출력하는 센서의 신호를 읽어 출력하는 반도체 장치를 제공한다.
본 기술은 커패시터의 용량을 조절하여 전체 이득을 조절할 수 있으며 고해상도의 출력 신호를 제공하는 반도체 장치를 제공한다.
본 기술은 DC 옵셋과 플리커 노이즈를 최소화할 수 있는 반도체 장치를 제공한다.
본 발명의 일 실시예에 의한 반도체 장치는 채널 선택 신호에 따라 다수의 입력 신호를 선택하여 출력하는 신호 입력부; 신호 입력부의 출력을 증폭하여 출력하는 증폭기; 및 증폭기의 출력을 디지털 값으로 변환하는 아날로그 디지털 변환기를 포함하되, 신호 입력부는 제 1 쵸핑 신호에 따라 쵸핑 동작을 수행하고 아날로그 디지털 변환기는 제 1 쵸핑 신호에 따라 쵸핑 동작을 수행하는 출력 쵸핑 회로를 포함한다.
본 발명의 일 실시예에 의한 반도체 장치는 채널 선택 신호에 따라 다수의 차동 입력 신호를 선택하여 출력하는 신호 입력부; 신호 입력부의 출력을 증폭하여 출력하는 증폭기; 및 증폭기의 출력을 디지털 값으로 변환하는 아날로그 디지털 변환기를 포함하되, 신호 입력부는 선택된 차동 입력 신호의 극성을 제 1 쵸핑 신호에 따라 바꾸어 출력하고, 아날로그 디지털 변환기는 증폭기의 출력으로부터 비트 스트림을 출력하는 델타 시그마 변조기; 제 1 쵸핑 신호에 따라 비트 스트림의 위상을 조절하여 출력하는 출력 쵸핑 회로; 및 출력 쵸핑 회로의 출력을 필터링하여 디지털 값으로 출력하는 필터를 포함한다.
본 기술에 의한 반도체 장치는 낮은 DC 옵셋을 가지며 낮은 플리커 노이즈를 가진다.
본 기술에 의한 반도체 장치는 커패시터의 용량을 조절하여 이득을 선형으로 조절할 수 있으며 고해상도의 출력 신호를 제공할 수 있다.
본 기술에 의한 반도체 장치는 다수의 센서에 연결되어 대응하는 신호의 출력을 선택적으로 출력할 수 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 장치를 나타내는 블록도.
도 2는 도 1의 동작을 나타내는 파형도.
도 3은 도 1의 신호 입력부의 일 예를 나타낸 회로도.
도 4는 도 1의 증폭부의 일 예를 나타낸 회로도.
도 5는 도 1의 델타 시그마 변조기의 일 예를 나타낸 회로도.
도 6 및 도 7은 본 발명의 효과를 나타내는 그래프.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 개시한다.
도 1은 본 발명의 일 실시예에 의한 반도체 장치를 나타내는 블록도이다.
본 발명의 일 실시예에 의한 반도체 장치는 센서 신호를 입력받는 신호 입력부(100), 신호 입력부(100)에서 출력되는 신호를 증폭하는 증폭기(200) 및 증폭기의 출력을 디지털로 변환하여 출력하는 아날로그 디지털 변환기(300)를 포함한다.
신호 입력부(100)는 다수의 센서 신호 중 하나를 선택하여 출력한다.
예를 들어 제 1 신호(VINP1, VINN1)는 제 1 센서에서 출력되고, 제 2 신호(VINP2, VINN2)는 제 2 센서에서 출력된다.
신호 입력부(100)는 채널 선택 신호(CH0_EN, CH1_EN)에 따라 제 1 신호 또는 제 2 신호를 선택하여 입력 신호(VINP, VINN)를 출력한다.
신호 입력부(100)는 제 1 쵸핑 신호(f1)에 따라 쵸핑(chopping) 동작을 실행한다.
채널 선택 신호가 제 1 센서를 선택하도록 설정된 경우 예를 들어 제 1 쵸핑 신호(f1)에 따라 입력 신호와 제 1 센서 신호는 다음과 같은 관계를 가진다.
f1 = HIGH
VINP = VINP1, VINN = VINN1
f1 = LOW
VINP = VINN1, VINN = VINP1
채널 선택 신호가 제 2 센서를 선택하도록 설정된 경우 예를 들어 제 1 쵸핑 신호(f1)에 따라 입력 신호와 제 2 센서 신호는 다음과 같은 관계를 가진다.
f1 = HIGH
VINP = VINP2, VINN = VINN2
f1 = LOW
VINP = VINN2, VINN = VINP2
증폭기(200)는 증폭부(210), 제 1 피드백 회로(220), 제 2 피드백 회로(230), 제 3 피드백 회로(240) 및 쵸핑 회로(251, 252, 253)를 포함한다.
증폭기(200)는 입력 단자(IN+, IN-) 사이에 연결된 바이어스 저항(RBIAS)을 더 포함할 수 있으며 바이어스 저항 사이의 공통 단자에는 공통 전압(VCOM)이 인가될 수 있다.
본 실시예에서는 바이어스 저항(RBIAS)으로서 수동 소자인 저항 대신에 게이트에 바이어스 전압이 인가되는 모스 트랜지스터를 이용한다.
증폭기(200)는 입력 단자(IN+, IN-)에 연결된 입력 커패시터(CIN)를 포함한다.
쵸핑 회로는 증폭기(200)의 입력단과 출력단에 각각 연결되어 제 2 쵸핑 신호(f2)에 의해 쵸핑 동작 및 CDS(Correlated Double Sampling) 동작을 수행한다.
이때 제 2 쵸핑 신호(f2)의 주파수는 제 1 쵸핑 신호(f1)의 주파수에 비하여 큰 값을 가진다.
쵸핑 동작과 및 CDS 동작 자체는 잘 알려진 기술이므로 이에 대한 구체적인 설명은 생략한다.
쵸핑 회로(251)는 증폭기(200)의 입력단에 연결되고 쵸핑 회로(252, 252)는 증폭기(200)의 출력단에 연결된다.
보다 구체적으로 쵸핑 회로(252)는 증폭기(200)의 출력단에 연결되어 제 2 피드백 회로(230)에 연결되며, 쵸핑 회로(253)는 증폭기(200)의 출력단에 연결되어 제 3 피드백 회로(240)에 연결된다.
증폭부(210)는 그 내부에 쵸핑 회로를 포함한다.
제 1 피드백 회로(220)는 출력 신호(OUTIA)를 피드백하여 리플 억제 신호(INRRL)를 출력한다.
리플 억제 신호(INRRL)는 증폭부(210)에 입력되어 결과적으로 증폭부(210)의 출력단에서 쵸핑 동작으로 인하여 발생하는 리플이 억제되도록 한다.
다른 실시예에서 제 1 피드백 회로(220)는 생략될 수 있다. 대신 증폭부(210)의 출력단에 저주파 필터를 추가하여 증폭부의 출력에 존재하는 리플을 억제할 수 있다.
다만 저주파 필터는 칩상에서 큰 면적을 차지하거나 칩 외부에 별도의 소자로 구현되어야 하는데 이 경우 본 실시예에 비하여 성능이 저하될 수 있다.
제 2 피드백 회로(230)는 출력 신호(OUTIA)를 피드백 커패시터(CFB)를 통해 입력 신호(IN+, IN-)로 네거티브 피드백한다.
이에 의하여 증폭기(200)의 이득은 입력 커패시터와 피드백 커패시터의 용량비, 즉 CIN/CFB로 결정된다.
피드백 커패시터(CFB)의 용량 또는 입력 커패시터(CIN)의 용량을 가변적으로 제어함으로써 증폭기(200)의 이득을 제어할 수 있다.
이와 같이 본 발명에 의한 증폭기(200)의 이득은 커패시터 성분에 의하여만 결정되고 저항 성분의 영향을 받지 않는다.
일반적으로 저항은 공정 변이의 영향을 많이 받는 특성이 있으므로 저항 성분에 따라 증폭기의 이득이 결정되는 경우 정밀하게 동작하는 반도체 칩을 제작하는데 애로가 있다.
이에 비하여 본 발명에서는 증폭기(200)의 증폭비가 커패시터의 비로만 결정되므로 회로를 반도체 칩으로 구현하는데 용이하며 이득의 선형성을 보장하는데도 유리하다.
제 3 피드백 회로(240)는 출력 신호(OUTIA)를 임피던스 부스팅 커패시터(CIB)를 통해 입력 커패시터의 전단에 포지티브 피드백한다.
제 3 피드백 회로(240)를 통해 입력단에서 요구되는 입력 전류를 공급함으로써 입력 임피던스를 부스팅하는 효과가 있다.
구체적으로 제 3 피드백 회로(240)에서 제공되는 전류만큼 신호 입력부(100)를 통해 입력되는 전류는 더 줄어들 수 있으므로 증폭기(200)의 입력단에서 보았을 때의 임피던스 즉 입력 임피던스는 더 증가하는 효과가 있다.
증폭부(210)는 입력 신호(IN)와 리플 억제 신호(INRRL)에 따라 차동 증폭 동작을 수행하여 출력 신호(OUTIA)를 생성한다.
본 실시예에서 아날로그 디지털 변환기(300)는 증가식(Incremental) 아날로그 디지털 변환 방식을 사용한다.
본 실시예에서 아날로그 디지털 변환기(300)는 델타 시그마 변조기(310), 출력 쵸핑 회로(320), 필터(330, 340)를 포함한다.
본 실시예에서 델타 시그마 변조기(310)의 입력단에는 커패시터 성분만 존재하도록 하여 증폭기(210)에 저항성 로드가 연결되지 않도록 한다.
출력 쵸핑 회로(320)는 제 1 쵸핑 신호(f1)에 따라 비트 스트림(BS)의 위상을 조정하여 출력한다.
본 실시예에서 출력 쵸핑 회로(320)는 디지털 방식으로 구현된다.
예를 들어 제 1 쵸핑 신호(f1)가 하이 레벨인 경우 출력 쵸핑 회로(320)는 비트 스트림(BS)의 위상을 변경하지 않고 그대로 출력하고 제 1 쵸핑 신호(f1)가 로우 레벨인 경우 출력 쵸핑 회로(320)는 비트 스트림(BS)의 위상을 반전하여 출력한다.
다른 실시예에서 출력 쵸핑 회로(320)는 아날로그 방식으로 구현될 수 있다. 이때 출력 쵸핑 회로(320)는 예를 들어 도 5에 도시된 델타 시그마 변조기(310)의 비교기(313) 이전의 아날로그 단에 위치할 수 있다.
본 실시예에서 필터는 싱크 필터(330)와 FIR 필터(340)를 포함한다.
리셋 신호(RESET)는 아날로그 디지털 변환기에서 아날로그 디지털 변환이 수행되는 시간을 고려하여 주기적으로 활성화되는 펄스 형태의 신호이다.
리셋 신호(RESET)는 클록 신호에 따라 카운트 동작을 진행하되 카운트 값이 미리 설정된 값을 가지는 경우 펄스 신호를 출력하는 회로를 이용하여 생성할 수 있다.
신호 입력부(100)와 출력 쵸핑 회로(320)는 제 1 쵸핑 신호(f1)에 따라 쵸핑 동작을 수행한다.
이에 따라 아날로그 디지털 변환기(300)는 제 1 쵸핑 신호(f1)가 하이 레벨인 구간과 제 2 쵸핑 신호(f1)가 로우 레벨인 구간에서의 출력을 함께 고려하여 데이터를 출력하게 된다.
도 2는 도 1의 반도체 장치의 동작을 나타내는 타이밍도이다.
제 1 쵸핑 신호(f1)는 제 2 쵸핑 신호(f2)의 주기보다 더 긴 주기를 가진다.
제 1 쵸핑 신호(f1)의 주기는 디지털 변환을 위해 필요한 델타 시그마 변조기(310)의 동작 시간(T)에 연관된다.
본 발명에서 제 1 쵸핑 신호(f1)의 주기는 동작 시간(T)의 2배가 되도록 설정한다.
또한 리셋 신호(RESET)의 주기는 동작 시간(T)과 동일하도록 설정되며 리셋 신호(RESET)는 제 1 쵸핑 신호(f1)의 에지와 정렬된다.
싱크 필터(330)와 델타 시그마 변조기(310)의 출력은 리셋 신호에 의해 리셋된다.
델타 시그마 변조기(310)는 신호 입력부(100)와 출력 쵸핑 회로(320)의 쵸핑 동작에 따라 T1~T12, T12~T2, T2~T23, T23~T3 사이에서 각각 아날로그 디지털 변환을 위한 변조 동작을 수행한다.
출력 쵸핑 회로(320)는 제 1 쵸핑 신호(f1)에 따라 델타 시그마 변조기(310)의 출력을 쵸핑하여 출력한다.
싱크 필터(330)는 출력 쵸핑 회로(320)의 출력에 대해서 싱크 필터링을 수행하고 그 결과(OUTSINC)를 출력한다.
본 실시예에서 FIR 필터(340)는 평균 필터이다.
예를 들어 T3에 FIR 필터(340)에서 출력되는 디지털 값(DATA3)은 T12, T2, T23, T3에서 싱크 필터(330)로부터 출력된 값(OUTSINC)을 이동 평균한 값일 수 있다.
이와 같이 FIR 필터(340)가 이동 평균 방식으로 값을 출력하는 경우 대기 시간을 줄일 수 있으며 이에 따라 데이터 레이트가 감소하는 것을 최소화할 수 있다.
전술한 바와 같이 본 발명에서는 증폭기(200)의 내부에서도 쵸핑 동작을 수행하고, 신호 입력부(100)와 출력 쵸핑 회로(320)에서도 쵸핑 동작을 수행하므로 플리커 노이즈와 DC 옵셋을 줄이는데 있어서 더욱 우수한 효과가 있다.
도 3은 도 1의 신호 입력부(100)의 일 예를 나타낸 회로도이다.
전술한 바와 같이 본 실시예에서 신호 입력부(100)는 채널 선택 신호(CH0_EN, CH1_EN)에 따라 제 1 신호(VINP1, VINN1) 또는 제 2 신호(VINP2, VIN2)를 선택한다.
또한 각각의 경우 제 1 쵸핑 신호(f1)의 레벨에 따라 선택된 차동 입력 신호를 교차하거나 교차하지 않고 출력한다.
본 실시예에서 신호 입력부(100)는 쵸핑 스위치(111, 112), 더미 스위치(121 - 124), 쵸핑 스위치 제어부(131, 132)를 포함한다.
본 실시예에서 쵸핑 스위치(111, 112)는 입력 신호를 선택하는 먹스 기능과 쵸핑 기능을 함께 수행하도록 설계되어 노이즈의 증가를 줄일 수 있다.
쵸핑 스위치 제어부(131, 132)는 채널 선택 신호와 제 1 쵸핑 신호에 따라 쵸핑 스위치(111, 112)를 제어하여 먹싱 기능과 쵸핑 기능을 함께 수행하도록 한다.
쵸핑 기능과 먹싱 기능에 의한 신호 출력 동작에 대해서는 앞에서 설명하였으므로 중복적인 설명을 생략한다.
더미 스위치(121, 122)는 채널 선택 신호(CH0_EN)에 따라 온오프되며 쵸핑 스위치(111)의 전후에 연결되고, 더미 스위치(123, 124)는 채널 선택 신호(CH1_EN)에 따라 온오프되며 쵸핑 스위치(112)의 전후에 연결된다.
쵸핑 스위치(111, 112)의 온오프 동작시 전하가 발생하고 이는 전체 회로의 비선형성을 야기하는 원인이 될 수 있다.
더미 스위치는 쵸핑 스위치의 스위칭 동작에서 발생하는 전하를 상쇄하기 위하여 쵸핑 스위치와는 반대로 스위칭되는 것이 바람직하다.
예를 들어 쵸핑 스위치가 NMOS 트랜지스터로 구현되는 경우 더미 스위치는 PMOS 로 구현되고, 쵸핑 스위치가 PMOS 트랜지스터로 구현되는 경우 더미 스위치는 NMOS 트랜지스터로 구현될 수 있다.
도 2에 도시한 바와 같이 쵸핑 스위치의 스위칭 시점 즉 제 1 쵸핑 신호의 에지는 리셋 신호와 정렬되는데 이는 쵸핑 스위치의 스위칭 시점에서 리셋 신호에 의하여 반도체 장치 중 적어도 일부는 리셋되고 이에 따라 스위칭 노이즈가 시스템의 동작에 미치는 영향을 더욱 줄일 수 있게 된다.
도 4는 도 1의 증폭부(210)의 일 예를 나타낸 회로도이다.
증폭부(210)는 주 신호 입력단(211), 클램프단(212), 리플 억제 신호 입력단(213), 이득 및 바이어스 조절단(214, 216), 공통 모드 제어단(215), 쵸핑 회로(217), 클래스-AB 출력단(218), 공통 모드 피드백 회로(219)를 포함한다.
쵸핑 회로(217)는 제 2 쵸핑 신호(f2)에 따라 쵸핑 동작을 수행한다.
도 4에 도시된 바와 같이 증폭부(210) 역시 저항성 부하를 사용하지 않으며, 이에 따라 공정 변이의 영향을 적게 받아 반도체 칩으로 제조하는데 용이하다.
도 4에 도시된 회로도는 개별적으로 잘 알려진 회로들을 조합하여 만든 것으로서 회로도에 포함된 회로 소자에 대한 설명과 세부 구성 요소들의 회로의 동작에 대한 상세 설명은 생략한다.
도 5는 도 1의 델타 시그마 변조기(310)의 일 예를 나타낸 회로도이다.
본 실시예에서 델타 시그마 변조기(310)는 샘플링부(311), 2차 적분 필터(312), 비교기(313)를 포함하는 2차 1비트 델타 시그마 변조기이다.
2차 델타 시그마 변조기의 회로는 종래에도 잘 알려진 것으로서 도 5에서 샘플링부(311), 2차 적분 필터(312)의 세부 회로 중 종래의 기술과 중첩되는 부분에 대해서는 설명을 생략하고 이하에서는 종래와 차별되는 구성에 대해서 개시한다.
본 실시예서 샘플링부(311)는 커패시터를 포함하는 구성으로서 저항을 포함하지 않는다.
이에 따라 샘플링부(311)는 도 3의 증폭부(210)의 출력단에 어떠한 저항성 부하도 인가하지 않는다.
델타 시그마 변조기(310) 역시 저항을 포함하지 않아 공정 신뢰도가 향상될 수 있으므로 전체 반도체 장치를 하나의 칩으로 구현하는데 유리하다.
본 실시예에서 샘플링부(311)는 증폭기(200)의 출력 신호(OUTIA)를 샘플링하는 제 1 커패시터(CS1)와 비교기(313)에서 출력되는 디지털 신호(D)에 대응하는 아날로그 값을 샘플링하는 제 2 커패시터(CDAC)를 포함한다.
이때 디지털 신호(D)는 도 1의 비트 스트림(BS)에 대응하는 신호이다.
이에 따라 아날로그 디지털 변환기(300)는 제 1 커패시터(CS1)와 제 2 커패시터(CDAC)의 용량비, 즉 CS1/CDAC로 결정되는 이득을 가진다.
제 1 커패시터(CS1) 또는 제 2 커패시터(CDAC)의 용량을 조절함으로써 아날로그 디지털 변환기(300)의 이득을 제어할 수 있다.
실시예에 따라서는 제 1 커패시터(CS1) 또는 제 2 커패시터(CDAC)의 용량은 델타 시그마 변조기(310)에서 출력되는 비트 스트림(BS, D) 또는 아날로그 디지털 변환기(300)에서 출력되는 디지털 값(OUT)에 따라 조절될 수 있다.
예를 들어 비트 스트림(BS, D) 또는 디지털 값(OUT)을 관찰하여 센서 신호가 작은 것으로 판단되는 경우 이득을 증가시키는 방향으로 제 1 커패시터와 제 2 커패시터의 용량을 조절할 수 있고, 센서 신호가 큰 것으로 판단되는 경우 이득을 감소시키는 방향으로 제 1 커패시터와 제 2 커패시터의 용량을 조절할 수 있다.
이러한 제어 동작은 별도의 용량 제어부(미도시)에서 수행될 수 있으며 이는 하드웨어, 소프트웨어 또는 이들의 조합으로 구현될 수 있다.
또 다른 실시예에서 용량 제어부는 델타 시그마 변조기(310)의 이득 대신에 증폭기(200)의 이득을 제어하거나 둘 모두의 이득을 제어할 수 있을 것이다.
증폭기(200)의 이득을 제어하기 위해서는 전술한 바와 같이 입력 커패시터(CIN) 또는 피드백 커패시터(CFB)의 용량을 제어할 수 있을 것이다.
전술한 실시예들에서 제어 신호에 따라 커패시터의 용량을 제어하는 기술은 통상의 기술자에게 잘 알려진 것이므로 구체적인 회로를 예시하는 것은 생략한다.
본 발명에 의한 반도체 장치는 증폭기(200)와 아날로그 디지털 변환기(300)에서 각각 이득을 제어할 수 있으므로 이들의 조합에 의하여 전체 이득이 결정될 수 있다.
도 6 및 7은 본 발명의 일 실시예에 의한 반도체 장치의 효과를 나타내는 그래프이다.
도 6의 그래프는 본 발명의 일 실시예에 의한 반도체 장치의 노이즈를 측정한 결과를 나타낸다.
도 6의 그래프에서 가로축은 특정한 아날로그 값에 대응하여 출력되는 디지털 값의 변위를 나타내고 세로축은 대응하는 변위의 발생 횟수를 나타낸다.
그래프에서 1-시그마 표준 편차를 기준으로 4.29 LSB RMS noise 특성을 나타냈는데 이는 실험에 사용한 24-비트 ADC를 기준으로 총 224개의 디지털 출력 중에 4.29개만이 노이즈의 영향을 받는다는 의미이다.
이를 통해 본 발명의 일 실시예에 의한 반도체 장치가 플리커 노이즈나 DC 옵셋으로 인한 노이즈를 잘 억제하고 있음을 확인할 수 있다.
도 7의 그래프에서 가로축은 반도체 장치의 이득을 나타내고 좌측 세로축은 출력되는 디지털 값을 나타내고 우측 세로축은 디지털 값에 대응하는 아날로그 전압을 나타낸다.
도 7의 그래프를 통해 디지털 값이 이득에 따라 선형적으로 변함을 확인할 수 있다.
그래프에서 R2는 선형성의 정도를 나타내는 지표로서 1에 가까울수록 더 선형적임을 나타낸다.
그래프에 표시된 바와 같이 본 실시예에서 R2의 값은 0.9999로 측정되었는데 이는 본 발명의 일 실시예에 의한 반도체 장치의 선형성이 매우 우수함을 나타낸다.
이상은 본 발명의 실시예를 개시한 것으로서 본 발명의 권리범위가 이상의 개시에 의하여 한정되는 것은 아니다. 본 발명의 권리범위는 이하의 특허청구범위에 문언적으로 기재된 범위와 그 균등 범위에 따라 결정될 수 있다.

Claims (15)

  1. 채널 선택 신호에 따라 다수의 차동 입력 신호를 선택하여 출력하는 신호 입력부;
    상기 신호 입력부의 출력을 증폭하여 출력하는 증폭기; 및
    상기 증폭기의 출력을 디지털 값으로 변환하는 아날로그 디지털 변환기
    를 포함하되,
    상기 신호 입력부는 선택된 차동 입력 신호의 극성을 제 1 쵸핑 신호에 따라 바꾸어 출력하고,
    상기 아날로그 디지털 변환기는
    상기 증폭기의 출력으로부터 비트 스트림을 출력하는 델타 시그마 변조기;
    상기 제 1 쵸핑 신호에 따라 상기 비트 스트림의 위상을 조절하여 출력하는 출력 쵸핑 회로; 및
    상기 출력 쵸핑 회로의 출력을 필터링하여 상기 디지털 값으로 출력하는 필터
    를 포함하는 반도체 장치.
  2. 청구항 1에 있어서, 상기 신호 입력부는
    쵸핑 스위치;
    상기 채널 선택 신호 및 상기 제 1 쵸핑 신호에 따라 상기 쵸핑 스위치를 제어하는 쵸핑 스위치 제어부; 및
    상기 채널 선택 신호에 의해 제어되고 상기 쵸핑 스위치에 연결되는 더미 스위치
    를 포함하는 반도체 장치.
  3. 청구항 2에 있어서, 상기 쵸핑 스위치와 상기 더미 스위치는 각각 스위칭 소자를 포함하고, 상기 쵸핑 스위치에 포함된 스위칭 소자와 상기 더미 스위치에 포함된 스위칭 소자는 상보적으로 온오프되는 반도체 장치.
  4. 청구항 1에 있어서, 상기 증폭기는
    입력 커패시터;
    상기 입력 커패시터의 일단과 연결되는 입력단을 구비하고 상기 입력단에 제공된 신호를 증폭하여 출력단에서 출력하는 증폭부; 및
    피드백 커패시터를 포함하며 상기 증폭부의 출력을 상기 입력단에 네거티브 피드백하는 제 2 피드백 회로
    를 포함하되,
    상기 증폭기의 이득은 상기 입력 커패시터와 상기 피드백 커패시터의 용량비로 결정되는 반도체 장치.
  5. 청구항 4에 있어서, 상기 증폭부는 상기 입력단이 차동 입력단이고 상기 출력단이 차동 출력단인 차동 증폭부이고,
    상기 입력 커패시터는 상기 차동 입력단에 연결되는 제 1 입력 커패시터와 제 2 입력 커패시터를 포함하고,
    상기 피드백 커패시터는 상기 차동 입력단에 연결되는 제 1 피드백 커패시터와 제 2 피드백 커패시터를 포함하며,
    상기 증폭기는
    제 2 쵸핑 신호에 따라 상기 신호 입력부와 상기 제 1 입력 커패시터 및 상기 제 2 입력 커패시터 사이의 연결 경로를 변경하고 상기 제 2 쵸핑 신호에 따라 상기 차동 출력단과 상기 제 1 피드백 커패시터 및 상기 제 2 피드백 커패시터 사이의 연결 경로를 변경하는 쵸핑 회로를 더 포함하고,
    상기 증폭부는 그 내부에서 상기 제 2 쵸핑 신호에 따라 상기 차동 출력단에 제공하는 신호의 극성을 변경하는 반도체 장치.
  6. 청구항 5에 있어서, 상기 증폭기는 임피던스 부스팅 커패시터를 통해 상기 증폭부의 출력을 상기 입력 커패시터의 타단에 포지티브 피드백하는 제 3 피드백 회로를 포함하고,
    상기 임피던스 부스팅 커패시터는 상기 제 1 입력 커패시터와 연결되는 제 1 임피던스 부스팅 커패시터와 상기 제 2 입력 커패시터와 연결되는 제 2 임피던스 부스팅 커패시터를 포함하며,
    상기 증폭기는
    상기 제 2 쵸핑 신호에 따라 상기 차동 출력단과 상기 제 1 임피던스 부스팅 커패시터 및 상기 제 2 임피던스 부스팅 커패시터 사이의 연결 경로를 변경하는 쵸핑 회로를 더 포함하는 반도체 장치.
  7. 청구항 4에 있어서, 상기 증폭기는 상기 증폭부의 출력으로부터 리플 억제 신호를 생성하는 제 1 피드백 회로를 더 포함하고, 상기 증폭부는 상기 리플 억제 신호와 상기 입력단에 제공된 신호를 이용하여 증폭 동작을 수행하는 반도체 장치.
  8. 청구항 1에 있어서, 상기 제 1 쵸핑 신호의 주기는 상기 아날로그 디지털 변환기에서 디지털 변환 동작에 필요한 시간 이상으로 설정되는 반도체 장치.
  9. 청구항 1에 있어서, 상기 델타 시그마 변조기는 상기 제 1 쵸핑 신호의 반주기마다 활성화되는 리셋 신호에 따라 리셋되고, 상기 리셋 신호의 에지는 상기 제 1 쵸핑 신호의 에지와 정렬되는 반도체 장치.
  10. 청구항 1에 있어서, 상기 필터는 상기 출력 쵸핑 회로의 출력을 필터링하는 싱크 필터와 상기 싱크 필터의 출력을 필터링하여 상기 디지털 값으로 출력하는 FIR 필터를 포함하는 반도체 장치.
  11. 청구항 10에 있어서, 상기 FIR 필터는 상기 싱크 필터에서 출력되는 값들을 이동 평균하여 상기 디지털 값을 출력하는 반도체 장치.
  12. 청구항 1에 있어서, 상기 델타 시그마 변조기는 상기 증폭기의 출력 신호를 샘플링하는 제 1 커패시터와 상기 비트 스트림에 대응하는 아날로그 값을 샘플링하는 제 2 커패시터를 포함하는 샘플링부를 포함하되, 상기 아날로그 디지털 변환기의 이득은 상기 제 1 커패시터와 상기 제 2 커패시터의 용량비로 결정되는 반도체 장치.
  13. 청구항 12에 있어서, 상기 델타 시그마 변조기는 상기 샘플링부의 출력을 적분하는 적분 필터 및 상기 적분 필터의 출력으로부터 상기 비트 스트림을 출력하는 비교기를 더 포함하는 반도체 장치.
  14. 청구항 12에 있어서, 상기 비트 스트림 또는 상기 디지털 값에 따라 상기 제 1 커패시터 또는 상기 제 2 커패시터의 용량을 제어하는 용량 제어부를 더 포함하는 반도체 장치.
  15. 청구항 14에 있어서, 상기 용량 제어부는 상기 비트 스트림 또는 상기 디지털 값에 따라 상기 증폭기의 이득을 제어하는 반도체 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102081913B1 (ko) 2019-07-03 2020-04-24 관악아날로그테크놀러지스 주식회사 델타 시그마 변조기 및 이를 포함하는 아날로그 디지털 변환기
CN113285718B (zh) * 2021-04-09 2023-04-07 西安电子科技大学 一种传感器模拟前端电路

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4939516B1 (en) * 1988-06-13 1993-10-26 Crystal Semiconductor Corporation Chopper stabilized delta-sigma analog-to-digital converter
US5039989A (en) * 1989-10-27 1991-08-13 Crystal Semiconductor Corporation Delta-sigma analog-to-digital converter with chopper stabilization at the sampling frequency
US6411242B1 (en) * 2000-06-13 2002-06-25 Linear Technology Corporation Oversampling analog-to-digital converter with improved DC offset performance
DE102004022572B4 (de) * 2004-05-07 2012-02-16 Infineon Technologies Ag Integratorschaltung
US7362255B1 (en) * 2006-03-18 2008-04-22 Zilog, Inc. Chopping and oversampling ADC having reduced low frequency drift
US7714757B2 (en) * 2007-09-26 2010-05-11 Medtronic, Inc. Chopper-stabilized analog-to-digital converter
US7994958B2 (en) * 2008-10-23 2011-08-09 Microchip Technology Incorporated Multi-level feed-back digital-to-analog converter using a chopper voltage reference for a switched capacitor sigma-delta analog-to-digital converter
US8106809B2 (en) * 2009-05-12 2012-01-31 Qualcomm Incorporated Sigma-delta converters and methods for analog-to-digital conversion
JP5485618B2 (ja) * 2009-08-26 2014-05-07 パナソニック株式会社 センサ装置
US8223986B2 (en) * 2009-11-19 2012-07-17 Apple Inc. Electronic device and external equipment with digital noise cancellation and digital audio path
KR101154240B1 (ko) 2010-09-15 2012-06-18 강원대학교산학협력단 Ｕｓｎ용 센서신호 처리장치 및 방법
US8988384B2 (en) 2011-09-23 2015-03-24 Apple Inc. Force sensor interface for touch controller
US8633843B2 (en) * 2012-06-19 2014-01-21 Infineon Technologies Ag System and method for chopping oversampled data converters
EP2955492B1 (en) 2014-06-13 2017-05-10 Nxp B.V. Sensor system with a full bridge configuration of four resistive sensing elements
US10317252B2 (en) 2015-04-20 2019-06-11 Infineon Technologies Ag System and method for a capacitive sensor
KR102293056B1 (ko) * 2015-07-30 2021-08-27 삼성전자주식회사 디지털 아날로그 변환기
GB201600774D0 (en) * 2016-01-15 2016-03-02 Melexis Technologies Sa Low noise amplifier circuit
DE102017103873B4 (de) * 2017-02-24 2020-10-22 Infineon Technologies Ag Sensorschaltung und Erfassungsverfahren
US10481219B2 (en) * 2017-09-11 2019-11-19 Allegro Microsystems, Llc Magnetic field sensor with feedback loop for test signal processing

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