KR102081913B1 - 델타 시그마 변조기 및 이를 포함하는 아날로그 디지털 변환기 - Google Patents

델타 시그마 변조기 및 이를 포함하는 아날로그 디지털 변환기 Download PDF

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Abstract

본 발명의 일 실시예에 의한 델타 시그마 변조기는 제 1 동작과 제 2 동작을 반복하여 제 1 입력 신호와 제 2 입력 신호를 포함하는 차동 입력 신호로부터 비트 스트림 신호를 출력하는 델타 시그마 변조기로서, 제 1 동작 시 제 1 입력신호가 인가되고 제 2 동작 시 제 1 피드백 신호가 인가되는 일단을 구비한 제 10 샘플링 커패시터; 제 1 동작 시 제 1 입력신호가 인가되고 제 2 동작 시 제 2 입력 신호가 인가되는 일단을 구비한 제 20 샘플링 커패시터; 제 1 동작 시 제 2 입력신호가 인가되고 제 2 동작 시 제 2 피드백 신호가 인가되는 일단을 구비한 제 11 샘플링 커패시터; 제 1 동작 시 제 2 입력신호가 인가되고 제 2 동작 시 제 1 입력 신호가 인가되는 일단을 구비한 제 21 샘플링 커패시터; 제2 동작 시 제 10 샘플링 커패시터의 타단과 제 20 샘플링 커패시터의 타단이 공통 연결되는 제 1 입력단과 제 11 샘플링 커패시터의 타단과 제 21 샘플링 커패시터의 타단이 공통 연결되는 제 2 입력단을 구비한 연산 증폭기; 제1 입력단과 연산 증폭기의 차동 출력단 중 하나와 연결된 제 1 피드백 커패시터와 제2 입력단과 파동 출력단 중 다른 하나와 연결된 제 2 피드백 커패시터; 및 파동 출력단의 출력 신호로부터 비트 스트림 신호를 출력하는 양자화기를 포함한다.

Description

델타 시그마 변조기 및 이를 포함하는 아날로그 디지털 변환기{DELTA-SIGMA MODULATOR AND ANALOG-TO-DIGITAL CONVERTER INCLUDING THE SAME}
본 발명은 델타-시그마 변조기와 이를 포함하는 아날로그 디지털 변환기에 관한 것으로서 보다 구체적으로는 아날로그 신호의 변환 성능이 향상된 델타-시그마 변조기 및 이를 포함하는 아날로그 디지털 변환기에 관한 것이다.
아날로그 디지털 변환기는 센서에서 출력되는 아날로그 신호를 디지털 신호로 변환하는 역할을 한다.
센서에서 출력되는 아날로그 신호는 크기가 매우 작기 때문에 이를 증폭한 후 증폭한 신호를 아날로그 디지털 변환기에 제공하는 것이 일반적이다.
이 경우 센서에서 출력된 신호를 증폭하는 증폭기를 추가로 포함해야 하므로 센서 시스템의 제작 비용이 증가하는 문제가 있다.
이에 따라 별도의 증폭기를 추가하지 않고 아날로그 디지털 변환기의 구조 변경을 통해 아날로그 신호의 변환 성능을 향상시키기 위한 기술이 요구되고 있다.
US 10,181,857 B1 US 9,748,969 B1
본 기술은 자체적으로 아날로그 신호의 증폭비를 향상시켜 별도의 증폭기를 필요로 하지 않는 델타 시그마 변조기와 이를 포함하는 아날로그 디지털 변환기를 제공한다.
본 발명의 일 실시예에 의한 델타 시그마 변조기는 제 1 동작과 제 2 동작을 반복하여 제 1 입력 신호와 제 2 입력 신호를 포함하는 차동 입력 신호로부터 비트 스트림 신호를 출력하는 델타 시그마 변조기로서, 제 1 동작 시 제 1 입력신호가 인가되고 제 2 동작 시 제 1 피드백 신호가 인가되는 일단을 구비한 제 10 샘플링 커패시터; 제 1 동작 시 제 1 입력신호가 인가되고 제 2 동작 시 제 2 입력 신호가 인가되는 일단을 구비한 제 20 샘플링 커패시터; 제 1 동작 시 제 2 입력신호가 인가되고 제 2 동작 시 제 2 피드백 신호가 인가되는 일단을 구비한 제 11 샘플링 커패시터; 제 1 동작 시 제 2 입력신호가 인가되고 제 2 동작 시 제 1 입력 신호가 인가되는 일단을 구비한 제 21 샘플링 커패시터; 제2 동작 시 제 10 샘플링 커패시터의 타단과 제 20 샘플링 커패시터의 타단이 공통 연결되는 제 1 입력단과 제 11 샘플링 커패시터의 타단과 제 21 샘플링 커패시터의 타단이 공통 연결되는 제 2 입력단을 구비한 연산 증폭기; 제1 입력단과 연산 증폭기의 차동 출력단 중 하나와 연결된 제 1 피드백 커패시터와 제2 입력단과 파동 출력단 중 다른 하나와 연결된 제 2 피드백 커패시터; 및 파동 출력단의 출력 신호로부터 비트 스트림 신호를 출력하는 양자화기를 포함한다.
본 발명의 일 실시예에 의한 아날로그 디지털 변환기는 제 1 동작과 제 2 동작을 반복하여 제 1 입력 신호와 제 2 입력 신호를 포함하는 차동 입력 신호로부터 비트 스트림 신호를 출력하는 델타 시그마 변조기 및 비트 스트림 신호를 여과하여 파동 입력 신호에 대응하는 디지털 신호를 출력하는 데시메이션 필터를 포함하되, 델타 시그마 변조기는 제 1 동작 시 제 1 입력신호가 인가되고 제 2 동작 시 제 1 피드백 신호가 인가되는 일단을 구비한 제 10 샘플링 커패시터; 제 1 동작 시 제 1 입력신호가 인가되고 제 2 동작 시 제 2 입력 신호가 인가되는 일단을 구비한 제 20 샘플링 커패시터; 제 1 동작 시 제 2 입력신호가 인가되고 제 2 동작 시 제 2 피드백 신호가 인가되는 일단을 구비한 제 11 샘플링 커패시터; 제 1 동작 시 제 2 입력신호가 인가되고 제 2 동작 시 제 1 입력 신호가 인가되는 일단을 구비한 제 21 샘플링 커패시터; 제2 동작 시 제 10 샘플링 커패시터의 타단과 제 20 샘플링 커패시터의 타단이 공통 연결되는 제 1 입력단과 제 11 샘플링 커패시터의 타단과 제 21 샘플링 커패시터의 타단이 공통 연결되는 제 2 입력단을 구비한 연산 증폭기; 제1 입력단과 연산 증폭기의 차동 출력단 중 하나와 연결된 제 1 피드백 커패시터와 제2 입력단과 파동 출력단 중 다른 하나와 연결된 제 2 피드백 커패시터; 및 파동 출력단의 출력 신호로부터 비트 스트림 신호를 출력하는 양자화기를 포함한다.
본 기술에 의한 델타 시그마 변조기는 자체적으로 아날로그 신호의 증폭비를 향상시켜 별도의 증폭기를 사용하지 않을 수 있다.
도 1은 본 발명의 일 실시예에 의한 아날로그 디지털 변환기를 나타내는 블록도.
도 2 및 3은 본 발명의 일 실시예에 의한 델타 시그마 변조기의 블록도.
도 4는 델타 시그마 변조기의 동작을 나타내는 파형도.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 개시한다.
도 1은 본 발명의 일 실시예에 의한 아날로그 디지털 변환기의 블록도이다.
본 실시예에서 아날로그 디지털 변환기는 델타 시그마 변조기(1)와 델타 시그마 변조기(1)에서 출력되는 비트 스트림 신호(BS)에서 노이즈를 필터링하여 디지털 신호(D)를 출력하는 데시메이션 필터(2)를 포함한다.
델타 시그마 변조기(1)는 뺄셈기(100), 적분기(200), 디지털 아날로그 변환기(300), 양자화기(400)를 포함한다.
뺄셈기(100)와 적분기(200)를 통합하여 루프 필터로 지칭할 수 있다.
뺄셈기(100)는 아날로그 신호(A)와 디지털 아날로그 변환기(300)의 출력 차이를 생성하고, 적분기(200)는 뺄셈기(100)의 출력을 적분하고 양자화기(400)는 적분기(200)의 출력으로부터 비트 스트림 신호(BS)를 출력한다.
델타 시그마 변조기(1)는 낮은 동작 속도에서도 상대적으로 높은 해상도를 얻을 수 있어서 아날로그 디지털 변환기에 널리 사용되고 있다.
도 2는 본 발명의 일 실시예에 의한 델타 시그마 변조기(1)의 회로도이다.
도 2의 델타 시그마 변조기(1)에서 양자화기(400)에 대응하는 회로는 도시하지 않았다. 양자화기(400)는 예를 들어 적분기(300)의 출력을 기준 전압과 비교하여 비트 스트림 신호(BS)를 출력할 수 있다.
본 실시예에서 델타 시그마 변조기(1)는 차동 구조를 가진다.
도 4는 델타 시그마 변조기(1)의 동작을 나타내는 타이밍도이다.
본 실시예에서 델타 시그마 변조기(1)는 제 1 동작과 제 2 동작을 수행한다.
제 1 동작은 제 1 제어 신호(P1) 또는 제 1 지연 제어 신호(P1D)가 하이 레벨인 구간에 수행되고 제 2 동작은 제 2 제어 신호(P2) 또는 제 2 지연 제어 신호(P2D)가 하이 레벨인 구간에 수행된다.
제 1 지연 제어 신호(P1D)는 제 1 제어 신호(P1)와 상승 에지는 일치하지만 하강 에지는 일정 시간 지연된 신호이다.
제 2 지연 제어 신호(P2D)는 제 2 제어 신호(P2)와 상승 에지는 일치하지만 하강 에지는 일정 시간 지연된 신호이다.
제 2 지연 신호(P2)의 상승 에지는 제 1 지연 제어 신호(P1D)의 하강 에지 이후에 발생하고, 제 1 지연 신호(P1)의 상승 에지는 제 2 지연 제어 신호(P2D)의 하강 에지 이후에 발생한다.
도 1에서 양자화기(400)는 제 2 제어 신호(P2)의 하강 에지에 동기하여 비트 스트림 신호(BS)를 생성할 수 있다.
다른 실시예에서 양자화기(400)는 제 1 제어 신호(P1)의 하강 에지에 동기하여 비트스트림 신호(BS)를 생성할 수 있다.
본 실시예에서 델타 시그마 변조기(1)는 샘플링 커패시터(110, 120, 111, 121), 피드백 커패시터(220, 221), 연산 증폭기(210) 및 다수의 스위치(130 ~ 160, 131 ~ 161, 230, 240, 231, 241)를 포함한다.
본 실시예에서 델타 시그마 변조기(1)는 제 1 샘플링 커패시터(110, 111)와 제 2 샘플링 커패시터(120, 121)를 포함한다.
차동 구조로 인하여 제 1 샘플링 커패시터(110, 111)는 제 10 샘플링 커패시터(110)와 제 11 샘플링 커패시터(111)를 포함하고, 제 2 샘플링 커패시터(120, 121)는 제 20 샘플링 커패시터(120)와 제 21 샘플링 커패시터(121)를 포함한다.
제 10 샘플링 커패시터(110)의 일단에는 제 1 지연 제어 신호(P1D)에 따라 제 1 입력 신호(VINP)가 제공되고, 제 2 지연 제어 신호(P2D)에 따라 제 1 피드백 신호(VFP)가 제공된다.
제 11 샘플링 커패시터(111)의 일단에는 제 1 지연 제어 신호(P1D)에 따라 제 2 입력 신호(VINN)가 제공되고, 제 2 지연 제어 신호(P2D)에 따라 제 2 피드백 신호(VFN)가 제공된다.
제 20 샘플링 커패시터(120)의 일단에는 제 1 지연 제어 신호(P1D)에 따라 제 1 입력 신호(VINP)가 입력되고, 제 2 지연 제어 신호(P2D)에 따라 제 2 입력 신호(VINN)가 입력된다.
제 21 샘플링 커패시터(121)의 일단에는 제 1 지연 제어 신호(P1D)에 따라 제 2 입력 신호(VINN)가 입력되고, 제 2 지연 제어 신호(P2D)에 따라 제 1 입력 신호(VINP)가 입력된다.
제 1 피드백 신호(VFP)는 비트 스트림 신호(BS)가 로우 레벨인 경우 제 1 기준 전압(VREFP)에 대응하고 비트 스트림 신호(BS)가 하이 레벨인 경우 제 2 기준 전압(VREFN, VREFN < VREFP)에 대응한다.
제 2 피드백 신호(VFN)는 비트 스트림 신호(BS)가 하이 레벨인 경우 제 1 기준 전압(VREFP)에 대응하고 비트 스트림 신호(BS)가 로우 레벨인 경우 제 2 기준 전압(VREFN)에 대응한다.
제 1 및 제 2 샘플링 커패시터의 타단은 제 1 제어 신호(P1)에 따라 공통 전압(VCOM)에 연결된다. 공통 전압(VCOM)은 제 1 기준 전압(VREFP)과 제 2 기준 전압(VREFN)의 중간 전압에 대응한다.
이를 위하여 제 1 지연 제어 신호(P1D)에 따라 온오프되어 제 1 입력 신호(VINP)와 제 10 샘플링 커패시터(110)의 일단을 연결하는 제 10 스위치(130), 제1 지연 제어 신호(P1D)에 따라 온오프되어 제 1 입력 신호(VINP)와 제 20 샘플링 커패시터(120)의 일단을 연결하는 제 20 스위치(140), 제1 지연 제어 신호(P1D)에 따라 온오프되어 제 2 입력 신호(VINN)와 제 11 샘플링 커패시터(111)의 일단을 연결하는 제 11 스위치(131), 제 1 지연 제어 신호(P1D)에 따라 온오프되어 제 2 입력 신호(VINN)와 제 21 샘플링 커패시터(121)의 일단을 연결하는 제 21 스위치(141)를 포함한다.
제 10 스위치(130)와 제 11 스위치(131)를 제 1 스위치로 제 20 스위치(140)와 제 21 스위치(141)를 제 2 스위치로 통칭할 수 있다.
또한 제 2 지연 제어 신호(P1D)에 따라 온오프되어 제 1 피드백 신호(VFP)와 제 10 샘플링 커패시터(110)의 일단을 연결하는 제 30 스위치(150), 제 2 지연 제어 신호(P1D)에 따라 온오프되어 제 2 입력 신호(VINN)와 제 20 샘플링 커패시터(120)의 일단을 연결하는 제 40 스위치(160), 제 2 지연 제어 신호(P1D)에 따라 온오프되어 제 2 피드백 신호(VFN)와 제 11 샘플링 커패시터(111)의 일단을 연결하는 제 31 스위치(151), 제 2 지연 제어 신호(P1D)에 따라 온오프되어 제 1 입력 신호(VINP)와 제 21 샘플링 커패시터(121)의 일단을 연결하는 제 41 스위치(161)를 포함한다.
제 30 스위치(150)와 제 31 스위치(151)를 제 3 스위치로 제 40 스위치(160)와 제 41 스위치(161)를 제 4 스위치로 통칭할 수 있다.
또한 비트 스트림 신호(BS)에 의해 온오프되어 제 2 기준 전압(VREFN)을 제 1 피드백 전압(VFP)으로 제공하는 제 50 스위치(310)와 제 1 기준 전압(VREFP)을 제 2 피드백 전압(VFN)으로 제공하는 제 51 스위치(311), 비트 스트림 신호(/BS)에 의해 온오프되어 제 1 기준 전압(VREFP)을 제 1 피드백 전압(VFP)으로 제공하는 제 60 스위치(320)와 제 2 기준 전압(VREFN)을 제 2 피드백 전압(VFN)으로 제공하는 제 61 스위치(321)를 포함한다.
제 50 스위치(310)와 제 51 스위치(311)를 제 5 스위치로 제 60 스위치(320)와 제 61 스위치(321)를 제 6 스위치로 통칭할 수 있다.
또한 제 1 제어 신호(P1)에 따라 온오프되어 제 10 샘플링 커패시터(110)와 제 20 샘플링 커패시터(120)의 타단을 공통 전압(VCOM)에 연결하는 제 70 스위치(230) 및 제 1 제어 신호(P1)에 따라 온오프되어 제 11 샘플링 커패시터(111)와 제 21 샘플링 커패시터(121)의 타단을 공통 전압(VCOM)에 연결하는 제 71 스위치(231)를 포함한다.
제 70 스위치(230)와 제 71 스위치(231)를 제 7 스위치로 통칭할 수 있다.
제 10 및 제 20 샘플링 커패시터(110, 120)의 타단은 제 2 제어 신호(P2)에 따라 제 1 피드백 커패시터(220)의 일단 및 연산 증폭기(210)의 제 1 입력단(+)에 연결된다. 제 1 피드백 커패시터(220)의 타단은 연산 증폭기(210)의 제 2 출력단(-)에 연결된다.
제 11 및 제 21 샘플링 커패시터(111, 121)의 타단은 제 2 제어 신호(P2)에 따라 제 2 피드백 커패시터(221)의 일단 및 연산 증폭기(210)의 제 2 입력단(-)에 연결된다. 제 2 피드백 커패시터(221)의 타단은 연산 증폭기(210)의 제 1 출력단(+)에 연결된다.
이를 위하여 제 2 제어 신호(P2)에 따라 온오프되어 제 10 샘플링 커패시터(110)와 제 20 샘플링 커패시터(120)의 타단을 제 1 피드백 커패시터(220)의 일단에 연결하는 제 80 스위치(240) 및 제 1 제어 신호(P1)에 따라 온오프되어 제 11 샘플링 커패시터(111)와 제 21 샘플링 커패시터(121)의 타단을 제 2 피드백 커패시터(221)의 일단에 연결하는 제 81 스위치(241)를 포함한다.
제 80 스위치(240)와 제 81 스위치(241)를 제 8 스위치로 통칭할 수 있다.
연산 증폭기(210)에서 제 1 출력단(+)의 출력 전압을 제 1 출력 전압(VOUTP), 제 2 출력단(-)의 출력 전압을 제 2 출력 전압(VOUTN)으로 지칭한다.
제 1 커패시터(110, 111)는 제 1 동작 시 입력 신호(VINP, VINN)를 입력받고 제 2 동작 시 피드백 신호(VFP, VFN)를 인가받아 제 1 동작 시 입력된 입력 신호(VINP, VINN)와 연산한 후 적분기에 의한 필터링 동작을 수행한다.
제 2 커패시터(120, 121)는 제 1 동작 시 입력 신호(VINP, VINN)를 입력받고 제 2 동작 시 반대 방향의 입력 신호(VINN, VINP)를 입력받아 제 1 동작 시 입력된 입력 신호(VINP, VINN)와 연산한 후 적분기에 의한 필터링 동작을 수행한다.
제 1 커패시터(110, 111)의 용량과 제 2 커패시터(120, 121)의 용량 비를 N(=CS2/CS1), 피드백 커패시터(220, 221)의 용량을 CINT1이라고 하였을 때 제 1 출력 전압(VOUTP), 제 2 출력 전압(VOUTN)은 다음 수학식 1, 2와 같이 표현될 수 있다.
Figure 112019068388715-pat00001
Figure 112019068388715-pat00002
수학식 1, 2로부터 차동 입력 신호(VIN,DIFF = VINP - VINN)와 차동 출력 신호(VOUT, DIFF = VOUTP - VOUTN)의 관계를 표시하면 수학식 3과 같다.
Figure 112019068388715-pat00003
수학식 3과 같이 차동 출력 전압은 차동 입력 전압을 (2N+1)배 증폭하는 효과가 있다.
이에 따라 아날로그 신호(A)의 크기가 작은 경우에 별도의 증폭기를 사용하지 않더라도 디지털 변환에 유리하다.
연산 증폭기(210)의 출력을 적분하는 적분 회로가 양자화기(400)와의 사이에 추가로 연결될 수 있다.
도 3은 본 발명의 다른 실시예에 의한 델타 시그마 변조기의 블록도이다.
도 3의 실시예는 연산 증폭기(210)에 존재하는 옵셋 문제를 해결하기 위하여 CDS(Correlated Double Sampling) 기술을 추가로 적용한 것이다.
본 실시예에서 루프 필터(300)는 제 1 CDS 커패시터(250), 제 2 CDS 커패시터(251), 제 90 스위치(260) 및 제 91 스위치(261)를 더 포함한다.
제 1 CDS 커패시터(250)는 제 10 샘플링 커패시터(110)의 타단과 연산 증폭기(210)의 제 1 입력단(+) 사이에 연결되고, 제 2 CDS 커패시터(251)는 제 11 샘플링 커패시터(111)의 타단과 연산 증폭기(210)의 제 2 입력단(-) 사이에 연결된다.
제 90 스위치(260)는 연산 증폭기(210)의 제 1 입력단(+)과 제 1 피드백 커패시터(220)의 일단 사이에 연결되고, 제 91 스위치(261)는 연산 증폭기(210)의 제 2 입력단(-)과 제 2 피드백 커패시터(221)의 일단 사이에 연결된다.
제 90 스위치(260)와 제 91 스위치(261)를 제 9 스위치로 통칭할 수 있다.
제 90 스위치(260)와 제 91 스위치(261)는 제 1 제어 신호(P1)가 하이 레벨인 경우 턴온된다.
제 1 동작 시 제 1 CDS 커패시터(250)는 연산 증폭기(210)의 제 1 입력단(+)과 공통 전압(VCOM) 및 제 1 피드백 커패시터(220)의 일단 사이에 연결되고, 제 2 CDS 커패시터(251)는 연산 증폭기(210)의 제 2 입력단(-)과 공통 전압(VCOM) 및 제 2 피드백 커패시터(221)의 일단 사이에 사이에 연결된다.
이에 따라 연산 증폭기(210)의 옵셋 성분에 대응하는 전하가 CDS 커패시터(250, 251)에 충전된다.
제 2 동작 시 제 90 스위치(260) 및 제 91 스위치(261)가 턴오프되고 제 80 스위치(240) 및 제 81 스위치(241)가 턴온되어 제 1 CDS 커패시터(250)에 충전된 전하 및 제 2 CDS 커패시터(251)에 충전된 전하가 반영되어 적분 동작이 수행된다.
이러한 동작을 통해 연산 증폭기(210)의 옵셋 성분이 제거되는 방향으로 적분 동작이 수행될 수 있다.
기타의 동작은 도 2에 도시된 실시예와 실질적으로 동일하므로 중복 설명은 생략한다.
본 발명의 권리범위는 이상의 개시로 한정되는 것은 아니다. 본 발명의 권리범위는 청구범위에 문언적으로 기재된 범위와 그 균등범위를 기준으로 해석되어야 한다.
1: 델타 시그마 변조기
2: 데시메이션 필터
100: 뺄셈기
200: 적분기
300: 디지털 아날로그 변환기
400: 양자화기
110, 111: 제 1 샘플링 커패시터
120, 121: 제 2 샘플링 커패시터
130, 131: 제 1 스위치
140, 141: 제 2 스위치
150, 151: 제 3 스위치
160, 161: 제 4 스위치
220, 221: 피드백 커패시터
310, 311: 제 5 스위치
320, 321: 제 6 스위치
230, 231: 제 7 스위치
240, 241: 제 8 스위치
250, 251: CDS 커패시터
260, 261: 제 9 스위치

Claims (14)

  1. 제 1 동작과 제 2 동작을 반복하여 제 1 입력 신호와 제 2 입력 신호를 포함하는 차동 입력 신호로부터 비트 스트림 신호를 출력하는 델타 시그마 변조기로서,
    상기 제 1 동작 시 제 1 입력신호가 인가되고 제 2 동작 시 제 1 피드백 신호가 인가되는 일단을 구비한 제 10 샘플링 커패시터;
    상기 제 1 동작 시 제 1 입력신호가 인가되고 상기 제 2 동작 시 제 2 입력 신호가 인가되는 일단을 구비한 제 20 샘플링 커패시터;
    상기 제 1 동작 시 제 2 입력신호가 인가되고 상기 제 2 동작 시 제 2 피드백 신호가 인가되는 일단을 구비한 제 11 샘플링 커패시터;
    상기 제 1 동작 시 제 2 입력신호가 인가되고 상기 제 2 동작 시 제 1 입력 신호가 인가되는 일단을 구비한 제 21 샘플링 커패시터;
    상기 제 2 동작 시 제 10 샘플링 커패시터의 타단과 제 20 샘플링 커패시터의 타단이 공통 연결되는 제 1 입력단과 제 11 샘플링 커패시터의 타단과 제 21 샘플링 커패시터의 타단이 공통 연결되는 제 2 입력단을 구비한 연산 증폭기;
    상기 제 1 입력단과 상기 연산 증폭기의 차동 출력단 중 하나와 연결된 제 1 피드백 커패시터와 상기 제 2 입력단과 상기 차동 출력단 중 다른 하나와 연결된 제 2 피드백 커패시터; 및
    상기 차동 출력단의 출력 신호로부터 상기 비트 스트림 신호를 출력하는 양자화기
    를 포함하는 델타 시그마 변조기.
  2. 청구항 1에 있어서, 상기 제 1 피드백 신호는 상기 비트 스트림 신호가 로우 레벨인 경우 제 1 기준 전압에 대응하고 상기 비트 스트림 신호가 하이 레벨인 경우 상기 제 1 기준 전압보다 낮은 제 2 기준 전압에 대응하고, 상기 제 2 피드백 신호는 상기 비트 스트림 신호가 하이 레벨인 경우 상기 제 1 기준 전압에 대응하고 상기 비트 스트림 신호가 로우 레벨인 경우 상기 제 2 기준 전압에 대응하는 델타 시그마 변조기.
  3. 청구항 2에 있어서, 상기 제 1 동작 시 상기 제 10 샘플링 커패시터의 타단과 상기 제 20 샘플링 커패시터의 타단과 상기 제 11 샘플링 커패시터의 타단과 상기 제 21 샘플링 커패시터의 타단은 공통 전압이 인가되며 상기 공통 전압은 상기 제 1 기준 전압과 상기 제 2 기준 전압의 중간 전압에 대응하는 델타 시그마 변조기.
  4. 청구항 3에 있어서, 상기 제 1 동작 시 일단에 상기 공통 전압이 인가되고 타단이 상기 제 1 입력단에 연결되는 제 1 CDS 커패시터와 상기 제 1 동작 시 일단에 상기 공통 전압이 인가되고 타단이 상기 제 2 입력단에 연결되는 제 2 CDS 커패시터를 더 포함하는 델타 시그마 변조기.
  5. 청구항 4에 있어서, 상기 제 1 동작 시 상기 제 1 입력단은 상기 제 1 피드백 커패시터의 일단과 연결되고, 상기 제 2 입력단은 상기 제 2 피드백 커패시터의 일단과 연결되는 델타 시그마 변조기.
  6. 청구항 1에 있어서, 상기 양자화기는 상기 제 2 동작이 종료되는 시점에 상기 비트 스트림 신호를 갱신하는 델타 시그마 변조기.
  7. 청구항 1에 있어서, 상기 연산 증폭기의 출력을 적분하여 상기 양자화기의 입력으로 제공하는 적분회로를 더 포함하는 델타 시그마 변조기.
  8. 제 1 동작과 제 2 동작을 반복하여 제 1 입력 신호와 제 2 입력 신호를 포함하는 차동 입력 신호로부터 비트 스트림 신호를 출력하는 델타 시그마 변조기 및
    상기 비트 스트림 신호를 필터링하여 상기 차동 입력 신호에 대응하는 디지털 신호를 출력하는 데시메이션 필터
    를 포함하되, 상기 델타 시그마 변조기는
    상기 제 1 동작 시 제 1 입력신호가 인가되고 상기 제 2 동작 시 제 1 피드백 신호가 인가되는 일단을 구비한 제 10 샘플링 커패시터;
    상기 제 1 동작 시 제 1 입력신호가 인가되고 상기 제 2 동작 시 제 2 입력 신호가 인가되는 일단을 구비한 제 20 샘플링 커패시터;
    상기 제 1 동작 시 제 2 입력신호가 인가되고 상기 제 2 동작 시 제 2 피드백 신호가 인가되는 일단을 구비한 제 11 샘플링 커패시터;
    상기 제 1 동작 시 제 2 입력신호가 인가되고 상기 제 2 동작 시 제 1 입력 신호가 인가되는 일단을 구비한 제 21 샘플링 커패시터;
    상기 제 2 동작 시 제 10 샘플링 커패시터의 타단과 제 20 샘플링 커패시터의 타단이 공통 연결되는 제 1 입력단과 제 11 샘플링 커패시터의 타단과 제 21 샘플링 커패시터의 타단이 공통 연결되는 제 2 입력단을 구비한 연산 증폭기;
    상기 제 1 입력단과 상기 연산 증폭기의 차동 출력단 중 하나와 연결된 제 1 피드백 커패시터와 상기 제 2 입력단과 상기 차동 출력단 중 다른 하나와 연결된 제 2 피드백 커패시터; 및
    상기 차동 출력단의 출력 신호로부터 상기 비트 스트림 신호를 출력하는 양자화기
    를 포함하는 아날로그 디지털 변환기.
  9. 청구항 8에 있어서, 상기 제 1 피드백 신호는 상기 비트 스트림 신호가 로우 레벨인 경우 제 1 기준 전압에 대응하고 상기 비트 스트림 신호가 하이 레벨인 경우 상기 제 1 기준 전압보다 낮은 제 2 기준 전압에 대응하고, 상기 제 2 피드백 신호는 상기 비트 스트림 신호가 하이 레벨인 경우 상기 제 1 기준 전압에 대응하고 상기 비트 스트림 신호가 로우 레벨인 경우 상기 제 2 기준 전압에 대응하는 아날로그 디지털 변환기.
  10. 청구항 9에 있어서, 상기 제 1 동작 시 상기 제 10 샘플링 커패시터의 타단과 상기 제 20 샘플링 커패시터의 타단과 상기 제 11 샘플링 커패시터의 타단과 상기 제 21 샘플링 커패시터의 타단은 공통 전압이 인가되며 상기 공통 전압은 상기 제 1 기준 전압과 상기 제 2 기준 전압의 중간 전압에 대응하는 아날로그 디지털 변환기.
  11. 청구항 10에 있어서, 상기 제 1 동작 시 일단에 상기 공통 전압이 인가되고 타단이 상기 제 1 입력단에 연결되는 제 1 CDS 커패시터와 상기 제 1 동작 시 일단에 상기 공통 전압이 인가되고 타단이 상기 제 2 입력단에 연결되는 제 2 CDS 커패시터를 더 포함하는 아날로그 디지털 변환기.
  12. 청구항 11에 있어서, 상기 제 1 동작 시 상기 제 1 입력단은 상기 제 1 피드백 커패시터의 일단과 연결되고, 상기 제 2 입력단은 상기 제 2 피드백 커패시터의 일단과 연결되는 아날로그 디지털 변환기.
  13. 청구항 8에 있어서, 상기 양자화기는 상기 제 1 동작 또는 상기 제 2 동작이 종료되는 시점에 상기 비트 스트림 신호를 갱신하는 아날로그 디지털 변환기.
  14. 청구항 8에 있어서, 상기 연산 증폭기의 출력을 적분하여 상기 양자화기의 입력으로 제공하는 적분회로를 더 포함하는 아날로그 디지털 변환기.
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