KR20150127605A - 멀티­레벨 용량형 ｄａｃ - Google Patents

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KR20150127605A
KR20150127605A KR1020157023737A KR20157023737A KR20150127605A KR 20150127605 A KR20150127605 A KR 20150127605A KR 1020157023737 A KR1020157023737 A KR 1020157023737A KR 20157023737 A KR20157023737 A KR 20157023737A KR 20150127605 A KR20150127605 A KR 20150127605A
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switch unit
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KR1020157023737A
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빈센트 퀴쿠엠포익스
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마이크로칩 테크놀로지 인코포레이티드
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Abstract

N개의 출력 레벨들을 발생시키기 위해 시그마 델타 변조기에는 전하 전송 유형의 디지털-아날로그 컨버터(DAC)가 사용될 수 있으며, 여기서 출력 레벨은 상기 DAC에 의해 전송되는 각각의 전하량에 의해 정의된다. 상기 DAC는, 제 1 출력 전하들을 전송하기 위해 기준 전압 및 제 1 디지털 입력 값을 수신하는 제 1 커패시터 스위치 유닛, 상기 기준 전압 및 제 2 디지털 입력 값을 수신하는 적어도 하나의 제 2 커패시터 스위치 유닛, 및 상기 제 1 및 제 2 커패시터 스위치 유닛들의 스위치들을 제어하는 시퀀서를 가지며, 상기 제 2 커패시터 스위치 유닛의 출력부는 상기 제 1 커패시터 스위치 유닛의 출력부와 병렬로 결합하여, 제 1 및 제 2 전송된 출력 전하들의 합을 생성하고, 개개의 제 1 및 제 2 디지털 입력 값들에 따른 스위칭 시퀀스들은 모든 DAC 입력 값에 제공되어 상기 N개의 출력 레벨들을 발생시킨다.

Description

멀티­레벨 용량형 ＤＡＣ{MULTI-LEVEL CAPACITIVE DAC}
관련 출원에 대한 상호 참조
본 출원은, 2013년 3월 11일 출원된 미국 가출원 번호 61/776,620 호의 우선권을 주장하며, 상기 미국 가출원은 그 전체가 본 출원에 통합된다.
기술 분야
본 개시는 전하 전송 디지털-아날로그 컨버터(DAC)에 관한 것으로, 특히 시그마 델타 변조기들에서 이러한 DAC의 사용에 관한 것이다. 본 개시는 또한, 최소수의 커패시터들 및 최소한의 동적 소자 매칭 시퀀스들을 이용하는 멀티-레벨 용량형 DAC에 관한 것이다.
아날로그-디지털 컨버터들은 오늘날 소비자 가전 제품, 산업용 애플리케이션 등에서 널리 사용되고 있다. 전형적으로, 아날로그-디지털 컨버터들은, 아날로그 입력 신호를 수신하고 아날로그 입력 신호에 비례하는 디지털 값을 출력하기 위한 회로망을 포함한다. 이 디지털 출력 값은 전형적으로 병렬 워드와 직렬 디지털 비트 스트링 중 어느 하나의 형태이다. 전압-주파수 변환, 전하 재분배, 델타 변조 등과 같은 많은 유형들의 아날로그-디지털 변환 방식들이 있다. 전형적으로, 이들 변환 방식의 각각은 장단점을 갖는다. 사용이 증가 추세에 있는 아날로그-디지털 컨버터의 하나의 유형은 스위칭 커패시터 시그마-델타 컨버터이다.
다수의 아날로그-디지털 컨버터들로서 스위칭 커패시터 시그마-델타 컨버터는 도 1에 도시된 바와 같이 피드백 루프에서 디지털-아날로그 컨버터(DAC)를 사용하므로 디지털-아날로그 컨버터보다 더 선형적일 수 없다. 입력 신호(U)가 루프 필터에 공급된다. 루프 필터의 출력 신호(Y)는 출력 비트스트림(V)을 제공하는 양자화기에 포워딩된다. 이 비트스트림(V)은 DAC로 피드백되며, DAC의 출력은 루프 필터로 피드백된다. 따라서, 완벽한 선형성의 아날로그-디지털 변환을 달성하기 위해서는 매우 선형적인 디지털-아날로그 컨버터가 필요하다. 하지만, 시그마-델타 컨버터의 피드백 루프에 사용된 디지털-아날로그 컨버터에서는 고분해능이 필요치 않다: 보다 긴 변환 시간을 희생하여 디지털-아날로그 분해능은 오버-샘플링 비율로 교환될 수 있다.
2레벨 디지털-아날로그 컨버터는 본질적으로 선형성이고, 따라서 시그마-델타 컨버터의 정확도를 위한 제한 요소가 아니다. 그러므로, 2레벨 디지털-아날로그 컨버터는 시그마-델타 아날로그-디지털 컨버터의 표준 접근책이다. 이러한 A/D 컨버터들은 예를 들어, 미국 뉴욕, IEEE 국제 솔리드 스테이트 회로 컨퍼런스 37(1994) 2월 호에 Mark A. Alexander, Hessam Mohajeri 및 Justin O. Prayogo에 의한 "A 192ks/s Sigma-Delta ADC with integrated DecimationFilters Providing - 97..4dB THD"와 미국 뉴욕, No. 7/8., 오디오 엔지니어링 소사이어티의 AES 저널 39(1991) 7월/8월 호에 R. W. Adams, P.F. Ferguson, A. Ganesan, S. Vincelette, A. Volpe 및 R. Libert에 의한 "Theory and Practical Implementation of a fifth-Order Sigma-Delta A/D Converter"의 논문에 개시되어 있다. 5레벨 피드백 디지털-아날로그 컨버터도 또한 출원인에게 양도된 미국 특허 제 7,102,558 호에 공지되어 있으며, 이 미국 특허는 본 출원에 참조로 통합된다.
시그마-델타 컨버터들에서, 변조기가 스위칭 커패시터들로 이루어지면 용량형 전하 전송 DAC들은 종종 변조기의 피드백을 실현하는데 사용된다. 멀티-비트 아키텍처들은 보다 나은 왜곡 행위뿐만 아니라 더 적은 양자화 노이즈, 더 나은 안정성, 유휴 톤(idle tone)들에 대한 더 낮은 감도를 포함한 좋은 장점들을 갖는다. DAC 출력값이 변조기의 입력부에 상주하기 때문에, DAC의 부정확도(inaccuracies)가 신호에 직접 송신되어 보상하기가 어렵다. 따라서, 가능한 많은 레벨들로 선형 DAC들을 실현할 수 있는 것이 중요하다(멀티 레벨 플래시 ADC를 만드는 것이 보다 용이한데, 그 이유는 시그마 델타 변조기에서, 멀티 레벨 플래시 ADC가 신호 체인의 단부(end)에 있으므로 DAC만큼 많은 정확도를 필요로 하지 않기 때문이다). 5 레벨들보다 많은 레벨들을 갖는 멀티-레벨 DAC는 신호들을 두 개의 페이즈로 전송할 수 있도록 다수의 커패시터들 및 동적 소자 매칭을 필요로 한다(스위칭 커패시터들에 기반한 대부분의 시그마 델타 변조기들은 두 개의 페이즈들 - 하나는 신호들을 샘플링하기 위한 페이즈 그리고 하나는 신호들을 다음 스테이지로 전송하기 위한 페이즈 - 을 갖는다). 이 멀티-레벨 DAC들은 전형적으로 전하 전송 DAC로서 달성된다. 이 유형의 DAC들에서, 각 출력 레벨은 DAC의 출력부에 전송되는 다른 전기 전하량에 의해 정의된다. 따라서, 전하 전송 DAC는 전하들을 전송하므로 전압 또는 전류 DAC와는 다르게 동작한다.
다양한 실시예들에 따르면, 시그마 델타 아날로그-디지털 컨버터에는, 비교적 간단한 동적 매칭 기술이 사용되는 최소량의 매칭된 커패시터와 매칭되지 않은 커패시터를 구비한 그러한 컨버터들에 사용된 종래의 전하 전송 DAC들보다 더 많은 레벨들을 갖는 전하 전송 유형의 멀티-레벨 DAC가 제공될 수 있다.
실시예에 따르면, N개의 출력 레벨들을 발생시키기 위해 시그마 델타 변조기에 사용하기 위한 전하 전송 유형의 디지털-아날로그 컨버터(DAC)로서, 출력 레벨은 상기 DAC에 의해 전송되는 각각의 전하량에 의해 정의되고, 상기 DAC는, 기준 전압 및 제 1 디지털 입력 값을 수신하고, 그리고 제 1 복수의 출력 전하들을 전송하도록 동작 가능한 제 1 커패시터 스위치 유닛, 상기 기준 전압 및 제 2 디지털 입력 값을 수신하는 적어도 하나의 제 2 커패시터 스위치 유닛, 및 상기 제 1 및 제 2 커패시터 스위치 유닛들의 스위치들을 제어하도록 동작 가능한 시퀀서를 포함할 수 있으며, 상기 제 2 커패시터 스위치 유닛의 출력부는 상기 제 1 커패시터 스위치 유닛의 출력부와 병렬로 결합하여, 상기 전송된 제 1 복수의 출력 전하들과 상기 제 2 커패시터 스위치 유닛으로부터 전송된 제 2 복수의 출력 전하들의 합을 생성하고, 개개의 제 1 및 제 2 디지털 입력 값들에 따른 스위칭 시퀀스들은 모든 DAC 입력 값에 제공되어 상기 N개의 출력 레벨들을 발생시킨다.
추가 실시예에 따르면, 각각의 제 1 및 제 2 복수의 전송된 출력 전하들에 의해 발생된 상기 N개의 출력 레벨들 중 적어도 하나가 상기 제 1 및 제 2 커패시터 스위치 유닛의 커패시터들의 합에 비례하도록 상기 스위칭 시퀀스들이 선택될 수 있다. 추가 실시예에 따르면, 상기 제 1 및 제 2 커패시터 스위치 유닛의 커패시터들의 합에 비례하지 않는 상기 N개의 출력 레벨들의 각각에 있어서는, 적어도 하나의 대체 스위칭 시퀀스가 각각의 전하를 전송하도록 제공될 수 있고, 동일한 값을 갖는 순차적인 DAC 입력 값들의 평균 DAC 출력 전하는 상기 제 1 커패시터 스위치 유닛 그리고/또는 상기 제 2 커패시터 스위치 유닛에 대한 관련 스위칭 시퀀스들을 변경함으로써 상기 제 1 및 제 2 커패시터 스위치 유닛의 상기 커패시터들의 합에 비례한다. 추가 실시예에 따르면, 스위칭 시퀀스는 샘플링 페이즈 다음에 전송 페이즈를 포함할 수 있다. 추가 실시예에 따르면, 상기 제 1 커패시터 스위치 유닛 그리고/또는 상기 제 2 커패시터 스위치 유닛에 대한 하나의 DAC 입력 값과 연관된 전송 출력 전하들을 발생시키는데 복수의 스위칭 시퀀스들이 사용될 수 있고, 상기 시퀀서는 의사 랜덤 알고리즘으로 상기 복수의 스위칭 시퀀스들의 순서를 셔플링(shuffling)하도록 구성된다. 추가 실시예에 따르면, 스위칭 시퀀스는 샘플링 페이즈 다음에 전송 페이즈를 포함할 수 있고, 상기 기준 전압은 상기 샘플링 페이즈와 상기 전송 페이즈 사이를 토글링하는 초퍼(chopper) 전압 기준부에 의해 발생된다. 추가 실시예에 따르면, 상기 DAC는 7개의 출력 레벨들을 발생시키도록 구성될 수 있다.
또 하나의 실시예에 따르면, 시그마 델타 변조기는 이러한 DAC를 포함할 수 있고, 용량형 입력 스위치 유닛을 더 포함하고, 상기 용량형 입력 스위치 유닛은 입력 신호를 수신하고, 병렬 결합된 용량형 스위치 유닛들의 출력부들과 병렬로 결합된 출력부를 갖는다.
상기 시그마 델타 변조기의 추가 실시예에 따르면, 상기 용량형 입력 스위치 유닛은 이득 A를 갖는 출력 전하를 전송한다. 상기 시그마 델타 변조기의 추가 실시예에 따르면, 상기 시그마 델타 변조기는 상기 제 1 커패시터 스위치 유닛과 병렬로 결합된 복수의 제 2 커패시터 스위치 유닛들을 더 포함할 수 있다. 상기 시그마 델타 변조기의 추가 실시예에 따르면, 상기 시그마 델타 변조기는, 상기 용량형 스위치 유닛들의 병렬 결합된 출력부들과 상기 용량형 입력 스위치 유닛을 차동 증폭기와 결합시키는 스위칭 네트워크를 더 포함할 수 있다.
다른 또 하나의 실시예에 따르면, 전하 전송 유형의 디지털-아날로그 컨버터(DAC)에 의해 N개의 출력 레벨들을 발생시키기 위한 방법은, 복수의 출력 전하들 중 제 1 출력 전하를 전송하도록 제 1 디지털 입력 값에 의해 정의된 적어도 하나의 소정 스위칭 시퀀스에 따른 제 1 스위칭 시퀀스를 제어함으로써 기준 전압을 수신하는 제 1 커패시터 스위치 유닛에 의해, 상기 제 1 디지털 입력 값에 의해 정의된 복수의 출력 전하들 중 상기 제 1 출력 전하를 발생시키는 것, 복수의 출력 전하들 중 제 2 출력 전하를 전송하도록 제 2 디지털 입력 값에 의해 정의된 적어도 하나의 소정 스위칭 시퀀스에 따른 제 2 스위칭 시퀀스를 제어함으로써 상기 기준 전압을 수신하는 제 2 커패시터 스위치 유닛에 의해, 상기 제 2 디지털 입력 값에 의해 정의된 복수의 출력 전하들 중 상기 제 2 출력 전하를 발생시키는 것, 및 상기 DAC의 출력 레벨을 발생시키기 위하여 복수의 출력 전하들 중 상기 제 1 출력 전하와 상기 제 2 출력 전하를 합산하는 것을 포함할 수 있으며, 상기 제 1 및 제 2 디지털 입력 값은 상기 DAC를 위해 선택된 디지털 입력 값에 의존한다.
상기 방법의 추가 실시예에 따르면, 각각의 제 1 및 제 2 복수의 전송된 출력 전하들에 의해 발생된 상기 N개의 출력 레벨들 중 적어도 하나가 상기 제 1 및 제 2 커패시터 스위치 유닛의 커패시턴스 값들의 합에 비례하도록 상기 제 1 및 제 2 스위칭 시퀀스들이 선택될 수 있다. 상기 방법의 추가 실시예에 따르면, 상기 제 1 및 제 2 커패시터 스위치 유닛의 커패시턴스 값들의 합에 비례하지 않는 상기 N개의 출력 레벨들의 각각에 있어서는, 적어도 하나의 대체 스위칭 시퀀스가 각각의 전하를 전송하도록 제공될 수 있고, 동일한 값을 갖는 순차적인 DAC 입력 값들의 평균 DAC 전송 전하 출력 전하는 상기 제 1 커패시터 스위치 유닛 그리고/또는 상기 제 2 커패시터 스위치 유닛에 대한 관련 스위칭 시퀀스들을 변경함으로써 상기 제 1 및 제 2 커패시터 스위치 유닛의 상기 커패시턴스 값들의 합에 비례한다. 상기 방법의 추가 실시예에 따르면, 스위칭 시퀀스는 샘플링 페이즈 다음에 전송 페이즈를 포함할 수 있다. 상기 방법의 추가 실시예에 따르면, 상기 제 1 커패시터 스위치 유닛 그리고/또는 상기 제 2 커패시터 스위치 유닛에 대한 하나의 DAC 입력 값과 연관된 전송 출력 전하들을 발생시키는데 복수의 스위칭 시퀀스들이 사용될 수 있고, 시퀀서는 의사 랜덤 알고리즘으로 상기 복수의 스위칭 시퀀스들의 순서를 셔플링한다. 상기 방법의 추가 실시예에 따르면, 스위칭 시퀀스는 샘플링 페이즈 다음에 전송 페이즈를 포함할 수 있고, 상기 방법은 상기 샘플링 페이즈와 상기 전송 페이즈 사이를 토글링하는 초퍼 전압 기준부에 의해 상기 기준 전압을 발생시키는 것을 더 포함한다. 상기 방법의 추가 실시예에 따르면, 상기 DAC는 7개의 출력 레벨들을 발생시킬 수 있다. 상기 방법의 추가 실시예에 따르면, 상기 방법은 복수의 전송된 출력 전하들 중 상기 제 1 출력 전하에 합산되는 복수의 제 2 출력 전하들을 전송하는 것을 포함할 수 있다.
다른 또 하나의 실시예에 따르면, 전하 전송 유형의 디지털-아날로그 컨버터(DAC)를 사용하는 시그마 델타 변조기를 동작시키는 방법은, 복수의 출력 전하들 중 제 1 출력 전하를 전송하도록 제 1 디지털 입력 값에 의해 정의된 적어도 하나의 소정 스위칭 시퀀스에 따른 제 1 스위칭 시퀀스를 제어함으로써 기준 전압을 수신하는 상기 DAC의 제 1 커패시터 스위치 유닛에 의해, 상기 제 1 디지털 입력 값에 의해 정의된 복수의 출력 전하들 중 상기 제 1 출력 전하를 발생시키는 것, 복수의 출력 전하들 중 제 2 출력 전하를 전송하도록 제 2 디지털 입력 값에 의해 정의된 적어도 하나의 소정 스위칭 시퀀스에 따른 제 2 스위칭 시퀀스를 제어함으로써 상기 기준 전압을 수신하는 상기 DAC의 제 2 커패시터 스위치 유닛에 의해, 상기 제 2 디지털 입력 값에 의해 정의된 복수의 출력 전하들 중 상기 제 2 출력 전하를 발생시키는 것, 상기 DAC의 디지털 입력 값에 대응하는 상기 DAC의 출력 전하를 생성하기 위해 상기 DAC의 상기 제 1 및 제 2 출력 전하들을 합산하는 것, 제 3 출력 전하를 생성하는 용량형 입력 유닛에서 입력 전압을 수신하는 것, 및 상기 시그마 델타 변조기의 입력 스테이지의 출력 전압을 생성하기 위해 상기 DAC의 상기 제 1 및 제 2 출력 전하에 상기 제 3 출력 전하를 합산하는 것을 포함할 수 있고, 상기 제 1 및 제 2 디지털 입력 값은 상기 시그마-델타 변조기의 상기 아날로그-디지털 컨버터를 위해 선택된 디지털 입력 값에 의존한다.
상기 방법의 추가 실시예에 따르면, 상기 방법은 상기 입력 스테이지의 상기 출력 전압을 적분하는 것을 더 포함할 수 있다. 상기 방법의 추가 실시예에 따르면, 상기 방법은 적분된 출력 신호를 양자화하는 것을 더 포함할 수 있다. 상기 방법의 추가 실시예에 따르면, 상기 DAC의 상기 출력 전하들 중 적어도 하나가 상기 제 1 및 제 2 커패시터 스위치 유닛의 커패시턴스 값들의 합에 비례하도록 상기 제 1 및 제 2 스위칭 시퀀스들이 선택될 수 있다. 상기 방법의 추가 실시예에 따르면, 상기 제 1 및 제 2 커패시터 스위치 유닛의 커패시턴스 값들의 합에 비례하지 않는 상기 DAC의 디지털 입력에 대응하는 상기 DAC의 각각의 전송된 출력 전하에 있어서는, 적어도 하나의 대체 스위칭 시퀀스가 상기 DAC의 상기 제 1 커패시터 스위치 유닛 그리고/또는 상기 제 2 커패시터 스위치 유닛에 제공되어, 동일한 값을 갖는 연속적인 DAC 입력 값들을 위해 상기 제 1 커패시터 스위치 유닛 그리고/또는 상기 제 2 커패시터 스위치 유닛에 대한 관련 스위칭 시퀀스들을 변경함으로써 상기 제 1 및 제 2 커패시터 스위치 유닛의 상기 커패시턴스 값들의 합에 비례하는 평균 DAC 출력 전하를 발생시킬 수 있다. 상기 방법의 추가 실시예에 따르면, 스위칭 시퀀스는 샘플링 페이즈 다음에 전송 페이즈를 포함할 수 있다. 상기 방법의 추가 실시예에 따르면, 상기 제 1 커패시터 스위치 유닛 그리고/또는 상기 제 2 커패시터 스위치 유닛에 대한 하나의 DAC 입력 값과 연관된 전송 출력 전하들을 발생시키는데 복수의 스위칭 시퀀스들이 사용될 수 있고, 시퀀서는 의사 랜덤 알고리즘으로 상기 복수의 스위칭 시퀀스들의 순서를 셔플링한다. 상기 방법의 추가 실시예에 따르면, 스위칭 시퀀스는 샘플링 페이즈 다음에 전송 페이즈를 포함할 수 있고, 상기 방법은 상기 샘플링 페이즈와 상기 전송 페이즈 사이를 토글링하는 초퍼 전압 기준부에 의해 상기 기준 전압을 발생시키는 것을 더 포함한다. 상기 방법의 추가 실시예에 따르면, 상기 DAC는 7개의 출력 전압들을 발생시킬 수 있다. 상기 방법의 추가 실시예에 따르면, 상기 방법은 복수의 출력 전하들 중 상기 제 1 출력 전하에 합산되는 복수의 제 2 출력 전하들을 전송하는 것을 더 포함할 수 있다.
도 1은 시그마 델타 변조기의 블록도이다.
도 2는 전송 전하 유형의 DAC를 구비한 종래의 입력 스테이지의 회로도이다.
도 3a는 DAC를 구비한 입력 스테이지의 제 1 실시예를 도시한 도면이다.
도 3b는 DAC를 구비한 입력 스테이지의 제 2 실시예를 도시한 도면이다.
도 4는 도 3a의 DAC를 사용하는 특정 실시예에 따른 가능한 전송 전하들의 표를 도시한 도면이다.
도 5a 내지 도 5e는 5개의 서로 다른 전송 전하들을 달성하기 위한 예시적인 스위칭 시퀀스들을 도시한 도면이다.
다양한 실시예들에 따르면, 단지 최소량의 커패시터들 및 최소한의 동적 소자 매칭과 감소된 개수의 스위치들만을 사용하여, 시그마 델타 컨버터들에 사용된 종래의 전하 전송 DAC들보다 많은 레벨들, 예컨대 4n+1 레벨들을 갖는 전하 전송 유형의 멀티-비트 스위치드 용량형 DAC가 제공될 수 있고, 반면에 종래의 DAC들은 n개의 커패시턴스 소자들을 사용하는데 그렇지 않으면 표준 구성을 이용하는 단지 n+1 레벨들을 발생시킬 수 있을 뿐이다. 제안된 개선책은 기존 디바이스들과 대략 동일한 사이즈 및 동일한 전력을 이용하여 보다 정확한 시그마 델타 디바이스들을 얻게 한다.
출원인에게 양도되고 본 출원에 참조로 통합되는 미국 특허 제 7,102,558 호는, 본질적으로 선형적인 그리고 단지 5개의 스위치들과 일부 로직 게이트들로 설계되는 기준 전압부와 결합된 스위치 스테이지에서 한 쌍의 커패시터들을 사용하는 5-레벨 DAC를 설명하고 있다. 다양한 실시예들에 따르면, 이러한 DAC는 5-레벨 분해능을 능가하기 위해 병렬로 된 다수의 스위칭 유닛들을 가지도록 향상될 수 있다. 도 2는 미국 특허 제 7,102,558 호에 개시된 실시예에 따른 종래의 시그마-델타 ADC의 입력 스테이지를 실현하는 예시적인 회로도를 도시한다.
도 2에는, 전하 전송 유형의 5레벨 피드백 디지털-아날로그 컨버터(DAC)에 있어서 커패시터 스위칭 어레이들 및 차동 증폭기에 의해 형성된 시그마 델타 변조기의 입력 스테이지가 도시되어 있다. 기준 전압에 대해서, 회로(100)는 스위칭 시퀀스를 이용하는데, 이 스위칭 시퀀스는 차동 전하 전송의 두 개의 페이즈들 (프리차지+전송) 동안 5개의 동일한 간격의 전하량들을 발생시킨다. 따라서, 5개의 동일하게 분산된 전하 레벨들은 C*Vref, C*Vref/2, 0, -C*Vref/2 및 -C*Vref일 수 있다. 기준 전압 (Vref=Vrefp-Vrefm) 충전 회로는 전체적으로 숫자 102로 표시되어 있으며, 전송 기준 커패시터들(132a 및 132b) 및 스위치들(112, 114 및 116)을 포함한다. 특정 예시의 실시예의 나머지는 전압 입력 커패시터들(130a 및 130b), 스위치들(104, 106, 108 및 110), 및 피드백 샘플링 커패시터들(134a 및 134b)을 갖는 차동 연산 증폭기(150)를 포함한다. 스위치들(108a 및 108b)은 공통 모드 동작에 관련될 수 있고, 스위치(108c)는 차동 신호 동작과 관련될 수 있다.
Vrefp 및 Vrefm은 차동 기준 입력 단자들의 전압들을 나타낸다. 기준 전압(Vref) = Vrefp - Vrefm이다. Vinp 및 Vinm은 차동 입력 신호 단자들의 전압들을 나타낸다. 입력 신호 전압(Vin) = Vinp - Vinm이다. 전송 기준 커패시터들(132a 및 132b)은 C/2와 같을 수 있다. 입력 샘플링 커패시터들(130a 및 130b)은 A*C/2와 같을 수 있다. 피드백 커패시터들(134a 및 134b)은 CFB와 같을 수 있다. 입력 전압은: Vin=Vinp-Vinm이고, 출력 전압은: Vout=Voutp-Voutm이다. 도시된 회로의 이득은 A이다. 미국 특허 제 7,102,558 호에 따라, 특정 스위칭 시퀀스들이 다양한 스위치들에 적용되어 5레벨 DAC를 제공한다.
도 5a 내지 도 5e는 단일 스테이지로 5개의 서로 다른 값들을 발생시키기 위한 예시적인 2페이즈 시퀀스들을 도시한다. 도 5a에 도시된 바와 같이, 포지티브 전하(C*VREF)를 전송하기 위해서는, 커패시터들(132a 및 132b)이 프리차지 페이즈(202a) 동안 VREFP 및 VREFM에 각각 연결되고, 그리고 전송 페이즈(204a) 동안에는 VREFM 및 VREFP에 각각 스위칭된다. 전송된 전하는 C/2*(VREFP-VREFM)-C/2*(VREFM-VREFP)=C*VREF와 같다. 프리차지 페이즈(202e) 및 전송 페이즈(204e)에 의해 도 5e에 도시된 바와 같이 합산 노드에 대해 -C*VREF 전하를 달성하기 위해 반대의 시퀀스가 수행된다. 도 5b에 도시된 바와 같이, C/2 * VREF 전하 전송을 달성하기 위해, 전송 기준 커패시터들(132a 및 132b)은 프리차지 페이즈(202b) 동안 VREFP 및 VREFM에 각각 연결되고, 그리고 전송 페이즈(204b) 동안에는 단락된 그들의 입력 플레이트들을 갖는다. 전송된 전하는 C/2 * (VREFP-VREFM) - 0 = C/2 * VREF와 같다. 도 5d에 도시된 바와 같이, -C/2 * VREF 전하 전송을 달성하기 위해, 전송 기준 커패시터들(132a 및 132b)은 프리차지 페이즈(202d) 동안 VREFM 및 VREFP에 각각 연결되고, 그리고 전송 페이즈(204d) 동안에는 단락된 그들의 입력 플레이트들을 갖는다. 전송된 전하는 C/2 * (VREFM-VREFP) - 0 = -C/2 * VREF와 같다. 도 5c에 도시된 바와 같이, 제로(zero) 전하 전송을 달성하기 위해, 기준 커패시터들의 입력 플레이트들은 프리차지 페이즈(202c) 동안 그리고 전송 페이즈(204c) 동안 둘 다에서 단락된다. 따라서, 5개의 동일하게 분산된 전하 레벨들은 C*VREF, C*VREF/2, 0, -C*VREF/2 및 -C*VREF이다.
중간 레벨들(C*Vref/2, 0 및 -C*Vref/2)은 또한, 여기에 설명된 것과는 다른 스위칭 시퀀스들을 통해 달성될 수 있다. 예를 들면, 프리차지 동안 132a 및 132b의 입력 플레이트들을 단락시키고 이들을 Vrefm 및 Vrefp에 각각 연결함으로써 C*Vref/2 전하 전송을 발생시킨다. 유사한 방식으로, 프리차지 동안 132a 및 132b의 입력 플레이트들을 단락시키고 이들을 Vrefp 및 Vrefm에 각각 연결함으로써 -C*Vref/2 전하 전송을 발생시킨다. 프리차지 및 전송 동안 Crp 및 Crm의 입력 플레이트들을 동일한 포텐셜에 연결함을 유지함으로써 제로 전하 전송을 유도한다. 도 5a 내지 도 5e는 단지 예시적인 스위칭 시퀀스들을 보여준다. 예를 들어, 출원인에게 양도되었고 본 출원에 참조로 통합되는 미국 특허 제 7,994,958 호, 또는 출원인에게 양도되고 본 출원에 참조로 통합되는 미국 특허 제 7,961,126 호에 개시된 바와 같이 다른 시퀀스들이 이용될 수 있다. 이들은 예를 들어, P1과 P2 사이를 스위칭하는 초퍼(chopper) 전압 기준이 입력들(VREFM/VREFP)에 어떻게 인가될 수 있는지를 보여주고, 또한 전압 기준부의 오프셋으로부터 나오는 나머지가 소정 개수의 주기들 이후에 취소되는 방식으로 상기 나머지가 어떻게 적분될 수 있는지를 보여준다.
더 높은 분해능을 갖는다면, 특히 복잡한 시퀀싱이 사용될 때 그리고 낮은 개수의 커패시턴스들이 제공될 때, 멀티-비트 설계들이 더 높은 SNR, 더 좋은 안정성 및 보다 낮은 전력으로 이어지고 그리고 본 개시의 다양한 실시예들이 우수한 선형성을 갖는 임의의 레벨의 DAC에 도달하도록 돕기 때문에, 높은 선형 DAC는 시그마 델타 ADC들에서 매우 중요하다. 여기서 아이디어는 임의의 레벨의 DAC를 설계하는 방법이 알려질 때, 디더링(dithering)이 바람직한 효과들(더 좋은 THD 및 더 좋은 유휴 톤 취소)을 유지하도록 하는 동안에 양자화기가 그의 분해능을 더욱 미세한 방법으로 변경시켜 적은 출력 양자화 노이즈로 이어질 수 있도록, 예를 들어 미국 특허 제 7,961,126 호로부터 알려진 바와 같은 디더링 알고리즘을 사용할 수 있다는 점이다.
보다 많은 레벨들을 제공하기 위해, 도 3a 및 도 3b에 도시된 바와 같은 다수의 기준 스테이지들(102, 310)이 다양한 실시예들에 따라 제공된다. 도 3a는 스테이지(102)와 동일한 아키텍처를 포함하는 추가적인 기준 입력 스테이지(310a)를 구비한 도 2와 동일한 회로를 보여준다. 따라서, 스위치들(312, 314, 316)은 각각 스위치들(112, 114 및 116)에 대응한다. 유일한 차이점은 샘플링 커패시터들(323a, 323b)이 이 특정 실시예에서 스테이지(102)의 커패시터들(132a, 132b)의 커패시턴스의 두 배를 가지도록 필요한 크기로 만들어지는 것이다. 하지만, 다수의 스테이지들의 커패시터들의 치수는 이하에서 보다 상세히 설명되는 바와 같이, 실현되어야 할 전체 설계 및 레벨들의 수에 의존한다. 게다가, 스위치 제어 시퀀서(320)는 각 스테이지(102, 310a)의 스위치들의 독립적인 제어를 가능케 하도록 제공되어, 각 스테이지가 다른 디지털 입력 값을 수신하게 할 수 있다. 기준 입력 스테이지들(102, 310a)의 출력들을 병렬로 결합시킴으로써, 개개의 스테이지들의 출력 값들은 합산된다.
도 3b는 도 3a의 실시예의 확장 버전을 보여준다. 여기서, 복수의 추가 기준 입력 스테이지들(310a..n)은 기준 입력 스테이지(102)에 병렬로 결합된다. 각 스테이지의 커패시터들은 이하에서 보다 상세히 설명되는 바와 같이 개별적인 크기가 될 수 있다. 스위치 제어 시퀀서(330)는 각 기준 입력 스테이지에 별도의 제어 신호들을 제공하여 서로 다른 디지털 입력 값들이 각 스테이지(102, 310a..n)에 공급되게 할 수 있다.
예를 들어 도 3a 및 도 3b에 도시된 5레벨 DAC들과 같이, 다수의 멀티-레벨 DAC들이 병렬로 되게 하는 경우의 주요 문제점은 커패시터들 사이의 매칭이다. 하지만, 다양한 실시예들에 따르면, 모든 커패시터들은 서로 다른 값을 가질 수 있고, 예를 들어 물리적 처리 제약들로 인해, 심지어 미스매칭될(mismatched) 수 있다. 각 기준 입력 스테이지는 서로 다른 독립적인 제어 입력부를 가질 수 있으며, 각 입력부는 예를 들어 각 기준 스테이지(102)가 도 2에 도시된 바와 같이 설계되는 경우에 +2, +1, 0, -1, -2일 수 있다. 이 값들의 각각은, 각 커패시터 쌍의 미스매치가 무시되고 Vref = VREF+ - VREF-이면, DAC 전하 전송에서 Cref*Vref 배수를 나타낸다. 차동 구조에서는 차동 전하만이 추가로 적분되기 때문에 커패시터 쌍의 미스매치가 고려되지 않고, 따라서, 차동 구조의 + 및 - 측에서 커패시터들이 완전히 매칭하지 않더라도, 그것은 순수 차동 전송에 있어서 커패시터들의 평균과 완전히 매칭하는 것과 동등하다. 그러므로, 시스템은 단순화될 수 있으며, 차동 구조의 각 측의 커패시터들이 동일하다고 고려될 수 있다. 이것은 결과적으로 도 3a 및 도 3b에 도시된 바와 같이 병렬로 배열되는 DAC의 n개의 기준 입력 스테이지들(102, 310a..n)이 되는데, 이들의 각각은 Cref(k) 커패시터를 가지며 in(k)*Cref*Vref를 전송하고, 여기서 in(k)는 대응 DAC의 디지털 입력 값인데, 예를 들면 각각의 입력 k에 의존하는 5 레벨들(+2, +1, 0, -1, -2)을 나타낼 수 있는 정수이다. 모든 기준 입력 스테이지 DAC들(102, 310a..n)이 병렬식이기 때문에, 총 전하 전송은 모든 커패시터 전하 전송들의 합이다. 모든 커패시터들은 서로 다를 수 있고 반드시 매칭하는 것은 아니기 때문에, 기준 전압(Vref)이 각 DAC에서 동일하더라도 DAC들의 각각에 의해 전송된 총 전하는 매우 다를 수 있다. 여기서의 아이디어는 출력 스펙트럼에서 최소량의 커패시터들과 최소량의 톤 동작(또는 노이즈)으로 N-레벨 분해능(N은 정수이며, 예를 들면 N>5인 정수)에 도달하는 것과 DAC 선형성을 유지하는 것이다.
DAC의 N개의 원하는 레벨들 중에서, 5 레벨들은 다수의 변환 시퀀싱을 필요로 하지 않으며, 위에 논의된 바와 같이 그리고 미국 특허 제 7,102,558 호에 개시된 바와 같이 그들은 스위칭 시퀀스들에 대응할 수 있다. 이 레벨들은 병렬로 된 모든 5 레벨 DAC들이 동일한 디지털 입력 신호들을 공유할 때 얻어진다. 이것은 Sum(Cref(k))의 등가를 갖는 단 하나의 Cref를 구비한 것과 동등할 것이다. 여기서의 "시퀀스"는 1 샘플 길이이다. 홀수 N(N=2m+1)에 있어서는, 각 레벨이 평균적으로 2*Sum(Cref(k))*Vref*j/m과 동일한 전하가 전송되게 하는 것이 필요하며, 여기서 j는 DAC 선형성을 유지하기 위해 m과 -m 사이의 정수이다. 이것은 DAC에 의해 가능해진 동일한 간격의 N 레벨들을 제공한다. 따라서, 입력부에서, DAC의 입력은 m과 -m 사이의 정수 m으로 표시될 수 있다. 짝수 N(N=2m)에 있어서는, 각 레벨이 평균적으로 2*Sum(Cref(k))*Vref*(2j-1)/(N-1)과 동일한 전하가 전송되게 하는 것이 필요하며, 여기서 j는 DAC 선형성을 유지하기 위해 m과 -m 사이의 정수이다. 예를 들어 6-레벨 DAC에 있어서는, 동일하게 분산된 레벨들은 5,3,1,-1,-3,-5*Sum(Cref(k)*2*Vref/5일 것이다.
목적은 모든 Cref(k) 커패시터들의 합에 항상 비례하는 총 전하가 전송되게 하는 것이다. 이것은 일련의 전하 전송들이 DAC에 의해 처리되면 가능하다. 처리되는 각 입력부에서는 DAC 선형성이 보장될 수 없지만, 특정 수의 전송들 이후 총 전하 전송이 고려되면 선형성이 유지될 수 있다.
시그마 델타 ADC에서, DAC는 전형적으로 도 1에 도시된 바와 같은 변조기의 피드백 루프에 사용되고, DAC의 출력부는 변환 동안 지속적으로 적분된다. 그래서 DAC의 선형성이 유지되는 동안은 DAC의 선형성이 단지 여러 적분들 후에 오더라도, (변조기 루프 안정성이 시퀀싱(sequencing) 동안 저하되지 않는다면) DAC의 선형성은 델타 시그마 ADC의 선형성에 영향을 미치지 않을 것이다. 즉, 동적 소자 매칭 또는 동적 가중치 평균화 기술이 DAC 선형성을 유지하기 위해 여기에 적용될 수 있다.
기준 입력 스테이지의 최대 전하 전송들은 항상 2*Cref(k)*Vref와 같기 때문에, 총 최대 전송은 Sum(Cref(k))*2*Vref이고, 따라서 DAC 선형성을 유지하기 위해서는 모든 다른 전송들이 Sum(Cref(k))에 비례해야 한다. 하지만, 커패시터들이 매칭하지 않는다면, 이것은 전송된 총 전하가 평균적으로 Sum(Cref(k))에 비례하도록, 각 입력에 대해 선택된 시퀀스들에 의해서만 가능하다.
커패시터 값들이 단위 C 커패시턴스의 서로 다른 배수들이 되도록 커패시터 값들이 또한 선택될 수 있다. 이 경우, 실시예에 따르면, 도 3a에 도시된 바와 같은 각 병렬 기준 입력 스테이지(102, 310a) 또는 도 3b에 도시된 바와 같은 기준 입력 스테이지들(102, 310a..n)은 서로 다른 개수의 C 병렬 커패시터들을 가질 수 있다. 이것은 특히, 커패시터들이 1/4*C, 1/2*C 등과 같은 소정 값들을 이용하여 커패시터들의 뱅크에 형성되면, 유익할 수 있다. 이 커패시터들의 분할(splitting)의 선택은 사용자가 다음과 같은 방법으로 달성하기를 바라는 원하는 분해능(N 레벨들)에 링크될 수 있다: 커패시터들이 모두 같다고 고려되면 DAC 선형성과 적절한 전하 전송들을 보장하기 위해 가능한 최소수의 커패시터들 및 최소수의 분할들이 있다. 이러한 개수의 분할들 및 커패시터들은 단지 원하는 레벨들의 수(N)의 함수이다. 예를 들면, N=5에 있어서는 단 하나의 기준 커패시터만이 사용되며, 분할은 이용되지 않는다. 도 2, 도 3a 및 도 3b에 도시된 바와 같은 기준 입력 스테이지(102, 310a..n)의 대칭 구조에 따르면, 기준 커패시터는 포지티브 분기(branch)의 ½ 커패시터(132a, 323a) 및 네거티브 분기의 ½ 커패시터(132b, 323b)에 의해 형성되도록 고려된다. N=9에 있어서는, 각자의 커패시터들을 갖는 2개의 추가 DAC들이 똑같이 둘로 분할되어 사용될 수 있다. N=7에 있어서는, 각자의 커패시터들을 갖는 2개의 추가 DAC들이 사용되는데, 하나는 2*C와 같고 하나는 C와 같다.
이러한 최소를 찾기 위한 방법의 아이디어는 N-1의 배수인 Cref 유닛들의 합으로 시작하는 것이다. 예를 들면, N=9를 사용하여, 8개의 커패시터들로 시작하여 8개의 단위 커패시터들의 모든 분할 및 이 단위 커패시터들의 분할들과 연관된 모든 전하 전송들을 리스트할 수 있다. 일단 이 전송들이 확인되었다면, 커패시터들이 동일하다고 고려되는 경우에, 동일한 전하 전송으로 이어지는 전송들을 리스트할 수 있다. 예를 들면, 도 4는 도 3a에 도시된 바와 같은 구조를 갖는 7 레벨 DAC에 있어서의 모든 가능한 전송들을 보여주며, 두 개의 병렬 기준 입력 스테이지들(102, 310a) 사이의 분할 2*C/C가 상세하게 나타나 있다. 따라서, 제 1 스테이지(102)의 C1은 C의 크기가 되고, 제 2 병렬 스테이지(310a)의 C2는 2*C의 크기가 된다. 이 경우에, 특정 DAC 입력(IN)에 대응한다고 가정된 모든 전하 전송들이 각 Cref(k)가 동일한 횟수만큼 적분되도록 특정 시퀀스와 특정 방법으로 평균화될 수 있으면, 상기 시퀀스는 유효하고 분할이 고려될 수 있다. 즉, 최소 시퀀스 이후에 비선형 전하 전송들이 평균화되고 재선형화될 수 있도록, 분할은 전하 전송들의 여분을 포함해야 한다. 예를 들면, 도 4의 표에서, 각 라인의 합계는 입력 스테이지들(102, 310a)의 모든 커패시터들의 합*Vref로 이어지지만, 입력=2일 때에는, 단지 두 개의 가능성들만이 있는데: 즉, Cref2의 단일 전송을 더한 Cref1의 이중 전하 전송 또는 Cref2의 이중 전하 전송이다. 2*Cref2를 이용하는 전송들에 비해 2*Cref1+Cref2를 이용하는 전송들을 두 번 더 갖는다면, 이 가능성들은 평균화될 수 있다. 따라서, 디지털 값(2)의 3개의 변환들의 시퀀스는 각각 sum(2*Cref1+Cref2)*Vref를 제공하는 두 개의 변환들과 sum(2*Cref2)*Vref를 제공하는 하나의 변환을 필요로 할 것이고, 결과적으로 (4*Cref1+2*Cref2)*Vref + 2*Cref2*Vref = 4*(Cref1+Cref2)*Vref의 전송을 생성하고, 따라서 (Cref1+Cref2)에 비례할 것이다. 이것은, (단위 C에 비해) Cref1 및 Cref2의 미스매치를 취소하고 그리고 항상 전하 전송들의 가장 가까운 값과 정확한 평균을 갖는 유일한 방법이다. 여분이 각 입력 DAC 값에 있어서 모든 커패시터들의 평균화를 가능케 하는 한, 분할이 이용될 수 있음을 보장하는 최소 시퀀스가 발견될 수 있다. 따라서, 도 4의 표는 Cref1과 Cref2의 합에 비례하는 DAC 입력(±3 및 0)에 대한 단일 변환을 나타낸다. 게다가, 도 4의 표는 DAC 입력(±2 및 ±1)에 대한 3개의 변환들의 시퀀스를 나타내는데, DAC 입력(±2 및 ±1)은 평균화될 때 또한 Cref1과 Cref2의 합에 비례한다. 특히, ±2에 있어서는 평균값이 4*(Cref1+Cref2)*Vref/3일 것이고, ±1에 있어서는 평균값이 2*(Cref1+Cref2)*Vref/3일 것이다.
추가 실시예들에 따르면, 이 시퀀스들은 출력 스펙트럼 내의 톤(tone)들을 회피하도록 랜덤화될 수 있다. DAC가 입력 코드 2n-1로 n번 처리된 이후 1부터 n까지의 모든 정수들을 취하는 동안 j의 선택은 랜덤일 수 있다. 이 시퀀스들은 심지어 다중 입력 코드에 걸쳐 평균화될 수 있다. 하지만 이 시퀀스들은 더욱 복잡하게 된다. 평균화는 Sum((Cref(k))*Vref에 비례하도록 DAC 전송들을 평균화하는 동일한 목적과 함께 항상 다중 입력 코드를 고려할 것이다. 주어진 m에 대해, 2n(2n-m)에 대한 보수(complementary)가 보수 시퀀스 다음에 와서 DAC 비선형성을 취소할 수 있음이 관측될 수 있다.
출력 스펙트럼에서 톤들을 피하는 것과 필요한 시퀀스들의 길이를 최소화하는 것은 시스템의 안정성을 유지하려는데 중요하고, 시스템의 동작을 지나치게 교란하지는 않는다. 예를 들면, DAC의 입력에서의 변환을 위해 7-레벨 DAC 및 레벨 2를 취한다면, 하나의 가능한 시퀀스가 도 4의 표에 나타나 있고 3의 길이를 갖는다. 이 시퀀스가 동일한 커패시터들(Cref1 및 Cref2)(Cref1=Cref2=C)로 얻어지면, 시퀀스의 제 1 샘플은 2*Cref2*Vref=2*C*Vref를 적분할 것이고, 다음의 두 개의 샘플들은 (2*Cref1+Cref2)*Vref=3*C*Vref를 적분할 것이다.
3-샘플 시퀀스의 끝에서 적분된 전하량이 완벽하게 괜찮더라도, 이 차이는 시스템에 의해 반드시 처리될 수 있는 것은 아니어서 시스템의 안정성을 교란할 수 있다. 시스템의 안정성을 최적화하기 위해서는, 각 샘플의 DAC 출력부에서 적분 값의 변화를 제한하기 위한 시퀀스들이 발견될 수 있거나, 또는 이 변화를 최적화하는 커패시터들의 특정 분할들이 발견될 수 있다. 예를 들면, 7-레벨 DAC의 동일한 시퀀스에서, Cref1=1*C이고 Cref2=2*C이면, 적분된 전하는 각 샘플에서 4*C*Vref와 같다. 매칭이 정확하지 않고 2*Cref1이 Cref2와 다르더라도, DAC 선형성은 여전히 보장되고 미스매치는 각 샘플에서 적분된 총 전하에만 영향을 미칠 것이고, 따라서 시스템의 안정성에 영향을 미치지만 시스템의 선형적 성능에는 영향을 미치지 않을 것이다.
총 적분 전하의 변화가 각 샘플에서 원하는 값에 가깝거나 같음을 보장하는 이러한 시퀀스들 및 분할들이 나머지보다 바람직한데, 그 이유는 이러한 시퀀스들 및 분할들이 시스템의 안정성 교란을 최소화하기 때문이다. 이것은 예를 들어, 4n+1 레벨 DAC가 요구되는 경우이고 그리고 원래의 5-레벨 DAC의 서로 다른 5 레벨들로 이어지는 자연 시퀀스를 이용하는 n개의 단위 커패시터들의 자연 분할인 경우이다.
이 전하 전송들에서는, 각 DAC의 오프셋을 상쇄(cancel)하기 위해 미국 특허 제 7,994,958 호에 개시된 바와 같은 시퀀스들 다음에, 초퍼 변조된(chopper modulated) Vref가 사용될 수 있고 초퍼 변조된 Vref는 병렬로 된 각 DAC에서 전하 전송들을 가질 수 있다.
이를 위하여, 각 DAC의 입력부에서의 홀수 전송 및 짝수 전송이 정의된다. 짝수 전송은 DAC의 입력이 짝수(+/-2 또는 0)일 때이고, 홀수 전송은 상기 입력이 홀수(+/-1)일 때이다. 짝수 전송들은 미국 특허 제 7,994,958 호의 교시에 따라 Vref의 오프셋을 상쇄한다. 홀수 전송들은 오프셋을 완전히 상쇄하기 위해 2 샘플들의 시퀀스를 필요로 한다. 이 시퀀스들은 DAC의 출력부에서의 오프셋을 완전히 상쇄하기 위해 각 DAC에 개별적으로 수행되어야 한다. 여기서 다시, DAC마다 이 2개의 샘플들의 시퀀스들의 랜덤화는 출력 스펙트럼 내의 출력 톤들을 추가로 차단(break)하도록 실현될 수 있다. 예를 들면, 복수의 스위칭 시퀀스들, 예컨대 위에 논의한 3 샘플 시퀀스들이 사용되어, 제 1 및/또는 제 2 커패시터 스위치 유닛에 있어서의 하나의 DAC 입력 값과 연관된 전송 출력 전하들을 생성할 수 있다. 랜덤화를 위해서는, 의사 랜덤 알고리즘으로 이 스위칭 시퀀스들의 순서를 섞기(shuffling) 위한 시퀀서가 구성될 수 있다.
시그마-델타 ADC 내의 DAC의 이 새로운 구현의 일 실시예는 도 3a 및 도 4의 표에 도시된 바와 같은 7-레벨 DAC이며, 여기서 분해능은 5-레벨 DAC보다 크지만, 시퀀스 길이에 너무 많은 결점이 없다(예를 들면, 도 4에 도시된 실시예에서는 레벨당 최대 3 샘플들). 많은 수의 병렬로 된 DAC들은 시그마 델타 ADC의 큰 오버샘플링 비율들을 필요로 하며, 시그마 델타 ADC에서는, n개의 샘플들에 대한 평균화가 모든 가능한 DAC 레벨들에 걸쳐 수행될 수 있도록 그리고 비선형 에러의 어떠한 나머지도 샘플들의 수에 의해 무시될 수 있도록 DAC가 구현된다. 시퀀스 길이를 최소화하고 따라서 변환의 끝에서 큰 나머지들을 갖는 가능성을 최소화하기 위해서는, 더 복잡한 시퀀스들이 적용되어야 하며 여기서 총 DAC 전하 전송들이 Sum((Cref(k))*Vref의 정수 값에 더 가깝도록 각 샘플에서 시퀀서가 모든 기준 입력 스테이지들의 기준 입력 전하 전송들을 인에이블하려고 시도할 것이다. 시퀀서는 각 DAC에 적분된 총 전하의 카운트를 유지할 수 있고, 그리고 각 샘플에서 이 합계를 동일하게 하거나 또는 적어도 이 합계가 n개의 DAC들에서 거의 동일하게 하려고 시도할 수 있다.

Claims (29)

  1. N개의 출력 레벨들을 발생시키기 위해 시그마 델타 변조기에 사용하기 위한 전하 전송 유형의 디지털-아날로그 컨버터(DAC)로서,
    출력 레벨은 상기 DAC에 의해 전송되는 각각의 전하량에 의해 정의되고,
    상기 DAC는,
    기준 전압 및 제 1 디지털 입력 값을 수신하고, 그리고 제 1 복수의 출력 전하들을 전송하도록 동작 가능한 제 1 커패시터 스위치 유닛,
    상기 기준 전압 및 제 2 디지털 입력 값을 수신하는 적어도 하나의 제 2 커패시터 스위치 유닛, 및
    상기 제 1 및 제 2 커패시터 스위치 유닛들의 스위치들을 제어하도록 동작 가능한 시퀀서를 포함하고,
    상기 제 2 커패시터 스위치 유닛의 출력부는 상기 제 1 커패시터 스위치 유닛의 출력부와 병렬로 결합하여, 상기 전송된 제 1 복수의 출력 전하들과 상기 제 2 커패시터 스위치 유닛으로부터 전송된 제 2 복수의 출력 전하들의 합을 생성하고,
    개개의 제 1 및 제 2 디지털 입력 값들에 따른 스위칭 시퀀스들은 모든 DAC 입력 값에 제공되어 상기 N개의 출력 레벨들을 발생시키는, 디지털-아날로그 컨버터.
  2. 제 1 항에 있어서,
    각각의 제 1 및 제 2 복수의 전송된 출력 전하들에 의해 발생된 상기 N개의 출력 레벨들 중 적어도 하나가 상기 제 1 및 제 2 커패시터 스위치 유닛의 커패시터들의 합에 비례하도록 상기 스위칭 시퀀스들이 선택되는, 디지털-아날로그 컨버터.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 커패시터 스위치 유닛의 커패시터들의 합에 비례하지 않는 상기 N개의 출력 레벨들의 각각에 있어서는, 적어도 하나의 대체 스위칭 시퀀스가 각각의 전하를 전송하도록 제공되고, 동일한 값을 갖는 순차적인 DAC 입력 값들의 평균 DAC 출력 전하는 상기 제 1 커패시터 스위치 유닛 그리고/또는 상기 제 2 커패시터 스위치 유닛에 대한 관련 스위칭 시퀀스들을 변경함으로써 상기 제 1 및 제 2 커패시터 스위치 유닛의 상기 커패시터들의 합에 비례하는, 디지털-아날로그 컨버터.
  4. 제 1 항에 있어서,
    스위칭 시퀀스는 샘플링 페이즈 다음에 전송 페이즈를 포함하는, 디지털-아날로그 컨버터.
  5. 제 3 항에 있어서,
    상기 제 1 커패시터 스위치 유닛 그리고/또는 상기 제 2 커패시터 스위치 유닛에 대한 하나의 DAC 입력 값과 연관된 전송 출력 전하들을 발생시키는데 복수의 스위칭 시퀀스들이 사용될 수 있고, 상기 시퀀서는 의사 랜덤 알고리즘으로 상기 복수의 스위칭 시퀀스들의 순서를 셔플링(shuffling)하도록 구성되는, 디지털-아날로그 컨버터.
  6. 제 3 항에 있어서,
    스위칭 시퀀스는 샘플링 페이즈 다음에 전송 페이즈를 포함하고,
    상기 기준 전압은 상기 샘플링 페이즈와 상기 전송 페이즈 사이를 토글링하는 초퍼(chopper) 전압 기준부에 의해 발생되는, 디지털-아날로그 컨버터.
  7. 제 3 항에 있어서,
    상기 DAC는 7개의 출력 레벨들을 발생시키도록 구성되는, 디지털-아날로그 컨버터.
  8. 제 1 항에 따른 DAC를 포함하는 시그마 델타 변조기로서,
    용량형 입력 스위치 유닛을 포함하고,
    상기 용량형 입력 스위치 유닛은 입력 신호를 수신하고, 병렬 결합된 용량형 스위치 유닛들의 출력부들과 병렬로 결합된 출력부를 갖는, 시그마 델타 변조기.
  9. 제 8 항에 있어서,
    상기 용량형 입력 스위치 유닛은 이득 A를 갖는 출력 전하를 전송하는, 시그마 델타 변조기.
  10. 제 8 항에 있어서,
    상기 제 1 커패시터 스위치 유닛과 병렬로 결합된 복수의 제 2 커패시터 스위치 유닛들을 더 포함하는 시그마 델타 변조기.
  11. 제 8 항에 있어서,
    상기 용량형 스위치 유닛들의 병렬 결합된 출력부들과 상기 용량형 입력 스위치 유닛을 차동 증폭기와 결합시키는 스위칭 네트워크를 더 포함하는 시그마 델타 변조기.
  12. 전하 전송 유형의 디지털-아날로그 컨버터(DAC)에 의해 N개의 출력 레벨들을 발생시키기 위한 방법으로서,
    복수의 출력 전하들 중 제 1 출력 전하를 전송하도록 제 1 디지털 입력 값에 의해 정의된 적어도 하나의 소정 스위칭 시퀀스에 따른 제 1 스위칭 시퀀스를 제어함으로써 기준 전압을 수신하는 제 1 커패시터 스위치 유닛에 의해, 상기 제 1 디지털 입력 값에 의해 정의된 복수의 출력 전하들 중 상기 제 1 출력 전하를 발생시키는 것,
    복수의 출력 전하들 중 제 2 출력 전하를 전송하도록 제 2 디지털 입력 값에 의해 정의된 적어도 하나의 소정 스위칭 시퀀스에 따른 제 2 스위칭 시퀀스를 제어함으로써 상기 기준 전압을 수신하는 제 2 커패시터 스위치 유닛에 의해, 상기 제 2 디지털 입력 값에 의해 정의된 복수의 출력 전하들 중 상기 제 2 출력 전하를 발생시키는 것, 및
    상기 DAC의 출력 레벨을 발생시키기 위하여 복수의 출력 전하들 중 상기 제 1 출력 전하와 상기 제 2 출력 전하를 합산하는 것을 포함하고,
    상기 제 1 및 제 2 디지털 입력 값은 상기 DAC를 위해 선택된 디지털 입력 값에 의존하는, N개의 출력 레벨들을 발생시키는 방법.
  13. 제 12 항에 있어서,
    각각의 제 1 및 제 2 복수의 전송된 출력 전하들에 의해 발생된 상기 N개의 출력 레벨들 중 적어도 하나가 상기 제 1 및 제 2 커패시터 스위치 유닛의 커패시턴스 값들의 합에 비례하도록 상기 제 1 및 제 2 스위칭 시퀀스들이 선택되는, N개의 출력 레벨들을 발생시키는 방법.
  14. 제 12 항에 있어서,
    상기 제 1 및 제 2 커패시터 스위치 유닛의 커패시턴스 값들의 합에 비례하지 않는 상기 N개의 출력 레벨들의 각각에 있어서는, 적어도 하나의 대체 스위칭 시퀀스가 각각의 전하를 전송하도록 제공되고, 동일한 값을 갖는 순차적인 DAC 입력 값들의 평균 DAC 전송 전하 출력 전하는 상기 제 1 커패시터 스위치 유닛 그리고/또는 상기 제 2 커패시터 스위치 유닛에 대한 관련 스위칭 시퀀스들을 변경함으로써 상기 제 1 및 제 2 커패시터 스위치 유닛의 상기 커패시턴스 값들의 합에 비례하는, N개의 출력 레벨들을 발생시키는 방법.
  15. 제 12 항에 있어서,
    스위칭 시퀀스는 샘플링 페이즈 다음에 전송 페이즈를 포함하는, N개의 출력 레벨들을 발생시키는 방법.
  16. 제 14 항에 있어서,
    상기 제 1 커패시터 스위치 유닛 그리고/또는 상기 제 2 커패시터 스위치 유닛에 대한 하나의 DAC 입력 값과 연관된 전송 출력 전하들을 발생시키는데 복수의 스위칭 시퀀스들이 사용될 수 있고, 시퀀서는 의사 랜덤 알고리즘으로 상기 복수의 스위칭 시퀀스들의 순서를 셔플링하는, N개의 출력 레벨들을 발생시키는 방법.
  17. 제 14 항에 있어서,
    스위칭 시퀀스는 샘플링 페이즈 다음에 전송 페이즈를 포함하고,
    상기 방법은 상기 샘플링 페이즈와 상기 전송 페이즈 사이를 토글링하는 초퍼 전압 기준부에 의해 상기 기준 전압을 발생시키는 것을 더 포함하는, N개의 출력 레벨들을 발생시키는 방법.
  18. 제 14 항에 있어서,
    상기 DAC는 7개의 출력 레벨들을 발생시키는, N개의 출력 레벨들을 발생시키는 방법.
  19. 제 12 항에 있어서,
    복수의 전송된 출력 전하들 중 상기 제 1 출력 전하에 합산되는 복수의 제 2 출력 전하들을 전송하는 것을 더 포함하는, N개의 출력 레벨들을 발생시키는 방법.
  20. 전하 전송 유형의 디지털-아날로그 컨버터(DAC)를 사용하는 시그마 델타 변조기를 동작시키는 방법으로서,
    복수의 출력 전하들 중 제 1 출력 전하를 전송하도록 제 1 디지털 입력 값에 의해 정의된 적어도 하나의 소정 스위칭 시퀀스에 따른 제 1 스위칭 시퀀스를 제어함으로써 기준 전압을 수신하는 상기 DAC의 제 1 커패시터 스위치 유닛에 의해, 상기 제 1 디지털 입력 값에 의해 정의된 복수의 출력 전하들 중 상기 제 1 출력 전하를 발생시키는 것,
    복수의 출력 전하들 중 제 2 출력 전하를 전송하도록 제 2 디지털 입력 값에 의해 정의된 적어도 하나의 소정 스위칭 시퀀스에 따른 제 2 스위칭 시퀀스를 제어함으로써 상기 기준 전압을 수신하는 상기 DAC의 제 2 커패시터 스위치 유닛에 의해, 상기 제 2 디지털 입력 값에 의해 정의된 복수의 출력 전하들 중 상기 제 2 출력 전하를 발생시키는 것,
    상기 DAC의 디지털 입력 값에 대응하는 상기 DAC의 출력 전하를 생성하기 위해 상기 DAC의 상기 제 1 및 제 2 출력 전하들을 합산하는 것,
    제 3 출력 전하를 생성하는 용량형 입력 유닛에서 입력 전압을 수신하는 것, 및
    상기 시그마 델타 변조기의 입력 스테이지의 출력 전압을 생성하기 위해 상기 DAC의 상기 제 1 및 제 2 출력 전하에 상기 제 3 출력 전하를 합산하는 것을 포함하고,
    상기 제 1 및 제 2 디지털 입력 값은 상기 시그마-델타 변조기의 상기 아날로그-디지털 컨버터를 위해 선택된 디지털 입력 값에 의존하는, 시그마 델타 변조기 동작 방법.
  21. 제 20 항에 있어서,
    상기 입력 스테이지의 상기 출력 전압을 적분하는 것을 더 포함하는 시그마 델타 변조기 동작 방법.
  22. 제 21 항에 있어서,
    적분된 출력 신호를 양자화하는 것을 더 포함하는 시그마 델타 변조기 동작 방법.
  23. 제 20 항에 있어서,
    상기 DAC의 상기 출력 전하들 중 적어도 하나가 상기 제 1 및 제 2 커패시터 스위치 유닛의 커패시턴스 값들의 합에 비례하도록 상기 제 1 및 제 2 스위칭 시퀀스들이 선택되는, 시그마 델타 변조기 동작 방법.
  24. 제 20 항에 있어서,
    상기 제 1 및 제 2 커패시터 스위치 유닛의 커패시턴스 값들의 합에 비례하지 않는 상기 DAC의 디지털 입력에 대응하는 상기 DAC의 각각의 전송된 출력 전하에 있어서는, 적어도 하나의 대체 스위칭 시퀀스가 상기 DAC의 상기 제 1 커패시터 스위치 유닛 그리고/또는 상기 제 2 커패시터 스위치 유닛에 제공되어, 동일한 값을 갖는 연속적인 DAC 입력 값들을 위해 상기 제 1 커패시터 스위치 유닛 그리고/또는 상기 제 2 커패시터 스위치 유닛에 대한 관련 스위칭 시퀀스들을 변경함으로써 상기 제 1 및 제 2 커패시터 스위치 유닛의 상기 커패시턴스 값들의 합에 비례하는 평균 DAC 출력 전하를 발생시키는, 시그마 델타 변조기 동작 방법.
  25. 제 20 항에 있어서,
    스위칭 시퀀스는 샘플링 페이즈 다음에 전송 페이즈를 포함하는, 시그마 델타 변조기 동작 방법.
  26. 제 24 항에 있어서,
    상기 제 1 커패시터 스위치 유닛 그리고/또는 상기 제 2 커패시터 스위치 유닛에 대한 하나의 DAC 입력 값과 연관된 전송 출력 전하들을 발생시키는데 복수의 스위칭 시퀀스들이 사용될 수 있고, 시퀀서는 의사 랜덤 알고리즘으로 상기 복수의 스위칭 시퀀스들의 순서를 셔플링하는, 시그마 델타 변조기 동작 방법.
  27. 제 24 항에 있어서,
    스위칭 시퀀스는 샘플링 페이즈 다음에 전송 페이즈를 포함하고,
    상기 방법은 상기 샘플링 페이즈와 상기 전송 페이즈 사이를 토글링하는 초퍼 전압 기준부에 의해 상기 기준 전압을 발생시키는 것을 더 포함하는, 시그마 델타 변조기 동작 방법.
  28. 제 24 항에 있어서,
    상기 DAC는 7개의 출력 전압들을 발생시키는, 시그마 델타 변조기 동작 방법.
  29. 제 20 항에 있어서,
    복수의 출력 전하들 중 상기 제 1 출력 전하에 합산되는 복수의 제 2 출력 전하들을 전송하는 것을 더 포함하는 시그마 델타 변조기 동작 방법.
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