JP7194290B2

JP7194290B2 - ワイドサンプリングレートのための逐次比較型アナログデジタルコンバータ

Info

Publication number: JP7194290B2
Application number: JP2021549454A
Authority: JP
Inventors: ウォンイ、チョン; ヒョンキム、チ
Original assignee: セミソリューションカンパニー，リミテッド
Priority date: 2020-07-21
Filing date: 2021-03-19
Publication date: 2022-12-21
Anticipated expiration: 2041-03-19
Also published as: US11929758B2; WO2022019434A1; JP2022545137A; US20230344439A1; KR102259734B1

Description

本発明は、ワイドサンプリングレートのための逐次比較型（ＳｕｃｃｅｓｓｉｖｅＡｐｐｒｏｘｉｍａｔｉｏｎＲｅｇｉｓｔｅｒ、ＳＡＲ）アナログデジタルコンバータに係り、より具体的には、アナログスイッチから発生するリーク電流を最小限に抑えることにより、ワイドサンプリングレートを実現することができるアナログデジタルコンバータに関する。

情報通信技術をベースに様々な機器間の接続を可能にするモノのインターネット（ＩｏＴ：ＩｎｔｅｒｎｅｔｏｆＴｈｉｎｇｓ）が脚光を浴びている。ＩｏＴの実現のために、さまざまなセンサーから迅速に信号を処理して伝送するための技術が紹介されている。特に、様々なセンサーから発生するアナログ信号を迅速かつ低消費電力でデジタル信号に変換するための高効率のアナログデジタルコンバータ（Ａｎａｌｏｇ－ｔｏ－ＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ、ＡＤＣ）が要求されている。

アナログ信号をデジタル信号に変換する過程で、時間的に連続したアナログ信号をサンプリングすることにより、デジタル信号が出力される。サンプリングレートは、単位時間当たりのアナログ信号のサンプリング回数で定義され、サンプリングレートは、システムの要求条件によって異なることができる。例えば、サンプリングレートは１０Ｋｓｐｓ（１０Ｋｓａｍｐｌｅｐｅｒｓｅｃｏｎｄ）になることもあり、１０Ｍｓｐｓになることもある。

一般的に、アナログデジタルコンバータは、キャパシタとスイッチを含むキャパシタアレイを含むが、システム別に要求されるサンプリングレートごとにスイッチを実現するトランジスタの特性（例えば、サイズ）が異なる。よって、要求されるサンプリングレートごとにアナログデジタルコンバータを個別に設計しなければならず、これは、全般的な費用上昇につながることができる。そして、設計の利便性及び費用低減のために広い範囲のサンプリングレートを有するアナログデジタルコンバータが求められている。

したがって、本発明は、ワイドサンプリングレートを実現するための逐次比較型アナログデジタルコンバータを提供する。

また、本発明の実施形態は、アナログスイッチから発生するリーク電流を最小限に抑えることにより、ワイドサンプリングレートを実現することができる逐次比較型アナログデジタルコンバータを提供する。

本発明の解決課題は、上述したものに限定されず、上述していない他の解決課題は、以降の記載から当業者に明確に理解できるだろう。

本発明の実施形態に係るワイドサンプリングレートのための逐次比較型アナログデジタルコンバータにおけるアナログスイッチ回路は、一端がキャパシタに接続され、他端が第１制御ノードに接続され、第２制御ノードの電圧によって制御される第１ＰＭＯＳスイッチと、一端が前記第１制御ノードに接続され、他端が基準電圧を出力する基準電圧源に接続され、制御電圧によって制御される第２ＰＭＯＳスイッチと、前記第１制御ノード及び前記第２制御ノードの電圧を制御する第１制御スイッチユニットと、一端が前記キャパシタに接続され、他端が第３制御ノードに接続され、第４制御ノードの電圧によって制御される第１ＮＭＯＳスイッチと、一端が第３制御ノードに接続され、他端が接地に接続され、前記制御電圧によって制御される第２ＮＭＯＳスイッチと、前記第３制御ノード及び前記第４制御ノードの電圧を制御する第２制御スイッチユニットと、を含む。

一実施形態において、前記第２ＰＭＯＳスイッチがオン状態であるとき、前記第１制御スイッチユニットは、前記第１制御ノードと前記第２制御ノードに同一の電圧が印加されるように制御され、前記第２ＮＭＯＳスイッチがオン状態であるとき、前記第２制御スイッチユニットは、前記第３制御ノードと前記第４制御ノードに同一の電圧が印加されるように制御できる。

一実施形態において、前記第１制御スイッチユニットは、一端が前記キャパシタのノードに接続され、他端が前記第２制御ノードに接続される第１制御スイッチと、一端が前記接地に接続され、他端が前記第２制御ノードに接続される第２制御スイッチと、一端が前記第２制御ノードに接続され、他端が前記第１制御ノードに接続される第３制御スイッチと、を含むことができる。また、前記第２制御スイッチユニットは、一端が前記キャパシタのノードに接続され、他端が前記第４制御ノードに接続される第４制御スイッチと、一端が前記基準電圧源に接続され、他端が前記第４制御ノードに接続される第５制御スイッチと、一端が前記第４制御ノードに接続され、他端が前記第３制御ノードに接続される第６制御スイッチと、を含むことができる。

一実施形態において、前記制御電圧が接地電圧に該当する場合、前記第１制御スイッチ、前記第３制御スイッチ、前記第５制御スイッチはオフ状態に制御され、前記第２制御スイッチ、前記第４制御スイッチ、第６制御スイッチはオン状態に制御されることができる。

一実施形態において、前記制御電圧が前記基準電圧源の基準電圧に該当する場合、前記第１制御スイッチ、前記第３制御スイッチ、前記第５制御スイッチはオン状態に制御され、前記第２制御スイッチ、前記第４制御スイッチ、前記第６制御スイッチはオフ状態に制御されることができる。

本発明の実施形態によるワイドサンプリングレートのための逐次比較型アナログデジタルコンバータは、出力ビットに対応するキャパシタアレイ及びアナログスイッチ回路を含むキャパシタデジタルアナログ変換器と、前記キャパシタデジタルアナログ変換器の出力電圧を比較してハイ信号またはロー信号を出力する比較器と、前記比較器から出力されたハイ信号またはロー信号に基づいて前記キャパシタデジタルアナログ変換器で前記アナログスイッチ回路を制御するデジタルコントローラと、を含む。前記アナログスイッチ回路は、一端が基準電圧源に接続され、他端が第１制御ノードに接続され、制御電圧によって制御される第１ＰＭＯＳスイッチと、一端が前記第１制御ノードに接続され、他端がキャパシタに接続され、第２制御ノードの電圧によって制御される第２ＰＭＯＳスイッチと、前記第１制御ノード及び前記第２制御ノードの電圧を制御する第１制御スイッチユニットと、一端が接地に接続され、他端が第３制御ノードに接続され、前記制御電圧によって制御される第１ＮＭＯＳスイッチと、一端が第３制御ノードに接続され、他端が前記キャパシタに接続され、第４制御ノードの電圧によって制御される第２ＮＭＯＳスイッチと、前記第３制御ノード及び前記第４制御ノードの電圧を制御する第２制御スイッチユニットと、を含むことができる。

本発明の実施形態によれば、逐次比較型アナログデジタルコンバータからキャパシタに接続されたアナログスイッチの各端の電圧を制御することにより、リーク電流を最小限に抑えることができ、ワイドサンプリングレートを実現することができる。

本発明の効果は、上述したものに限定されず、上述していない他の効果は、以降の記載から当業者に明確に理解できるだろう。

逐次比較型アナログデジタルコンバータの構造図である。従来のキャパシタデジタルアナログ変換器のアナログスイッチ回路図である。従来のキャパシタデジタルアナログ変換器のアナログスイッチから発生するリーク電流に対するシミュレーション結果を示す図である。ＰＮ接合においてリーク電流が発生する現象について説明するための図である。ＰＮ接合においてリーク電流が発生する現象について説明するための図である。本発明の実施形態に係るワイドサンプリングのための逐次比較型アナログデジタルコンバータにおけるアナログスイッチ回路図の例を示す。本発明の実施形態に係るワイドサンプリングのための逐次比較型アナログデジタルコンバータのアナログスイッチから発生するリーク電流に対するシミュレーション結果を示す図である。本発明の実施形態に係るアナログデジタルコンバータが適用できる分野を示す図である。

以下、添付図面を参照して、本発明の実施形態について、本発明の属する技術分野における通常の知識を有する者が容易に実施し得るように詳細に説明する。本発明は、様々に異なる形態で実現でき、ここで説明する実施形態に限定されない。

本発明を明確に説明するために、説明と関係のない部分は省略し、明細書全体にわたって、同一又は類似の構成要素については同一の参照符号を付する。

また、いくつかの実施形態において、同一の構成を有する構成要素については同一の符号を用いて代表的な実施形態でのみ説明し、それ以外の別の実施形態では代表的な実施形態とは異なる構成についてのみ説明する。

明細書全体にわたって、ある部分が他の部分と「連結（または結合）」されているとするとき、これは、「直接的に連結（または結合）」されている場合だけでなく、別の部材を挟んで「間接的に連結（または結合）」されている場合も含む。また、ある部分がある構成要素を「含む」とするとき、これは、特に反対される記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができることを意味する。

他に定義されない限り、技術的または科学的な用語を含めてここで使用されるすべての用語は、本発明の属する技術分野における通常の知識を有する者によって一般的に理解されるのと同じ意味を持っている。一般的に使用される辞典に定義されている用語は、関連技術の文脈上持つ意味と一致する意味を持つものと解釈されるべきであり、本出願において明白に定義しない限り、理想的または過度に形式的な意味で解釈されない。

図１は逐次比較型（ＳｕｃｃｅｓｓｉｖｅＡｐｐｒｏｘｉｍａｔｉｏｎＲｅｇｉｓｔｅｒ、ＳＡＲ）アナログデジタルコンバータ（Ａｎａｌｏｇ－ｔｏ－ＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ）の構造図である。逐次比較型アナログデジタルコンバータは、大きく、キャパシタデジタルアナログ変換器（ＣａｐａｃｉｔｏｒＤｉｇｉｔａｌ－ＡｎａｌｏｇＣｏｎｖｅｒｔｅｒ、Ｃ－ＤＡＣ）１００、比較器２００、及びデジタルコントローラ３００を含む。

Ｃ－ＤＡＣ１００は、入力アナログ電圧Ｖ_ｉｎをサンプリングし、デジタルコントローラ３００から提供される制御信号に基づいて比較器２００の反転端子（－）及び非反転端子（＋）に第１レベル電圧（Ｖ_＋）と第２レベル電圧（Ｖ_－）を出力することができる。Ｃ－ＤＡＣ１００は、互いに異なるキャパシタンスを有するキャパシタ及びアナログスイッチを含むアナログスイッチ回路１０で構成できる。

比較器２００は、Ｃ－ＤＡＣ１００から出力された出力電圧（第１レベル電圧（Ｖ_＋）及び第２レベル電圧（Ｖ_－））を比較して、ハイレベルまたはローレベルを有する比較信号を出力する。デジタルコントローラ３００は、比較器２００から出力された比較信号を用いてＣ－ＤＡＣのアナログスイッチ回路１０の各アナログスイッチを制御するための制御信号を出力することができる。デジタルコントローラ３００の制御信号は、各キャパシタに接続されたスイッチのオン／オフを制御するための制御信号である。Ｃ－ＤＡＣは、キャパシタとアナログスイッチ回路１０から構成されたキャパシタ－アナログユニットのアレイ（キャパシタアレイ）で構成でき、比較器２００の反転端子（－）と非反転端子（＋）にそれぞれキャパシタアレイが接続できる。図１において、比較器２００の反転端子（－）に接続されたキャパシタアレイで構成されたＣ－ＤＡＣ１００のみが示されるが、比較器２００の非反転端子（＋）にも同じ形態のキャパシタアレイで構成されたＣ－ＤＡＣが存在することができる。

Ｃ－ＤＡＣ１００のキャパシタアレイにおいて、各キャパシタは、アナログデジタルコンバータから出力されるデジタル信号の各ビットに対応する。図１において、各キャパシタは、１０ビットのデジタル信号の各ビットに対応することができるが、例えば、最上位ビットに対応するキャパシタがＣ_１０であり、次の上位ビットに対応するキャパシタがＣ_９であれば、Ｃ_９＝１／２＊Ｃ_１０である。つまり、Ｃ－ＤＡＣ１００のキャパシタアレイにおいて隣接するキャパシタのキャパシタンスに対して、２の倍数に該当するキャパシタンスを有するキャパシタが配列できる。

逐次比較型アナログデジタルコンバータにおいて、入力されるアナログ信号がＣ－ＤＡＣ１００に一時的に格納された状態でデジタル出力が生成されるが、Ｃ－ＤＡＣ１００に格納されたアナログ信号がアナログスイッチのリーク電流により損失するおそれがあり、それによりデジタル出力信号も損傷するおそれがある。

また、Ｃ－ＤＡＣ１００にアナログ信号を保管して処理する時間が長くなると、その時間だけアナログ信号に多くの損傷が発生するおそれがある。つまり、アナログデジタルコンバータの仕様が１０Ｍｓｐｓ（１０Ｍｓａｍｐｌｅｐｅｒｓｅｃｏｎｄ）であれば、一つのサンプルのデジタル信号が生成される時間が０．１ｕｓになる。つまり、０．１ｕｓの間、Ｃ－ＤＡＣ１００のキャパシタにアナログ信号を格納した状態で加工すると、０．１ｕｓの間にリーク電流が抜け出る。

もしアナログデジタルコンバータの仕様が１０Ｋｓｐｓであれば、一つのサンプルのデジタル信号が生成される時間が０．１ｍｓになる。この場合、０．１ｍｓの間にＣ－ＤＡＣ１００のキャパシタに格納されたアナログ信号のリーク電流の量も１０Ｍｓｐｓサンプリングレートのアナログデジタルコンバータに比べて１０００倍になる。そのため、１０Ｍｓｐｓの仕様に設計したアナログデジタルコンバータは、１０Ｋｓｐｓの仕様にして使用できず、新しいアナログデジタルコンバータの設計が必要である。

しかし、もしＣ－ＤＡＣ１００に格納されたアナログ信号のリーク電流がないか或いは非常に少ない場合には、正確な値でデジタル信号を出力することができるだけでなく、１０Ｍｓｐｓの仕様に設計されたアナログデジタルコンバータを１０Ｋｓｐｓに切り替えて使用しても特性に劣化がないだろう。つまり、アナログスイッチから発生するリーク電流を除去する場合、ワイドサンプリングレートの実現が可能である。

図２は従来のキャパシタデジタルアナログ変換器のアナログスイッチ回路図であり、図３は従来のキャパシタデジタルアナログ変換器のアナログスイッチから発生するリーク電流に対するシミュレーション結果を示す図である。図２のアナログスイッチ回路において、ポートＰとポートＮに０Ｖが印加されると、チャネルＡが接続され、チャネルＢが切れる。この時、チャネルＢのＮＭＯＳのソース端には１．２Ｖ、ゲート端には０Ｖが印加されることにより、ＰＮ接合に逆電圧１．２Ｖが印加され、この時、リーク電流が発生することがある。図２の回路に対するシミュレーション結果を考察すると、図３に示すように、ＮＭＯＳのリーク電流は１．５１１ｎＡが発生することを確認することができる。

逆に、ポートＰに１．２Ｖ、ポートＮに１．２Ｖが印加されると、チャネルＡが切れ、チャネルＢが接続され、ノードａには０Ｖが印加され、チャネルＡにあるＰＭＯＳのドレイン端に０Ｖが印加され、ゲート端には１．２Ｖが印加される。このとき、ＰＭＯＳのＰＮ接合に逆電圧１．２Ｖが印加されてリーク電流が発生することがある。図３のシミュレーション結果を考察すると、１７８．６ｐＡのリーク電流が発生し、これによりキャパシタに格納されたアナログ信号に損傷が発生し、出力されるデジタル信号も損傷することがある。

そのため、本発明の実施形態は、Ｃ－ＤＡＣ１００のアナログスイッチから発生する電流を最小限に抑えることにより、より良い特性の逐次比較型アナログデジタルコンバータを実現することができ、それにより広い範囲のサンプリングレートで動作することができる。

図４及び図５はＰＮ接合においてリーク電流が発生する現象について説明するための図である。図４はＰＮ接合のＰ型領域（Ｐ端）とＮ型領域（Ｎ端）に印加される電圧による電流変化を示すグラフである。例えばＰ端に０Ｖ、Ｎ端に１．２Ｖの電圧が印加されるみたいに逆バイアスが印加される場合には、Ｎ端からＰ端にリーク電流が発生することができる。図４のグラフにおける第３象限が、逆バイアスの印加時に発生するリーク電流に該当する。

図５は一般的なＭＯＳＦＥＴに対する逆電圧の印加時に発生するリーク電流をシミュレーションした結果である。図５を参照すると、ＰＮ接合において０．５Ｖの逆電圧が印加されると、大量（４４．６９ｎＡ）のリーク電流が発生し、Ｐ端とＮ端の電圧が０Ｖである場合、すなわち同じ電圧が印加されると、非常に少ない量（５．７７８ｆＡ）のリーク電流が発生することを確認した。

そのため、本発明の実施形態は、Ｃ－ＤＡＣ１００のアナログスイッチ回路においてアナログスイッチがオフ状態であるときにリーク電流を除去するためにＰ端とＮ端の電圧を同一にするために、ソース端、ゲート端、ドレイン端に印加される電圧を同一に制御するための方法を提供する。

図６は本発明の実施形態に係るワイドサンプリングのための逐次比較型アナログデジタルコンバータにおけるアナログスイッチ回路図の例を示す。図６の回路において、チャネルＡまたはチャネルＢを選択的に接続させるためのスイッチ１１０、１１５、１３０、１３５のオフ状態でソース、ゲート、ドレインに印加される電圧を同一に制御するための制御スイッチ１２１、１２２、１２３、１４１、１４２、１４３が提供される。図６において、電源電圧として１．２Ｖが印加される場合を例示するが、印加されるＤＣ電圧は、適用される機器ごとに変更できるのは当たり前である。

図６を参照すると、本発明の実施形態に係るワイドサンプリングレートのための逐次比較型アナログデジタルコンバータにおけるアナログスイッチ回路は、一端（ソース端）がキャパシタＣ_Ｎ（ノードａ）に接続され、他端（ドレイン端）が第１制御ノードＣｔ１に接続され、第２制御ノードＣｔ２の電圧によって制御される第１ＰＭＯＳスイッチ１１０と、一端（ソース端）が第１制御ノードＣｔ１に接続され、他端（ドレイン端）が基準電圧（１．２Ｖ）を出力する基準電圧源に接続される第２ＰＭＯＳスイッチ１１５と、第１制御ノードＣｔ１及び第２制御ノードＣｔ２の電圧を制御する第１制御スイッチユニット１２０と、一端（ソース端）がキャパシタＣ_Ｎ（ノードａ）に接続され、他端（ドレイン端）が第３制御ノードＣｔ３に接続され、第４制御ノードＣ４の電圧によって制御される第１ＮＭＯＳスイッチ１３０と、一端（ソース端）が第３制御ノードＣｔ３に接続され、他端が接地に接続される第２ＮＭＯＳスイッチ１３５と、第３制御ノードＣ３及び第４制御ノードＣ４の電圧を制御する第２制御スイッチユニット１４０と、を含む。

チャネルＡが接続され且つチャネルＢが切れる場合、及びチャネルＡが切れ且つチャネルＢが接続される場合に対する各ポートの印加電圧、及び制御スイッチのオン／オフは、表１のとおりである。図６のスイッチを制御するための制御信号は、デジタルコントローラ３００によって出力できる。

図６の回路において、ポートＰに０Ｖ、ポートＮにも０Ｖが印加されると、チャネルＡが接続され、チャネルＢが切れ、ノードａには１．２Ｖが印加される。このとき、第２制御スイッチ１２２がオンになってチャネルＡが活性化され、第４制御スイッチ１４１と第６制御スイッチ１４３が接続され、チャネルＢにある第１ＮＭＯＳスイッチ１３０のソース、ゲート、ドレインにすべてノードａと同一の電圧が印加される。そのため、チャネルＢにある第１ＮＭＯＳスイッチ１３０のＮＰＮ（つまり、ＰＮ接合のＰ端とＮ端）の電圧が同一になって、理論上、リーク電流が発生しない。

逆に、ポートＰに１．２Ｖ、ポートＮに１．２Ｖが印加されると、チャネルＡが切れ、チャネルＢが接続されるが、この時、ノードａに０Ｖが印加され、第５制御スイッチ１４２がオン状態になり、第１制御スイッチ１２１及び第３制御スイッチ１２３がオン状態になることにより、チャネルＡにある第１ＰＭＯＳスイッチ１１０のＰＮＰ（すなわち、ＰＮ接合のＰ端とＮ端）の電圧が同一になり、理論上、リーク電流が発生しない。

本発明の実施形態において、第２ＰＭＯＳスイッチ１１５がオン状態であるとき（チャネルＡが接続されるとき）、第１制御スイッチユニット１２０は、第１制御ノードＣｔ１と第２制御ノードＣｔ２に同一の電圧が印加されるように制御し、第２ＮＭＯＳスイッチ１３５がオン状態であるとき（チャネルＢが接続されるとき）、第２制御スイッチユニット１４０は、第３制御ノードＣｔ３と第４制御ノードＣｔ４に同一の電圧が印加されるように制御することができる。

本発明の実施形態において、第１制御スイッチユニット１２０は、一端がキャパシタノードノードａに接続され、他端が第２制御ノードＣｔ２に接続される第１制御スイッチ１２１と、一端が接地０Ｖに接続され、他端が第２制御ノードＣｔ２に接続される第２制御スイッチ１２２と、一端が第２制御ノードＣｔ２に接続され、他端が第１制御ノードＣｔ１に接続される第３制御スイッチ１２３と、を含むことができる。また、第２制御スイッチユニット１４０は、一端が前記キャパシタノード（ノードａ）に接続され、他端が第４制御ノードＣｔ４に接続される第４制御スイッチ１４１と、一端が基準電圧源（１．２Ｖ）に接続され、他端が第４制御ノードＣｔ４に接続される第５制御スイッチ１４２と、一端が第４制御ノードＣｔ４に接続され、他端が第３制御ノードＣｔ３に接続される第６制御スイッチ１４３と、を含むことができる。

本発明の実施形態において、制御電圧（ポートＰ、ポートＮの電圧）が接地電圧０Ｖに該当する場合、第１制御スイッチ１２１、第３制御スイッチ１２３、第５制御スイッチ１４２はオフ状態に制御され、第２制御スイッチ１２２、第４制御スイッチ１４１、第６制御スイッチ１４３はオン状態に制御されることができる。

また、制御電圧（ポートＰ、ポートＮの電圧）が基準電圧源の基準電圧（１．２Ｖ）に該当する場合、第１制御スイッチ１２１、第３制御スイッチ１２３、第５制御スイッチ１４２はオン状態に制御され、第２制御スイッチ１２２、第４制御スイッチ１４１、第６制御スイッチ１４３はオフ状態に制御されることができる。

図７は本発明の実施形態に係るワイドサンプリングのための逐次比較型アナログデジタルコンバータのアナログスイッチから発生するリーク電流に対するシミュレーション結果を示す図である。図６の回路に対するシミュレーション結果、非常に小さいリーク電流が発生することを確認した。また、表２に示すように、従来のアナログスイッチ回路に比べて、ＰＭＯＳは１１３倍、ＮＭＯＳは１２４５倍のリーク電流減少効果があった。

したがって、１０Ｍｓｐｓの仕様に設計された逐次比較型アナログデジタルコンバータは、１００倍から１２４５倍まで、すなわち、１００Ｋｓｐｓから１０Ｋｓｐｓまでワイドサンプリングレートで動作することができる。

図８は本発明の実施形態に係るアナログ－デジタルコンバータが適用できる分野を示す図である。

上述したように、ワイドサンプリングレートのためにＣ－ＤＡＣ１００のリーク電流を最小限に抑えたアナログスイッチを適用したアナログデジタルコンバータは、その特性が改善されるだけでなく、一種類のアナログデジタルコンバータが複数の種類のＩｏＴセンサーに適用されることができる。つまり、サンプリングレートが様々なＩｏＴセンサーに対して、同一のアナログデジタルコンバータが適用できる。

特に、本発明によるアナログデジタルコンバータのワイドサンプリングレート特性は、検出された光、音、音声、温度などのアナログ信号をデジタル信号に変換して、システム内の処理ブロックを経てメモリに格納され、ユーザーがアクセスして使用することができる形態のデータを提供することができる。例えば、本発明の実施形態によるアナログデジタルコンバータは、下記表３のようなタイプのセンサーにすべて適用できる。

本実施形態及び本明細書に添付された図面は、本発明に含まれる技術的思想の一部を明確に示しているものに過ぎず、本発明の明細書及び図面に含まれている技術的思想の範囲内で当業者が容易に類推することができる変形例と具体的な実施形態はいずれも、本発明の権利範囲に含まれることが自明であるというべきである。

したがって、本発明の思想は、説明された実施形態に限定されて定められてはならず、後述する特許請求の範囲だけでなく、この特許請求の範囲と均等であるか或いは等価的変形があるすべてのものは、本発明の思想の範疇に属するというべきである。

Claims

ワイドサンプリングレートのための逐次比較型アナログデジタルコンバータにおけるアナログスイッチ回路であって、
一端がキャパシタに接続され、他端が第１制御ノードに接続され、第２制御ノードの電圧によって制御される第１ＰＭＯＳスイッチと、
一端が前記第１制御ノードに接続され、他端が基準電圧を出力する基準電圧源に接続され、制御電圧によって制御される第２ＰＭＯＳスイッチと、
前記第１制御ノード及び前記第２制御ノードの電圧を制御する第１制御スイッチユニットと、
一端が前記キャパシタに接続され、他端が第３制御ノードに接続され、第４制御ノードの電圧によって制御される第１ＮＭＯＳスイッチと、
一端が第３制御ノードに接続され、他端が接地に接続され、前記制御電圧によって制御される第２ＮＭＯＳスイッチと、
前記第３制御ノード及び前記第４制御ノードの電圧を制御する第２制御スイッチユニットと、
を含むことを特徴とする、アナログスイッチ回路。
前記第２ＰＭＯＳスイッチがオン状態であるとき、前記第１制御スイッチユニットは、前記第１制御ノードと前記第２制御ノードに同一の電圧が印加されるように制御され、
前記第２ＮＭＯＳスイッチがオン状態であるとき、前記第２制御スイッチユニットは、前記第３制御ノードと前記第４制御ノードに同一の電圧が印加されるように制御される
ことを特徴とする、請求項１に記載のアナログスイッチ回路。
前記第１制御スイッチユニットは、
一端が前記キャパシタのノードに接続され、他端が前記第２制御ノードに接続される第１制御スイッチと、
一端が前記接地に接続され、他端が前記第２制御ノードに接続される第２制御スイッチと、
一端が前記第２制御ノードに接続され、他端が前記第１制御ノードに接続される第３制御スイッチと、を含み、
前記第２制御スイッチユニットは、
一端が前記キャパシタのノードに接続され、他端が前記第４制御ノードに接続される第４制御スイッチと、
一端が前記基準電圧源に接続され、他端が前記第４制御ノードに接続される第５制御スイッチと、
一端が前記第４制御ノードに接続され、他端が前記第３制御ノードに接続される第６制御スイッチと、を含む
ことを特徴とする、請求項１に記載のアナログスイッチ回路。
前記制御電圧が接地電圧に該当する場合、
前記第１制御スイッチ、前記第３制御スイッチ、前記第５制御スイッチはオフ状態に制御され、
前記第２制御スイッチ、前記第４制御スイッチ、前記第６制御スイッチはオン状態に制御される
ことを特徴とする、請求項３に記載のアナログスイッチ回路。
前記制御電圧が前記基準電圧源の基準電圧に該当する場合、
前記第１制御スイッチ、前記第３制御スイッチ、前記第５制御スイッチはオン状態に制御され、
前記第２制御スイッチ、前記第４制御スイッチ、前記第６制御スイッチはオフ状態に制御される
ことを特徴とする、請求項３に記載のアナログスイッチ回路。
ワイドサンプリングレートのための逐次比較型アナログデジタルコンバータであって、
出力ビットに対応するキャパシタアレイ及びアナログスイッチ回路を含むキャパシタデジタルアナログ変換器と、
前記キャパシタデジタルアナログ変換器の出力電圧を比較してハイ信号またはロー信号を出力する比較器と、
前記比較器から出力されたハイ信号またはロー信号に基づいて前記キャパシタデジタルアナログ変換器で前記アナログスイッチ回路を制御するデジタルコントローラと、を含み、
前記アナログスイッチ回路は、
一端が基準電圧源に接続され、他端が第１制御ノードに接続され、制御電圧によって制御される第１ＰＭＯＳスイッチと、
一端が前記第１制御ノードに接続され、他端がキャパシタに接続され、第２制御ノードの電圧によって制御される第２ＰＭＯＳスイッチと、
前記第１制御ノード及び前記第２制御ノードの電圧を制御する第１制御スイッチユニットと、
一端が接地に接続され、他端が第３制御ノードに接続され、前記制御電圧によって制御される第１ＮＭＯＳスイッチと、
一端が第３制御ノードに接続され、他端が前記キャパシタに接続され、第４制御ノードの電圧によって制御される第２ＮＭＯＳスイッチと、
前記第３制御ノード及び前記第４制御ノードの電圧を制御する第２制御スイッチユニットと、を含む
ことを特徴とする、アナログデジタルコンバータ。
前記第１制御スイッチユニットは、前記第１制御ノードと前記第２制御ノードに同一の電圧が印加されるように制御され、
前記第２制御スイッチユニットは、前記第３制御ノードと前記第４制御ノードに同一の電圧が印加されるように制御される
ことを特徴とする、請求項６に記載のアナログデジタルコンバータ。
前記第１制御スイッチユニットは、
一端が前記キャパシタのノードに接続され、他端が前記第２制御ノードに接続される第１制御スイッチと、
一端が前記接地に接続され、他端が前記第２制御ノードに接続される第２制御スイッチと、
一端が前記第２制御ノードに接続され、他端が前記第１制御ノードに接続される第３制御スイッチと、を含み、
前記第２制御スイッチユニットは、
一端が前記キャパシタのノードに接続され、他端が前記第４制御ノードに接続される第４制御スイッチと、
一端が前記基準電圧源に接続され、他端が前記第４制御ノードに接続される第５制御スイッチと、
一端が前記第４制御ノードに接続され、他端が前記第３制御ノードに接続される第６制御スイッチと、を含む
ことを特徴とする、請求項６に記載のアナログデジタルコンバータ。
前記制御電圧が接地電圧に該当する場合、
前記第１制御スイッチ、前記第３制御スイッチ、前記第５制御スイッチはオフ状態に制御され、
前記第２制御スイッチ、前記第４制御スイッチ、前記第６制御スイッチはオン状態に制御される
ことを特徴とする、請求項８に記載のアナログデジタルコンバータ。
前記制御電圧が前記基準電圧源の基準電圧に該当する場合、
前記第１制御スイッチ、前記第３制御スイッチ、前記第５制御スイッチはオン状態に制御され、
前記第２制御スイッチ、前記第４制御スイッチ、前記第６制御スイッチはオフ状態に制御される
ことを特徴とする、請求項８に記載のアナログデジタルコンバータ。