DE4002677A1

DE4002677A1 - Doppel-analog-digital-wandler mit einem einzigen folgeapproximationsregister

Info

Publication number: DE4002677A1
Application number: DE4002677A
Authority: DE
Inventors: Jimmy R Naylor; Rodney T Burt; Tony D Miller
Original assignee: Burr Brown Corp
Current assignee: Texas Instruments Tucson Corp
Priority date: 1989-02-08
Filing date: 1990-01-30
Publication date: 1990-08-09
Also published as: FR2642920A1; GB2228156A; JP3098243B2; JPH02239725A; US4940981A; GB2258779A; GB2228156B; KR900013724A; GB8922694D0; GB9218594D0

Description

Die vorliegende Erfindung bezieht sich allgemein auf Analog- Digital-Wandler für digitale Audioanwendungen und insbeson dere auf einen doppelten Analog-Digital-Wandler in Form einer monolithischen integrierten Schaltung, der lediglich ein einziges Folgeapproximationsregister verwendet.

Insbesondere betrifft die Erfindung einen doppelten Analog- Digital-Wandlerchip mit Folgeapproximation nach dem Oberbe griff des Patentanspruchs 1, ein Verfahren zum Umwandeln eines ersten und eines zweiten Audiosignales in eine erste und zweite digitale Zahl nach dem Oberbegriff des Patentan spruchs 6, sowie einen Feldeffekttransistor-Differential verstärker nach dem Oberbegriff des Patentanspruchs 7.

Eine Analog-Digital-Wandlerkomponente (ADW) in Form einer integrierten Schaltung, die in großem Umfang bei digitalen Audioanwendungen Einsatz findet, wie dies beispielsweise di gitale Stereoverstärker, Band-Aufzeichnungs- und Wiedergabe geräte sind, ist die Schaltung mit der Schaltungsbezeichnung PCM 78 aus dem Hause der Anmelderin, welche ein Analog-Digi tal-Wandler in Form einer 16-Bit integrierten Hybridschal tung ist. Diese Schaltung ist ein 16-Bit-ADW, der in Reak tion auf ein analoges Audioeingangssignal einen kontinuier lichen Strom von seriellen Digitaldaten erzeugt, die in ge nauer Weise die Audioeingangssignale darstellen. Die Ana logsignale können anschließend in genauer Weise aus den se riellen Digitaldaten rekonstruiert werden. Die Anwender die ser Schaltung PCM 78 verwenden häufig einen einzigen derar tigen Schaltungsbaustein, zwei externe Abtast- und Halte schaltungen (eine für den linken Kanal und eine für den rechten Kanal), sowie eine Multiplexschaltung, welche die beiden Abtast- und Halteschaltungen ausgangsseitig mit dem einzigen Baustein PCM 78 verbindet. Ein Problem bei dieser Schaltungsanordnung besteht darin, daß diese nur mit der halben Abtastrate betrieben werden kann, die bei Verwenden von zwei Schaltungen des Types PCM 78 möglich wäre. Die niedrige Abtastrate erfordert die Verwendung von teuereren Anti-Informationsverkennungs-Filtern an den Eingängen der Abtast- und Halteschaltungen und verursacht gleichfalls eine Absenkung des Signal-Rausch-Verhältnisses des ADW-Signales, da lediglich eine geringere Mittelung des Rauschens erziel bar ist. Wenn die digitalen Verzögerungen in den beiden Ab tast- und Haltesteuerschaltungen nicht genau aneinander an gepaßt sind, kommt es zu einem zeitlichen Versatz gegenüber dem gewünschten gleichphasigen Abtasten der beiden Audioein gänge.

Obwohl diese Schaltung des Types PCM 78 wirtschaftlich äußerst erfolgreich ist, besteht ein Bedarf an einer erheb lichen Reduktion der Kosten bezogen auf die Schaltungsfunk tion. Gegenwärtig ist es nötig, zwei derartige 16-Bit-ADW′s zu verwenden, wenn es gewünscht ist, getrennte Analog-Digi tal-Wandlerfunktionen sowohl für den rechten als auch für den linken Audiokanal zu liefern, um digitale Stereover stärker oder ähnliche Schaltungen herzustellen. Bislang ist es nicht versucht worden, auf einem einzigen integrierten Schaltungschip zwei Analog-Digital-Wandler mit 16-Bit oder einer höheren Genauigkeit, wie sie für Hi-Fi-Digital Audio Anwendungen benötigt ist, auf einem einzigen integrierten Schaltungschip zu implementieren, da dies den Chip größer machen würde als dies momentan aus wirtschaftlichen Gründen wünschenswert wäre.

Bei einigen bekannten Systemen werden zwei ADW′s verwendet, um höhere Abtastraten zu erzielen, so daß weniger kostspie lige Anti-Informationsverkennungs-Filter verwendet werden können. Bei derartigen Systemen verwenden sowohl der ADW für den "linken Kanal" wie auch der ADW für den "rechten Kanal" einen getrennten 16-Bit Analog-Digital-Wandler mit einem eigenen Folgeapproximationsregister (SAR).

Genaue Komparatoren werden für digitale Audioanwendungen in einem Analog-Digital-Wandler mit Folgeapproximation benö tigt. Die Komparatoren müssen mit hoher Geschwindigkeit, niedrigem Rauschen und niedrigen Eingangsoffsetfehlern ar beiten. Es kann wünschenswert sein, eine automatische Null abgleichfunktion am Ausgang einer jeden Verstärkungsstufe des Verstärkers vorzusehen. Dies kann dazu führen, daß MOSFETs für den automatischen Nullabgleich ein Rauschen auf die Ausgangsleiter dieser Stufe induzieren, welches bei einer "Rückführung" zu den Eingängen die Verstärkung dieser Stufe vermindert. Verschiedene Techniken wurden eingesetzt, um die Vorteile eines geringen Rauschens, einer hohen Be triebsgeschwindigkeit und einer niedrigen Chipfläche einer integrierten Schaltung zu erzielen. Eine Vorgehensweise be steht darin, eine einzige Differentialverstärkerstufe mit sehr hoher Verstärkung vorzusehen, welche eine Source-Fol ger-Ausgangsstufe sowie einen Nullabgleich an ihren Aus gängen aufweist, wobei jedoch diese Vorgehensweise nicht zu einer hohen Betriebsgeschwindigkeit führt. Eine weitere mögliche Vorgehensweise liegt in der Schaffung mehrfacher Hochgeschwindigkeitsstufen mit niedrigem Verstärkungsgrad sowie mit einem Nullabgleich zwischen den verschiedenen Stufen, in der Hoffnung, hierdurch ein niedriges Rauschen und eine hohe Betriebsgeschwindigkeit zu erzielen, wobei jedoch durch diese Vorgehensweise tatsächlich kein niedriges Rauschen erreicht wird. Die Festlegung des besten Lösungsan satzes oder der besten Vorgehensweise bedeutet üblicherweise ein schwieriges Konstruktionsproblem.

Demgemäß liegt der vorliegenden Erfindung die Aufgabe zu grunde, einen Analog-Digital-Wandlerchip der eingangs ge nannten Art, ein Umwandlungsverfahren der eingangs genannten Art und einen Differentialverstärker der eingangs genannten Art so weiter zu bilden, daß eine genauere Phasengleichheit beim Abtasten erzielt wird, als dies beim Stand der Technik der Fall ist.

Diese Aufgabe wird bei einem Analog-Digital-Wandlerchip nach dem Oberbegriff des Patentanspruchs 1 durch die im kenn zeichnenden Teil des Patentanspruchs angegebenen Merkmale, bei einem Umwandlungsverfahren nach dem Oberbegriff des Pa tentanspruchs 6 durch die im kennzeichnenden Teil des Pa tentanspruchs 6 angegebenen Merkmale und bei einem Differen tialverstärker nach dem Oberbegriff des Patentanspruchs 7 durch die im kennzeichnenden Teil des Patentanspruchs 7 an gegebenen Merkmale gelöst.

Ein Vorteil der Erfindung liegt in der Schaffung eines preisgünstigen, genaueren, hochauflösenden Ananlog-Digi tal-Wandlers, der mit einer höheren Abtastrate, einer besseren Unterdrückung von Leistungsversorgungseinflüssen und einer besseren Gleichphasigkeit bei der Abtastung ar beitet, wobei der erfindungsgemäße Analog-Digital-Wandler ferner ein besseres Signal-Rausch-Verhältnis aufweist als bekannte Analog-Digital-Wandler, die in modernen digitalen Audioanwendungsfällen verwendet werden.

Ein weiterer Vorteil der Erfindung liegt in der Schaffung einer verbesserten Technik für das Rücksetzen der Schaltung eines Analog-Digital-Wandlers am Ende einer jeden Umwand lung.

Noch ein Vorteil der Erfindung liegt in der Schaffung eines kostengünstigen Einzelchip-Doppel-Ananlog-Digital-Wandlers, der billigere Anti-Informationsverkennungs-Filter (Anti- Aliasing-Filter) verwenden kann als dies bei Analog-Digi tal-Wandlern der Fall ist, die bislang für digitale Stereo audioanwendungsfälle verwendet werden.

Ein anderer Vorteil der Erfindung liegt in der Schaffung eines CMOS-Komparators mit niedrigem Rauschen, niedrigem Offset, hoher Geschwindigkeit und hoher Genauigkeit.

Kurz gesagt schafft die Erfindung gemäß einem Ausführungs beispiel derselben einen doppelten Folgeapproximations-Ana log-Digital-Wandlerchip mit einem ersten kapazitiven Digi tal-Analog-Wandler mit N-Bit, einem zweiten kapazitiven Digital-Analog- Wandler mit N-Bit, einem ersten Komparator zum Vergleichen der Ausgänge des ersten kapazitiven DAW mit einem ersten Audio Eingangssignal und mit einem zweiten Kom parator zum Vergleichen des Ausganges des zweiten kapaziti ven DAW mit einem zweiten Audio Eingangssignal, und mit einem Doppel-Latch-Folgeapproximationsregister mit einem N+1-Bit-Schieberegister mit einer ersten Halteschaltung zum Erzeugen einer ersten Abfolge von aufeinanderfolgenden N-Bit-Approximationszahlen und zum sequentiellen Anlegen derselben an N-digitale Eingangsleiter des ersten N-Bit kapazitiven DAW in Reaktion auf das Schieben eines logischen Zustandes durch das Schieberegister von einer höchstwertigen Position zu einer niedrigstwertigen Position, und mit einer Mehrzahl von Vergleichssignalen, die durch den ersten Kompa rator erzeugt werden, und mit einer zweiten Halteschaltung zum Erzeugen von N aufeinanderfolgenden N-Bit Approximati onszahlen und zum sequentiellen Anlegen derselben an N-di gitale Eingangsleiter des zweiten N-Bit kapazitiven DAW in Reaktion auf das Schieben des logischen Zustandes durch das Register und die Vergleichssignale, welche durch den zweiten Komparator erzeugt werden. Eine erste Kommutatorschaltung erzeugt der Reihe nach ausgangsseitig das i-te höchstwertige Bit der i-ten N-Bit Approximationszahl der ersten Einrich tung von einem der doppelten ADW's in Reaktion auf das i+1-te Schieben des logischen Zustandes des Schieberegisters, und umfaßt ferner einen zweiten, ähnlichen N-Bit Kommutator zum Durchführen derselben Funktion für den anderen ADW ein schließlich des zweiten kapazitiven DAW und der zweiten Halteschaltung.

Der doppelte Folgeapproximations-Analog-Digital-Wandlerchip wird mittels eines CMOS-Herstellungsverfahrens hergestellt. Getrennte Versorgungsspannungen werden dem ersten und zwei ten kapazitiven DAW über eine Bezugsschaltung zugeführt, die eine bipolare CMOS-Bandabstands-Schaltung, eine CMOS-Lei stungsversorgungsunterdrückungsschaltung aufweist, welche zwei getrennte identische Einheitsverstärkungspufferschal tungen treibt, die jeweils einen FET-Verstärker und einen CMOS-Steilheits-Verstärker aufweisen, was zu einem stabilen Betrieb bei niedrigem Rauschen führt, welcher eine geringe Empfindlichkeit gegenüber einem Leistungsversorgungsrauschen hat. Der Komparator beinhaltet einen ersten FET-Differen tialverstärker mit niedrigem Gewinn oder niedriger Verstär kung mit kaskodenartig geschalteten FETs, die zwischen den Eingangs-FETs und einem Paar von Präzisions-Lastvorrichtun gen gekoppelt sind, um den Differentialverstärkergewinn unabhängig von der Eingangsgleichtaktspannung zu machen. Die Ausgänge des ersten Differentialverstärkers sind an die Ein gangs-FETs eines zweiten Differentialverstärkers angeschlos sen, der keine in Kascodenschaltung angeordneten Transisto ren aufweist. Die Ausgänge des zweiten Differentialverstär kers sind an einen ersten und an einen zweiten Nullabgleich kondensator angeschlossen, deren andere Anschlüsse jeweils mit einem Paar von entsprechenden Nullabgleichschaltern verbunden sind. Die mit einem automatischen Nullabgleich versehenen Ausgänge werden den Eingängen eines zweistufigen Differentialverstärkers zugeführt, dessen Ausgänge einen automatischen Nullabgleich haben und den Eingängen eines Differential-Latch zugeführt werden.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Blockdiagramm eines Doppel-Analog-Digital-Wand lers, der auf einem einzigen Chip ausgeführt ist, gemäß der vorliegenden Erfindung;

Fig. 2 ein schematisches Diagramm eines kapazitiven DAW, welcher in dem Blockdiagramm gemäß Fig. 1 verwendet wird;

Fig. 3 ein schematisches Diagramm eines Folgeapproxima tionsregisters in dem Blockdiagramm gemäß Fig. 1;

Fig. 4 ein schematisches Diagramm eines Komparators, wie er in dem Blockdiagramm gemäß Fig. 1 eingesetzt wird.

Wie in Fig. 1 gezeigt ist, ist ein CMOS-Doppel-ADW 1 in Form einer monolithischen integrierten Schaltung auf einem einzi gen CMOS-Chip hergestellt, der durch eine gepunktete Linie 1 A bezeichnet ist. Der genannte doppelte ADW-Chip 1 hat eine Fläche von ungefähr 2600 Quadrat-mils oder 160 mils im Qua drat (etwa 16 mm² oder 4 mm im Quadrat) Der doppelte ADW 1 beinhaltet einen 18-Bit kapazitiven Digital-Analog-Wandler (CDAW) der mit dem Bezugszeichen 2 bezeichnet ist. Ein 12-Bit "Trimm"-Digital-Analog-Wandler (TDAC) kann in einem Block 2 enthalten sein, um eine einstellbare Bezugsspannung für den Komparator 4 zu erzeugen. Der 18-Bit-CDAC empfängt ein Audiosignal V _INL für den linken Kanal. Der Ausgang des 18-Bit CDAC im Block 2 ist mittels eines Leiters 5 mit einem Eingang des Komparators 4 verbunden. Der Ausgang des TDAC in Block 2 ist mittels eines Leiters 6 mit dem entgegengesetz ten Eingang der Komparators 4 verbunden. Der Ausgang des Komparators 4 ist mit dem D-Eingang eines jeden von 18 D-Typ- Latch-Schaltungen einer 18-Bit-Latch-Schaltung 7 verbunden. Die 18 Ausgänge des Latch 7 sind gemeinsam mit dem Bezugs zeichen 8 bezeichnet und sind an die Eingänge einer Kommu tierungsschaltung 9 angeschlossen und sind gleichfalls zu den entsprechenden Digitaleingängen des 18-Bit-CDAW im Block 2 zurückgeführt.

Ein 19-Bit Schieberegister 5 erzeugt 18 parallele Ausgangs signale, die gemeinsam mit dem Bezugszeichen 16 bezeichnet sind, welche mit 18 entsprechenden Takt- oder Latch-Eingän gen des 18-Bit-Latch 7 und des 18-Bit-Latch 28 verbunden sind. Das Schieberegister 15 beinhaltet ein 19tes Bit. Die Ausgänge von einem jeden der 19 Bits sind gemeinsam durch das Bezugszeichen 17 bezeichnet und sind jeweils mit den Eingängen eines NOR-Gatters mit 19 Eingängen verbunden, das ein Bestandteil einer Detektorschaltung für einen unzuläs sigen Code ist, welche durch das Bezugszeichen 19 in Fig. 1 bezeichnet ist. Der Ausgang der Detektorschaltung 19 für unzulässige Codes ist mit einem Rücksetzleiter 20 verbunden, der das 18-Bit-Latch 7, das 18-Bit-Latch 28, das 19-Bit- Schieberegister 15 und eine Steuerschaltung 13 zurücksetzt.

Ein Audiosignal V _INR für den rechten Kanal ist mit einem Eingang eines kapazitiven DAW mit 18-Bit verbunden, welcher mit dem Bezugszeichen 3 bezeichnet ist. Ein Block 3 kann gleichfalls einen 12-Bit-TDAW (Trimm-DAW) enthalten, um eine einstellbare Bezugsspannung für einen Eingang des Kompara tors 27 zu erzeugen. Der analoge Ausgang des kapazitiven DAW in Block 3 ist mit dem anderen Eingang des Komparators 27 verbunden. Der Ausgang des Komparators 27 ist mit dem D-Ein gang eines jeden von 18 D-Typ-Latchs in einer 18-Bit-Latch- Schaltung 28 verbunden. Die Takt- oder Latch-Eingänge der 18-Bit-Latch-Schaltung 28 sind mit den Ausgängen der ersten 18 Bits des Registers 15 verbunden. Die 18 Ausgänge des Latch 28 sind mittels 18 Ausgangsleitern, die gemeinsam mit dem Bezugszeichen 29 bezeichnet sind, mit 18 digitalen Ein gängen des CDAW 3 verbunden. Die Ausgänge 29 des 18-Bit- Latch 28 sind gleichfalls mit den Eingängen der Kommutie rungsschaltung 30 verbunden. Der Ausgang der Kommutierungs schaltung 9 ist mit dem Eingang eines Puffers 10 verbunden, dessen Ausgang ein serielles, digitales Ausgangssignal S _OL für den linken Kanal erzeugt. In ähnlicher Weise ist der Ausgang der Kommutierungsschaltung 30 mittels eines Puffers 33 mit dem Leiter 34 gekoppelt, an dem ein serielles, digi tales Ausgangssignal S _OR für den rechten Kanal erzeugt wird.

Erfindungsgemäß sind das 19-Bit-Schieberegister 15 und das 18-Bit-Latch 28 in einem "Doppellatch SAR" enthalten, das mit dem Bezugszeichen 12 bezeichnet ist.

Eine Steuerschaltung 13 erzeugt verschiedene Steuersignale 14 in Reaktion auf ein Umwandlungssignal oder einen Umwand lungsbefehl, der von dem doppelten ADW 1 erhalten wird. Die Funktionen dieser Schaltung werden nach der Erläuterung der Struktur des kapazitiven DAW (CDAW) gemäß Fig. 2 beschrie ben.

Die benötigten Bezugsspannungen V _REFL und V _REFR für den lin ken bzw. rechten Kanal, die von den 18-Bit-CDAW's 2 und 3 benötigt werden, werden auf dem Leiter 24 durch eine Bandab standsschaltung 23 sowie durch Pufferschaltungen 25 A und 25 B mit niedrigem Rauschpegel und niedriger Ausgangsimpe danz erzeugt. Die Puffer 24 A und 24 B sind identisch. Es werden jedoch beide Puffer benötigt, um ein Übersprechen zwischen dem linken und rechten Kanal aufgrund von Rauschen zu verhindern, das durch verschiedene MOSFET-Schaltoperatio nen in jedem CDAW 2, 3 verursacht wird.

Bezugnehmend auf Fig. 2 wird die Grundstruktur der CDAW's gemäß den Blöcken 2 und 3 erläutert. Diese kapazitiven Digi tal-Analog-Wandler oder CDAW's verwenden Netzwerke mit binär gewichteten Kondensatoren, die an einem Ladungssummations knoten angeschlossen sind, um eine binäre Spannungsteilung in Reaktion auf digitale Eingangssignale durchzuführen. Fig. 2 zeigt 3 Bits des 18-Bit-CDAW, der in den Blöcken 2 und 3 verwendet wird. Der CDAW beinhaltet eine Bezugsspannungs klemme 26, die eine Bezugsspannung V _REF empfängt, welche V _REFL oder V _REFR ist. Diese Spannung wird zu einer Klammer schaltung 60 zugeführt, die eine Spannung V _CLAMP erzeugt. Typischerweise ist V _REF ungefähr 2,75 Volt und V _CLAMP un gefähr 1,8 Volt. Die doppelte ADW-Schaltung 1 wird von einer Leistungsversorgungsspannung plus V _CC entsprechend plus 5 Volt und von einer Leistungsversorgungsspannung minus V _CC entsprechend minus 5 Volt versorgt. Ein N-Kanal-MOSFET 44 verbindet einen Ladungssummationsleiter 5 mit der Spannung V _CLAMP, wenn ein durch eine Steuerschaltung 13 erzeugtes Steuersignal eine Einschaltspannung auf den Leiter 50 legt, der mit dem Gate des MOSFET 44 verbunden ist. In ähnlicher Weise wird ein durch den Leiter 50 angelegtes Einschaltsig nal an das Gate des N-Kanal-MOSFET 61 angelegt, welcher den Leiter 6 auf V _CLAMP lädt. Ein Ladungssummationsleiter 5 ist mit dem nicht-invertierenden Eingang des Komparators 4 ver bunden, dessen invertierender Eingang mit dem Leiter 6 ver bunden ist. Der Leiter 6 kann an eine geeignete Bezugsspan nungsquelle angeschlossen sein, oder kann vorzugsweise an den Ausgang eines Trimm-DAW (TDAW) 65 angeschlossen sein, der ein 12-Bit-CDAW ist, der ähnlich den 12 höchstwertigen Bits der CDAW′s 2 und 3 ist.

Der TDAW 65 ermöglicht eine Einstellung der Bezugsspannung auf dem Leiter 6 zum Kompensieren von geringfügigen, sich jedoch möglicherweise kumulierenden Spannungsabweichungen an dem Ladungssummationsleiter 5, welche durch die Ladung ver ursacht sind, die auf den Ladungssummationsleiter 5 gekop pelt werden oder von diesem ausgekoppelt werden mittels ver schiedener parasitärer Kondensatoren während der verschiede nen MOSFET-Schaltoperationen. Der TDAW 65 ermöglicht die Einstellung der Bezugsspannung auf dem Leiter 6 zum kompen sieren von Verhältnisfehlanpassungen zwischen den verschie denen binär gewichteten Kondensatoren in dem CDAW. Der Trimm-DAW 65 ist an sich bekannt und wird daher nicht de tailliert erläutert, mit Ausnahme der Anmerkung, daß dieser binär gewichtete Kondensatoren entsprechend der 12 höchst wertigen Bits des CDAW 2 zwischen einer ersten Bezugsspan nung und einer zweiten, trimmbaren, einstellbaren Bezugs spannung schaltet, die typischerweise einige wenige Milli volt von der erstgenannten abweicht und durch Lasertrimmen von Nickelchromwiderständen einstellbar ist, so daß für jede Verhältnisfehlanpassung des CDAW-Kondensators und/oder jede ungewünschte parasitäre Ladungsschaltung auf den Ladungs summationsleiter 5 eine entsprechende Ladungsmenge auf den Bezugsleiter 6 geschaltet wird, so daß der Schaltfehler be seitigt wird.

Der Ladungssummationsleiter 5 ist mit 18 binär gewichteten Kondensatoren verbunden (oder einem äquivalenten Leiternetz werk), einschließlich des Kondensators 42 für das höchstwer tige Bit, einem Kondensator 53 für das nächsthöchstwertige Bit, einem Kondensator 58 für das nächsthöchstwertige Bit, usw. Die andere Klemme eines jeden binär gewichteten Konden sators wird mit einem spannungsmäßig hochziehenden MOSFET zu einer Bezugsspannung V _REF heraufgezogen (wobei die Bezugs spannung entweder V _REFL oder V _REFR ist), und wird durch einen der herabziehenden N-Kanal MOSFET 47, 55, 57 gegen eine Massespannung GND in Reaktion auf digitale Eingangssig nale herabgezogen, deren logische Komplementäre mittels der Leiter 8 des Latch 7 oder der Leiter 29 des Latch 28 gemäß Fig. 1 an die Gate-Elektroden des heraufziehenden MOSFET oder des herabziehenden MOSFET für jedes der 18 Bits ange legt werden. Für das höchstwertige Bit ist der heraufziehen de MOSFET 46 ein P-Kanal MOSFET, während die heraufziehenden MOSFETs 54, 56 für die übrigen Bits N-Kanal-MOSFETs sind. Die analoge Eingangsspannung V _IN (die V _ENL für den CDAW in Block 2 und V _ENR für den CDAW in Block 3 ist) wird mittels eines CMOS-Übertragungs-Gatters 40 an den Leiter 41 ange legt. Das CMOS-Übertragungs-Gatter 40 und der Kondensator 42 arbeiten als Abtast- und Halteschaltung für das höchstwerti ge Bit des CDAW 2 zusammen.

Das digitale Muster des 18-Bit-Einganges des CDAW 2 legt fest, welcher der binär gewichteten Kondensatoren (die alle vorher auf die Bezugsspannung V _REF mit Ausnahme des Konden sators für das höchstwertige Bit, der auf die Spannung V _IN geladen ist, geladen sind) gegen Masse in Reaktion auf das 18-Bit Digitaleingangssignal entladen werden, wodurch eine entsprechende, binär gewichtete Ladungsmenge auf den La dungssummationsleiter 5 gekoppelt wird. Die Steuerschaltung 13 gemäß Fig. 1 beginnt mit der Abtastoperation in Reaktion auf das Signal UMWANDELN durch Anlegen eines Steuersignales an den Leiter 50 gemäß Fig. 2 und schaltet die MOSFETs 44, 61 aus. Die Steuerschaltung 14 legt ein weiteres Steuersig nal 14 an das CMOS-Übertragungsgatter 40 an, um V _IN von dem Leiter 41 in Reaktion auf das Signal UMWANDELN zu trennen. Der Leiter 41 ist mit dem das höchstwertige Bit abtastenden Kondensator 42 verbunden. Die Steuerschaltung 13 setzt in Reaktion auf das UMWANDELN-Signal die Treiberschaltung mit drei Zuständen (nicht dargestellt) außer Betrieb, die die MOSFETs 46, 47 treibt. Das UMWANDELN-Signal erzeugt ein Aktivierungssignal, das die Taktsignale CK und CK* akti viert, wobei die Steuerschaltung 13 diese aufgrund des Taktsignales CLK erzeugt, um das Schieberegister 15 gemäß einem an sich üblichen Verfahren durchzutakten. (Es sei angemerkt, daß das Sternchen (*) in diesem Text verwendet wird, um logisch komplementäre Signale darzustellen, da das zum Schreiben dieses Textes verwendete Textsystem nicht dazu geeignet ist, einen hochgesetzten Strich zu erzeugen).

Die analoge Eingangsspannung V _IN wird daher tatsächlich mit der auf dem Ladungssummationsleiter 5 erzeugten Spannung für jedes von 18 ausgewählten Bit-Mustern verglichen, die durch das Folgeapproximationsregister mit den Latch-Schaltungen 7 und 28 und dem Schieberegister 15 erzeugt werden. Wenn V _IN die Spannung auf dem Ladungssummationsleiter 5 für das mo mentane 18-Bit-Digital-Eingangsmuster übersteigt, wird der Komparator 4 geschaltet. Eine Folgeapproximationsoperation wird durch Erzeugung von 18 aufeinanderfolgenden Approxima tionszahlen Bit für Bit ausgeführt, wobei mit dem höchstwer tigen Bit begonnen wird, wie dies für einen Fachmann an sich bekannt ist.

Beispielsweise wird bei der ersten Iteration der Folge approximationsoperation das durch das Schieberegister 15 erzeugte höchstwertige Bit als eine "1" ausgangsseitig er zeugt, während die restlichen Bits "0" sind. Ein Doppel- Latch-SAR 12 beinhaltet daraufhin eine erste Approximation oder eine erste, versuchsweise Binärzahl, die in der Mitte der möglichen Bereiche von V _IN liegt. Die erste digitale Approximationszahl wird dann an die Eingänge von sowohl CDAW 2 wie auch CDAW 3 angelegt. Die erste Iteration ist die gleiche für CDAW 2 und CDAW 3. Die nachfolgende Beschreibung bezieht sich speziell auf die anschließenden digitalen Approximationszahlen, die an den CDAW 2 angelegt werden. (Die Operation ist vollständig analog für CDAW 3, mit Ausnahme der Tatsache, daß unterschiedliche Komparator ausgangsdaten erzeugt werden). Eine Digital-Analog-Umwand lung wird durch CDAW 2 ausgeführt, wobei die sich ergebende Ausgangsspannung auf dem Ladungssummationsleiter 5 mit der Spannung V _IN verglichen wird.

Wenn am Ende einer jeden Versuchsperiode für jedes Bit die Spannung auf dem Ladungssummationsleiter 5 die Spannung überschreitet, die durch den TDAW 65 auf dem Bezugsleiter 6 erzeugt wird, wird eine logische "1" oder ein "Hoch" aus gangsseitig auf dem Leiter 64 durch den Komparator 4 er zeugt. Dies bedeutet, daß das "1" - Bit der momentanen Approximationszahl angenommen ist und in das entsprechende Bit des Latch 7 eingespeichert ist, woraufhin bei dem näch sten Schieben des Schieberegisters 15 dieses seriell durch die Kommutierungsschaltung 9 als momentanes Bit der digita len Zahl ausgegeben wird, in die der momentan abgetastete Wert von V _INL umgewandelt wird. Wenn andererseits nach dem Versuch oder der Setzperiode für das momentane Bit die Spannung an dem Ladungssummationsleiter 5 niedriger als die durch den TDAC 65 auf dem Leiter 6 erzeugte Bezugsspannung ist, wird ein "niedriger" oder "0"-Pegel auf dem Leiter 64 durch den Komparator 4 erzeugt, wobei dieser Wert in dem entsprechenden Bit des Latch 7 eingespeichert wird, um da raufhin bei dem nächsten Schieben des Schieberegisters 15 seriell durch die Kommutierungsschaltung 9 als nächsthöchst wertiges Bit der letztendlichen Digitalzahl ausgegeben zu werden, in die der momentan abgetastete Wert von V _INL umge wandelt wird. Als nächstes erzeugt das Doppel-Latch-SAR 12 eine zweite digitale Approximationszahl, bei der das höchst wertige Bit entweder eine "0" oder eine "1" ist, was von dem letzten Zustand des Komparatorausgangs 64 abhängt, wobei das zweithöchstwertige Bit einer "1" ist und die restlichen Bits "0" sind. Daraufhin wird eine dritte Approximationszahl er zeugt, bei der die beiden höchstwertigen Bits einer ge wünschten Zahl enthalten sind. Diese Vorgehensweise wird für die restlichen 15 Bits wiederholt, wobei zu diesem Zeit punkt die Folgeapproximation der Analog-Digital-Umwandlung abgeschlossen ist. Die Spannung auf dem Ladungssummmations leiter 5 entspricht dann weitgehend genau der Spannung auf dem Leiter 6.

Fig. 3 zeigt die Struktur des Folgeapproximationsregisters, das ein 18-Bit-Latch 7, ein 19-Bit-Schieberegister 15 und ein 18-Bit-Latch 28 beinhaltet. Die grundsätzliche Be triebsweise des Schieberegisters 15 (dessen einzelne Bits mit den Bezugszeichen 15-1, 15-2,..., 15-9 in Fig. 3 be zeichnet sind) und des Latch 7 (dessen einzelne Bits mit dem Bezugszeichen 7-1, 7-2, ...., 7-18 in Fig. 3 bezeichnet sind) ist vollständig analog zu der Betriebsweise, die in dem US-Patent 47 77 470 der Anmelderin beschrieben ist, (Nylor et al., Erteilungstag 11. Oktober 1988, Titel: "HIGH SPEED SUCCESSIVE APPROXIMATION REGISTER IN ANALOG-TO-DIGITAL CONVERTER"), wobei der Offenbarungsgehalt dieses US-Patentes durch diese Bezugnahme zum Gegenstand der Offenbarung der vorliegenden Anmeldung gemacht wird. Das Doppel-Latch-SAR 12 gemäß den Fig. 1 und 3 hat ferner ein zweites Latch 28, des sen einzelne Bits mit den Bezugszeichen 28-1, 28-2, ......., 28-18 bezeichnet sind. Jedes Master-/Slave Schieberegister Bit 15-1, 15-2, .... erzeugt ein Ausgangssignal, das den Speichereingang (L) des Latchelementes der beiden Latches 7 und 28 treibt.

Die Kommutatorschaltung 9 beinhaltet einen N-Kanal MOSFET 9-1, dessen Source mit dem Ausgang des NOR-Gatters des Bit 1 verbunden ist sowie MOSFETs 9-2 ....., 9-18, deren Sources sämtlich mit den Ausgängen der entsprechenden Inverter ver bunden sind. Die Drains der MOSFETs 9-1, 9-2, ...., 9-18 sind mit einem Leiter 11 A verbunden, der das serielle Aus gangssignal S _OL erzeugt. In ähnlicher Weise beinhaltet die Kommutierungsschaltung 30 einen N-Kanal MOSFET 30-1, dessen Source mit dem Ausgang des NOR-Gatters mit zwei Eingängen für das höchstwertige Bit verbunden ist, sowie MOSFETs 30-2, ...., 30-18, deren Sources mit den Ausgängen der ent sprechenden Inverter in der gezeigten Art verbunden sind. Die Drains der Kommutator-MOSFETs 30-1, 30-2, ...., 30-18 sind mit dem Leiter 34 A verbunden, auf dem das serielle Ausgangssignal S _OR erzeugt wird. Die mit den Ausgängen der verschiedenen NOR-Gatter verbundenen Inverter erzeugen kom plementäre Bit Signale für jedes Bit des CDAW 2, wie dies durch die komplementären Leiterpaare 8-1, 8-2, ...., 8-18 angedeutet ist. In ähnlicher Weise erzeugen die Inverter, die mit den Ausgängen der NOR-Gatter mit zwei Eingängen in der Latch-Schaltung 28 verbunden sind, komplementäre Bit Signale für die einzelnen Bits des CDAW 3, wie dies durch die komplementären Signalpaare 29-1, 29-2, ....., 29-18 angedeutet ist.

Die N-Kanal-MOSFETs 17-1, 17-2, ...., 17-19 sind mit ihrem Gate mit einem Ausgang von einem der Master-/Slave-Latch- Bits des Schieberegisters 15 verbunden, dessen Ausgänge mit den Bezugszeichen 16-1,16-2, ...., 16-19 bezeichnet sind.

Die Sources der MOSFETs 16-1, 16-2, ...., 16-19 sind mit Masse verbunden. Ihre Drains sind mit dem Leiter 17 A ver bunden, der an eine Heraufziehlastvorrichtung 197 ange schlossen ist. Der Leiter 17 A erzeugt ein Signal "UNZULÄSSIGER CODE", durch das die Erzeugung des Signales "RÜCKSETZEN" auf dem Leiter 20 gemäß Fig. 1 verursacht wird.

Die kommutierende Latch-Schaltung 9 erzeugt in serieller Weise Bits, die durch das Doppel-Latch-SAR 12 in der Rei henfolge ihrer Erzeugung, beginnend mit dem höchstwertigen Bit, erzeugt werden. Jede für jedes Bit des Doppel-Latch- SAR 12 erzeugte Folgeapproximatonszahl hat ein richtigeres, höchstwertiges Bit verglichen mit der vorherigen Folge approximationszahl, wobei das nächste Schieben der "1" in das Schieberegister 15 die Kommutierungsschaltung 9 dazu veranlaßt, das nächst-höchstwertige Bit aus dem Latch 7 über einen Puffer 10 an den S _OL-Leiter 11 zu geben. Die Be triebsweise der Kommutierungsschaltung 30 stimmt vollstän ding mit derjenigen der Kommutierungsschaltung 9 überein, wobei in serieller Weise Bits durch das Latch 28 des Dop pel-Latch-SAR 12 über den Puffer 33 an den S _OR-Leiter 34 herausgegeben werden.

Fig. 4 zeigt Details des Komparators 4 (der identisch dem Komparator 27 entspricht), dessen Eingänge 5, 6 Ausgangssig nale des CDAW 2 und die Kompensationsbezugsspannung, die durch den Trimm-DAW 65 erzeugt wird, empfangen. Die erste Stufe 66 des Komparators 4 ist eine Differentialverstärker stufe mit N-Kanal-Eingangs-MOSFETs 69, 70, deren Sources mit dem Drain des N-Kanal-Kaskoden-MOSFET 82 verbunden sind. Die Gates der MOSFETs 69, 70 sind mit den Leitern 5, 6 verbun den. Ihre Drains sind mit den Sources der kaskodenartig ge schalteten N-Kanal-MOSFETs 72, 73 verbunden. Die Gates der Kaskoden-MOSFETs 72, 73 sind mit einer Bezugsspannung V _REFL verbunden. Die Drains der Kaskoden-MOSFETs sind über Leiter 76, 77 an die unteren Anschlüsse von hochgenauen Nickel chrom-Widerständen 74, 75 angeschlossen. Die oberen An schlüsse der Widerstände 74, 75 sind mit plus V _CC verbunden. Die Source des Kaskoden-MOSFET 82 ist mit dem Drain des N-Kanal-Stromspiegel-MOSFET 83 verbunden, dessen Source mit minus V _CC verbunden ist. Das Gate des Kaskoden-MOSFET 82 ist mit Masse verbunden.

Die Leiter 76, 77 sind an die Gates der Eingangs-N-Kanal- MOSFETs 78, 79 einer zweiten Differentialverstärkerstufe 67 des Komparators 4 angeschlossen. Die Sources der MOSFETs 78, 79 sind mit dem Drain des In-Kanal-Kaskoden-MOSFET 84 ver bunden. Das Gate des Kaskoden-MOSFET 84 ist mit Masse ver bunden. Die Source des Kaskoden-MOSFET 84 ist mit dem Drain des N-Kanal-Stromspiegel-MOSFET 85 verbunden, dessen Source mit minus V _CC verbunden ist. Die Gates der Stromspiegel- MOSFETs 83, 85 sind mit einer Stromspiegelsteuerschaltung verbunden, die die Spannung V _BIAS erzeugt.

Die Drains der N-Kanal-Eingangs-MOSFETs 78, 79 des Differen tialverstärkers 67 sind mittels Leitern 86, 87 mit den unte ren Anschlüssen der hochgenauen Nickelchrom-Lastwiderstände 80, 81 verbunden, deren obere Anschlüsse mit plus V _CC ver bunden sind. Leiter 86, 87 sind mit den oberen Anschlüssen der Nullabgleichkondensatoren 88, 90 verbunden. Die unteren Anschlüsse der Nullabgleichkondensatoren 88, 90 sind mittels Leitern 89, 91 mit den Sources der P-Kanal-Nullabgleich- MOSFETs 94, 95 verbunden. (Die Nullabgleich-MOSFETs können N-Kanal-MOSFETs sein). Die Drains der MOSFETs 94, 95 sind mit V _REFL verbunden. Die Gates der MOSFETs 94, 95 sind mit einem Nullabgleichsignal V _AZ verbunden.

Ausgangsleiter 89, 91 eines Differentialverstärkers 67 sind mit einem invertierenden und einem nicht-invertierenden Ein gang eines dritten Differentialverstärkers 96 verbunden, der im wesentlichen dem Differentialverstärker 67 entspricht. Die invertierenden und nicht-invertierenden Ausgänge des Differentialverstärkers 96 sind mit dem invertierenden und nicht-invertierenden Eingang eines vierten Differentialver stärkers 97 verbunden, der im wesentlichen identisch mit dem Differentialverstärker 67 übereinstimmt. Die invertierenden Ausgänge des Differentialverstärkers 97 sind mit dem oberen Anschluß des Nullabgleichkondensators 98 verbunden, während der nicht-invertierende Ausgang des Differentialverstärkers 97 mit dem oberen Anschluß des Nulldurchgangskondensators 99 verbunden ist. Die unteren Anschlüsse der Kondensatoren 98, 99 sind mittels Leitern 132, 133 mit den Sources der P-Kanal-Nullabgleich-Transistoren 130, 131 verbunden. Die Drains der Nullabgleich-Transistoren 130, 131 sind mit V _REFL verbunden. Ihre Gates sind mit dem Nullabgleichssignal V _AZ verbunden. Die Leiter 132, 133 sind mit verschiedenen Ein gängen einer üblichen CMOS-Differential-Latchschaltung 134 verbunden, die von einem Fachmann ohne Probleme implemen tiert werden kann und daher nicht im einzelnen gezeigt ist. Der Ausgang des Latch 134 ist mit dem Komparatorausgangslei ter 64 verbunden.

In Fig. 4 wird die Spannung V _BIAS durch eine Schaltung mit einer Stromspiegelsteuerschaltung mit P-Kanal-MOSFETs 123, 124 erzeugt, deren Sources mittels eines Widerstands 137 mit V _REFL verbunden sind. Das Drain des MOSFET 124 ist mit dem V _BIAS-Leiter und dem Drain des N-Kanal-MOSFET 136 verbunden, dessen Source wiederum mit minus V _CC verbunden ist. Das Drain des MOSFET 123 ist mit dem Drain und dem Gate des N-Kanal-MOSFET 135 verbunden, dessen Source mit minus V _CC verbunden ist. Das Gate des MOSFET 136 ist mit dem Gate des MOSFET 135 verbunden. Der V _BIAS-Leiter ist gleichfalls mit dem Gate eines N-Kanal-MOSFET 128 verbunden, dessen Source mit minus V _CC verbunden ist. Das Drain des MOSFET 128 ist mit der Source des N-Kanal-MOSFET 127 verbunden, dessen Gate mit Masse verbunden ist. Das Drain des MOSFET 127 ist mit dem Gate des MOSFET 123 sowie mit dem unteren Anschluß des Präzisions-Nickelchrom-Widerstandes 126 verbunden, dessen oberer Anschluß mit V _REFL verbunden ist. Das Gate des MOSFET 124 ist mit Masse verbunden.

Die Stromspiegelausgangstransistoren 83, 85 und ebenfalls die Stromspiegeltransistoren der Differentialverstärker 96, 97 sind unter Bezug auf den Stromspiegeltransistor 128 di mensioniert. Die Ströme, die durch den Widerstand 126 und damit durch den MOSFET 128 fließen, steuern in genauer Weise den Stromfluß durch die Stromspiegeltransistoren 83, 85. Die Spannung über den Widerstand 126 ist konstant und genau pro portional zu den Spannungen über die Lastwiderstände 74, 75, 80 und 81 der Differentialverstärker 66, 67.

Die Werte der Widerstände 74, 75 können 1,2 kOhm betragen. Der Widerstandswert der Widerstände 80, 81 kann 4,8 kOhm sein. Der Widerstandswert des Widerstandes 126 kann 5,5 kOhm und derjenige des Widerstandes 137 2 kOhm betragen.

Bei diesen Widerstandswerten ist der Gewinn oder der Ver stärkungsgrad der ersten Stufe 66 ungefähr 8, während der derjenige der zweiten Stufe 67 ungefähr 6 beträgt. Die Ge winne der Stufen 96, 97 können 8 und 6 sein, wodurch sich ein Gesamtgewinn oder Gesamtverstärkungsgrad vom Eingang zum Ausgang des vierstufigen Verstärkers von ungefähr 2300 er gibt (das Latch 134 erzeugt einen erheblichen zusätzlichen Gewinn) .

Durch Erzeugung eines Gewinns von lediglich 8 in dem Dif ferentialverstärker 66 können sehr hohe Geschwindigkeiten für diese Stufe erreicht werden. Die Ausgänge dieser Stufe 66 sind direkt mit den Eingängen der Stufe 67 verbunden. Kaskoden-MOSFETs 72, 73 verhindern, daß Spannungsschwan kungen in der Leistungsversorgung plus V _CC die Gate-Source- Spannungen der Transistoren 69, 70 ändern, wodurch erheblich zu einem guten Unterdrückungsverhältnis für Leistungsversor gungsschwankungen beigetragen wird.

Die zweite Stufe 67 hat einen ähnlichen Gewinn in der Größenordnung von 6. Durch Erzeugen von Konstantströmen durch die Stromquellentransistoren 85, 83, die genau in einem Verhältnis aneinander angepaßt sind und proportional zur Spannung über den Präzisionswiderstand 126 sind, wird eine bekannte Konstantspannung über die Widerstände 74, 75, 80 und 81 erzeugt. Daher kann eine konstante Drain-Source- Spannung über die MOSFETs 78, 79 erzeugt werden. Eine gute Gleichtaktunterdrückung und Versorgungsspannungsunterdrückung wird daher für die Stufe 67 erzielt, ohne daß rauschende Pe gelschiebungs-Sourcefolger zwischen den Leitern 76, 77 und den Gates der MOSFETs 78, 79 vorgesehen sein müßten.

Die Ausgänge 86, 87 der Stufe 67 werden automatisch auf Null abgeglichen durch Einschalten der P-Kanal-MOSFETs 94, 95 (wobei die Spannungen auf den Leitern 5, 6 zwangsweise zu gleichen Spannungen gemacht werden), bevor eine Differen tialeingangsspannung angelegt wird, so daß jegliche Ein gangsoffsetspannung aufgrund von einer Fehlanpassung der MOSFETs 69, 70, einer Fehlanpassung der MOSFETs 78, 79, einer Fehlanpassung der Widerstände 74, 75, und einer Fehl anpassung der Widerstände 80, 81 in den automatischen Null abgleichs-Kondensatoren 88, 90 gespeichert ist. Die den automatischen Nullabgleich durchführenden MOSFETs 94, 95 werden daraufhin ausgeschaltet, woraufhin eine Differen tialspannung zwischen den Eingangsleitern 5, 6 verstärkt und an den Eingang der Stufe 96 angelegt wird.

Durch die automatischen Nullabgleichs-Tansistoren 94, 95 induziertes Rauschen wird bei Rückkoppeln zu den Eingängen 5, 6 durch kobinierten Gewinn oder Verstärkungsgrad der bei den Stufen 66, 67 und nicht nur durch denjenigen einer ein zelnen Stufe 66 geteilt. Kein zusätzliches Rauschen aufgrund eines Pufferns zwischen den Stufen 66, 67 wird induziert. Es hat sich herausgestellt, daß eine Hochgeschwindigkeitsbe triebsweise erzielt werden kann, wenn die gleiche Funktion mit einer einzigen Stufe mit hohem Gewinn oder Verstärkungs grad mit Source-Folger-Ausgängen implementiert wird, welche mit einem automatischen Nullabgleich versehen sind.

Gemäß der vorliegenden Erfindung wird ein einziges SAR (Folgeapproximationsregister) geschaffen, das ein 19-Bit- Register 15 und 18-Bit-Latches 7, 28 gemäß Fig. 1 für zwei Folgeapproximations-Analog-Digital-Wandler aufweist, wobei kapazitive Digital-Analog-Wandlerstrukturen (CDAC-Struktu ren) verwendet werden, wobei eine Genauigkeit von 16 Bits oder besser auf einem einzigen monolithischen Chip mit zahl reichen Vorteilen implementiert wird. Die Verwendung von CDAC-Strukturen führt zu einer einfachen Implementierung der Abtast- und Haltefunktion. Die Implementierung der gesamten Schaltung in CMOS-Technologie führt zu einer erheblich nied rigeren Leistungsaufnahme als bei bisherigen Doppel-ADW- Systemen, die getrennte ADW′s benötigen, die auf verschie denen integrierten Schaltungschips implementiert sind. Die Hochgeschwindigkeitsbetriebsweise für eine gleichphasige Abtastung und eine hohe Überabtastrate zur Erzielung eines hohen Signal-Rausch-Verhältnisses wird somit erreicht. Der oben beschriebene doppelte ADW-Chip arbeitet bei 192 kHz. Dies entspricht der vierfachen Nyquist-Abtastrate für Audio frequenzeingangssignale bei der 22-kHz-Audiobandbreite für digitale Audioanwendungen. Der niedrige Rauschpegel, der durch die hohe Überabtastrate erzielt wird, ermöglicht die Verwendung eines einfacheren Anti-Informationsverkennungs- Filters, welches erheblich kostengünstiger ist als das 10-auf-12-Pol Anti-Informationsverkennungsfilter, welches üblicherweise bei abwechselnd abtastenden digitalen Stereo- Audio-Anwendungen eingesetzt wird. Die oben beschriebene Struktur eines doppelten CDAW mit einem einfachen SAR (Folgeapproximationsregister) ermöglicht eine einfache Im plementierung einer gleichphasigen oder gleichzeitigen Ab tastung bei der zweifachen möglichen abwechselnden Abtast rate ohne zusätzliche Kosten. Signalverzögerungen durch doppelte ADW's, das SAR und die zentrale Logik sind aufgrund der monolithischen Integration sämtlicher Komponenten genau aneinander angepaßt, was zu einem präziseren Zeitverhalten des gleichphasigen Abtastens sowohl des linken als auch des rechten Audiokanals führt, als dies im praktischen Anwen dungsfällen bislang erzielbar ist. Das Gesamtergebnis ist ein schneller, preisgünstiger, äußerst präziser Doppelka nal-ADW mit 18-Bit Auflösung, einem hohen Signal-Rausch- Verhältnis und einer niedrigen gesamten harmonischen Ver zerrung.

Gemäß wiederum einem anderen Aspekt der Erfindung ist der Detektor 19 für einen unzulässigen Code dazu geeignet, jeden Zustand zu erfassen, bei dem alle 19 Bits des Schiebere gisters 15 Null sind, und ein Rücksetzsignal zu erzeugen. Die Detektorschaltung 19 für einen unzulässigen Code bein haltet, obwohl dies nicht in Form eines getrennten Blocks in Fig. 1 dargestellt ist, sämtliche 19 N-Kanal-MOSFETs 17-1, 17-2, ....., 17-19 gemäß Fig. 3 sowie die Hochziehlastvor richtung 197, die ein NOR-Gatter darstellt, das das Signal "UNZULÄSSIGER CODE" erzeugt, wenn sämtliche 19 Bits "0" sind. Dies erzeugt das Signal "RÜCKSETZEN", das zum Besei tigen der Wirkungen jeglicher unzulässiger Zustände verwen det wird, die beim Leistungseinschalten der Schaltung oder bei späteren Leistungsversorgungsschwankungen auftreten könnten. Wenn die "1", die sich durch das 19-Bit Schiebere gister ausbreitet, um die oben beschriebene Sequenz der Fol geapproximationen für digitale Eingangssignale der CDAW′s 2, 3 auszuführen, aus dem Bit 19 herausgeschoben wird, bedeutet dies, daß der Umwandlungsprozeß und Kommutierungsprozeß abgeschlossen ist. Dieses letzte Schieben erzeugt 19 Nullen in dem Schieberegister 15, wodurch das NOR-Gatter unverzüg lich das Signal "RÜCKSETZEN" auf dem Leiter 20 erzeugt. Dies ermöglicht eine ausreichende Zeitdauer zum Einstellen der in das integrierte Schaltungssubstrat induzierten Spannungen als Ergebnis der gleichzeitigen Entladung der verschiedenen kapazitiven Knoten in der Schaltung in dem Substrat in Reak tion auf das Rücksetzsignal. Hierdurch wird verhindert, daß die Abtastspannung auf dem Kondensator 42 verschlechtert wird, was anderenfalls auftreten könnte.

Claims

1. Doppelter Analog-Digital-Wandlerchip mit Folgeapproxi mation zum Umwandeln eines ersten und eines zweiten Ana logeingangssignales in eine erste und zweite Digital zahl, gekennzeichnet durch:

a) einen Halbleiterchip (1 A);
b) einen ersten N-Bit-Kondensator-Digital-Analog- Wandler (2) auf dem Chip mit N digitalen Ein gangsleitern, einem ersten analogen Ausgangslei ter und einer Einrichtung zum Kombinieren des er sten analogen Eingangssignales mit einem analogen Ausgangssignal, das durch den ersten N-Bit-Kon densator-Digital-Analog-Wandler (2) erzeugt wird, um ein erstes kombiniertes Analogsignal auf dem ersten analogen Ausgangsleiter zu erzeugen;
c) einen zweiten N-Bit-Kondensator-Digital-Analog- Wandler (3) auf dem Chip mit N digitalen Ein gangsleitern, einem zweiten analogen Ausgangs leiter und einer Einrichtung zum Kombinieren des zweiten analogen Eingangssignales mit einem ana logen Ausgangssignal, das von dem zweiten N-Bit- Kondensator-Digital-Analog-Wandler (3) erzeugt wird, um ein zweites kombiniertes Analogsignal auf dem zweiten analogen Ausgangsleiter zu erzeu gen;
d) einen ersten Komparator (4) auf dem Chip mit einem ersten Eingangsleiter, der mit einem ersten analogen Ausgangsleiter verbunden ist, und mit einem zweiten Eingangsleiter, der eine erste Be zugsspannung empfängt;
e) einen zweiten Komparator (27) auf dem Chip mit einem ersten Eingangsleiter, der mit dem zweiten analogen Ausgangsleiter verbunden ist, und einem zweiten Eingangsleiter, welcher eine zweite Be zugsspannung empfängt;
f) ein Folgeapproximationsregister (12) auf dem Chip, das seinerseits folgende Merkmale aufweist:
- i. ein Schieberegister (15) mit N Bits, die je weils einen Ausgangsleiter aufweisen,
- ii. eine erste Einrichtung (7), die an einen Ausgangsleiter des ersten Komparators und an die Ausgangsleiter der N Bits des Schiebere gisters angeschlossen sind, um eine erste Folge von aufeinanderfolgenden N-Bit-Appro ximationszahlen zu erzeugen und um diese der Reihe nach an N-digitale Eingangsleiter des ersten N-Bit-Kondensator-Digital-Analog- Wandler in Reaktion auf das Schieben eines logischen Zustandes durch das Schiebere gister von der Position eines höchstwertigen Bits zu der Position eines niedrigstwertigen Bits sowie in Reaktion auf eine Mehrzahl von Vergleichssignalen, die durch den ersten Komparator erzeugt werden, anzulegen, und
- iii. eine zweite Einrichtung (28), die mit einem Ausgangsleiter des zweiten Komparators und den Ausgangsleitern der N Bits des Schiebe registers verbunden ist, um eine zweite Ab folge von N aufeinanderfolgenden N-Bit-Ap proximationszahlen zu erzeugen und um diese der Reihe nach an N digitale Eingangsleiter des zweiten N-Bit-Kondensator-Digital-Ana- Iog-Wandlers in Reaktion auf das Schieben des logischen Zustandes durch das Schiebere gister von der Position des höchstwertigen Bits zu der Position des niedrigstwertigen Bits und in Reaktion auf eine Mehrzahl von Vergleichssignale, die von dem zweiten Kom parator erzeugt werden, anzulegen.

2. Doppelter Analog-Digital-Wandlerchip mit Folgeapproxima tion nach Anspruch 1, dadurch gekennzeichnet, daß das Schieberegister (15) N+1 Bits hat, daß der doppelte Analog-Digital-Wandlerchip für Folge approximation eine erste N-Bit-Kommutierungsvorrichtung zum seriellen Ausgeben des i-ten höchstwertigen Bits von der i-ten N-Bit-Approximationszahl aufweist, welche durch die erste Einrichtung in Reaktion auf das i+1-te Schieben des logischen Zustandes durch das Schieberegi ster erzeugt wird, und eine zweite N-Bit-Kommutierungs vorrichtung zum seriellen Ausgeben des i-ten höchstwer tigen Bits der i-ten N-Bit-Approximationszahl aufweist, die durch die zweite Vorrichtung in Reaktion auf das i+ 1-te Schieben des logischen Zustandes durch das Schiebe register erzeugt wird, wobei i eine ganze Zahl mit einem Wert zwischen 1 und N ist.

3. Doppelter Analog-Digital-Wandlerchip für Folgeapproxi mation gemäß Anspruch 2, dadurch gekennzeichnet,
daß ein erstes Bit des Schieberegisters (15) in der Lage des höchstwertigen Bits ist, und ein N-tes Bit des Schieberegisters in der Lage des niedrigstwertigen Bits ist, und
daß der Chip eine Fehlererfassungsvorrichtung (19) zum Erfassen eines unzulässigen Zustandes aufweist, bei dem sämtliche N+1 Bits des Schieberegisters den gleichen Zustand haben, und eine Einrichtung aufweist, um den ersten und den zweiten N-Bit-Kondensator-Digital-Ana log-Wandler sowie das Folgeapproximationsregister (12) in Reaktion auf diesen unzulässigen Zustand rückzu setzen.

4. Doppelter Analog-Digital-Wandlerchip für Folgeapproxi mation nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß N gleich 18 ist.

5. Doppelter Analog-Digital-Wandlerchip für Folgeapproxi mation nach einem der Ansprüche 1-4, dadurch gekenn zeichnet,
daß der erste Komparator (4) einen Feldeffekttransi stor-Differentialverstärker aufweist, der erste und zweite Eingangsklemmen hat, die an erste und zweite Eingangsleiter angeschlossen sind, und ferner folgendes aufweist:

i. eine erste Stufe (66) mit einem ersten und zweiten Eingangsfeldeffekttransistor (69, 70), deren Gates mit dem ersten und zweiten Eingangsanschluß ver bunden sind, mit einer ersten Stromquelle zum Zu führen eines ersten Konstantstromes zu den Sources des ersten und zweiten Feldeffekttransistors, und mit einer ersten und zweiten Lastvorrichtung, die durch den ersten und zweiten Leiter an die Drains des ersten und zweiten Feldeffekttransistors ange schlossen sind,
ii. eine zweite Stufe (67) mit einem dritten und vier ten Eingangsfeldeffekttransistor, deren Gates an den ersten und den zweiten Leiter angeschlossen sind, mit einer zweiten Stromquelle (83, 85) zum Erzeugen eines zweiten Konstantstromes zu den Sourcen des dritten und vierten Feldeffekttran sistors, und mit einer dritten und einer vierten Lastvorrichtung, die mittels eines dritten und vierten Leiters an die Drains des dritten und vierten Feldeffekttransistors angeschlossen sind,
iii. einen ersten Kondensator (88) mit einem ersten An schluß, der an den dritten Leiter angeschlossen ist, und mit einem zweiten Anschluß, der an einen funften Leiter angeschlossen ist, und einen zwei ten Kondensator (90) mit einem ersten Anschluß, der an den vierten Leiter angeschlossen ist, und mit einem zweiten Anschluß, der an den sechsten Leiter angeschlossen ist;
iv. einen ersten Nullabgleich-Feldeffekttransistor (94), der zwischen dem fünften Leiter und dem zweiten Bezugsspannungsleiter angeschlossen ist, und einen zweiten Nullabgleich-Feldeffekttransi stor (95), der zwischen dem sechsten Leiter und dem zweiten Bezugsspannungsleiter angeschlossen ist, und
v. eine Einrichtung zum Einschalten des ersten und zweiten Nullabgleich-Feldeffekttransistors, um es zu ermöglichen, daß sich eine Ausgangsoffsetspan nung über den ersten und zweiten Kondensator ent wickelt.

6. Verfahren zum Umwandeln eines ersten und zweiten Audio signales in eine erste und zweite Digitalzahl mit N Bit Auflösung und N Bit Genauigkeit, auf einem einzigen in tegrierten Schaltungschip, gekennzeichnet durch folgende Verfahrensschritte:

a) Herstellen eines ersten und zweiten Kondensator- Digital-Analog-Wandlers (2, 3) der jeweils N Bits hat, eines ersten und zweiten Komparators (4, 27) und eines Doppel-Latch-Folgeapproximationsregi sters (12) mit einem einzigen Schieberegister (15) auf dem Chip, unter Verwendung eines CMOS-Herstel lungsverfahrens;
b) Rücksetzen des ersten und zweiten Latches (7, 28) und des Schieberegisters (15) sowie Laden einer "1" in das höchstwertige Bit des Schieberegisters;
c) Anlegen von N Ausgangssignalen des ersten Latches (7) an N digitale Eingänge des ersten Kondensator- Digital-Analog-Wandlers (2) und Anlegen von N Aus gängen des zweiten Latch (28) an N digitale Ein gänge des zweiten Kondensator-Digital-Analog-Wand lers (3),
d) Anlegen eines jeden Ausgangssignales des Schiebe registers (15) sowohl an einen entsprechenden Ein gang des ersten Latch (7) wie auch an einen ent sprechenden Eingang des zweiten Latch (28);
e) gleichzeitig
- i. Abtasten eines ersten Signalpegels des ersten Audiosignales und Halten desselben als ersten abgetasteten Signalpegel in dem ersten Kondensator-Digital-Analog-Wandler (2) in Reaktion auf ein Umwandlungssignal, und
- ii. Abtasten eines zweiten Signalpegels des zweiten Audiosignales und Halten desselben als einen zweiten abgetasteten Signalpegel in dem zweiten Kondensator-Digital-Analog- Wandler (3) in Reaktion auf das Umwand lungssignal;
f) Kombinieren des ersten abgetasteten Signalpegels mit einem ersten Umwandlungssignalpegel, der in dem ersten Kondensator-Digital-Analog-Wandler (2) erzeugt wird, in Reaktion auf den Inhalt des ersten Latch (7) und das Umwandlungssignal, um da durch ein erstes kombiniertes Signal zu erzeugen, und Kombinieren des zweiten abgetasteten Signalpe gels mit einem zweiten Umwandlungssignalpegel, der in dem zweiten Kondensator-Digital-Analog-Wandler (3) erzeugt wird, in Reaktion auf den Inhalt des zweiten Latch und das Umwandlungssignal, um da durch ein zweites kombiniertes Signal zu erzeugen;
g) Erzeugen eines ersten Komparatordatensignales, welches eine "1" ist, wenn das erste kombinierte Signal ein Schwellensignal übersteigt, und das an derenfalls "0" ist, an dem Ausgang des ersten Kom parators (4), und Erzeugen eines zweiten Kompara tordatensignales, welches eine "1" ist, wenn das zweite kombinierte Signal das Schwellensignal übersteigt, und das anderenfalls "0" ist, am Ausgang des zweiten Komparators (27),
h) Schieben der "1" in das nächst-höchstwertige Bit des Schieberegisters (14),
i) Eingeben der ersten und zweiten Komparatordate in ein Bit des ersten Latch (7) sowie in ein Bit des zweiten Latch (28), welches einem Bit des Schiebe registers entspricht, von dem die "1" in dem Schritt (h) geschoben ist,
j) serielles Ausgeben der ersten Komparatordaten von dem Bit des ersten Latch, das einem Bit des Schie beregisters entspricht, von dem die "1" im Schritt (h) geschoben ist, und serielles Ausgeben der zweiten Komparatordaten von dem Bit des zweiten Latch, das einem Bit des Schieberegisters (19) entspricht, von dem die "1" in dem Schritt (h) geschoben ist.

7. Feldeffekttransistor-Differentialverstärker mit einem ersten und zweiten Eingangsanschluß, gekennzeichnet durch:

a) eine erste Stufe (66) mit einem ersten und zweiten Eingangsfeldeffekttransistor (69, 70), deren Gates mit dem ersten bzw. zweiten Eingangsanschluß ge koppelt sind, einer ersten Stromquelle (72, 73) zum Erzeugen eines ersten Konstantstromes für die Sources des ersten und zweiten Eingangsfeld effekttransistors, und mit einer ersten und zweiten Last vorrichtung (74, 75), die mittels eines ersten und zweiten Leiters an die Drains des ersten und zweiten Eingangsfeldeffekttransistors angeschlos sen sind;
b) eine zweite Stufe (67) mit einem dritten und vier ten Eingangsfeldeffekttransistor (78, 79), deren Gates an einen ersten und zweiten Leiter ange schlossen sind, einer zweiten Stromquelle zum Er zeugen eines zweiten Konstantstromes für die Sources des dritten und vierten Eingangsfeld effekttransistors, und mit einer dritten und vier ten Lastvorrichtung, die mittels des dritten und vierten Leiters an die Drains des dritten und vierten Eingangsfeldeffekttransistors angeschlos sen sind;
c) einen ersten Kondensator (88) mit einem ersten An schluß, der an den dritten Leiter angeschlossen ist, und einem zweiten Anschluß, der an einen fünften Leiter angeschlossen ist, und zweiten Kondensator (90) mit einem ersten Anschluß, der an den vierten Leiter angeschlossen ist und einem zweiten Anschluß, der an einen sechsten Leiter angeschlossen ist;
d) einen ersten Nullabgleich-Feldeffekttransistor (94), der zwischen dem fünften Leiter und einem zweiten Bezugsspannungsleiter angeschlossen ist, und einen zweiten Nullabgleich-Feldeffekttran sistor (95), der zwischen dem sechsten Leiter und dem zweiten Bezugsspannungsleiter angeschlossen ist; und
e) eine Einrichtung zum Einschalten des ersten und zweiten Nullabgleich-Feldeffekttransistors (94, 95), um es zu ermöglichen, daß sich eine Aus gangsoffsetspannung über den ersten und zweiten Kondensator aufbaut.