JP2503902B2 - チョッパ型差動増幅器 - Google Patents
チョッパ型差動増幅器Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/38—DC amplifiers with modulator at input and demodulator at output; Modulators or demodulators specially adapted for use in such amplifiers
- H03F3/387—DC amplifiers with modulator at input and demodulator at output; Modulators or demodulators specially adapted for use in such amplifiers with semiconductor devices only
- H03F3/393—DC amplifiers with modulator at input and demodulator at output; Modulators or demodulators specially adapted for use in such amplifiers with semiconductor devices only with field-effect devices
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Description
【0001】
【産業上の利用分野】本発明は、チョッパ型差動増幅器
に関し、特に、所定電圧にプリチャージされたMOSゲ
ート容量を介して入力信号を入力するように構成された
チョッパ型差動増幅器に関する。
に関し、特に、所定電圧にプリチャージされたMOSゲ
ート容量を介して入力信号を入力するように構成された
チョッパ型差動増幅器に関する。
【0002】
【従来の技術】この種の従来のチョッパ型差動増幅器の
一例の回路図を、図4(a)に示す。同図を参照する
と、このチョッパ型差動増幅器は、ゲート電極が差動増
幅器1の一方の入力端(正転入力側)2に接続され、下
部電極に入力信号VI(+) が印加されるMOSゲート容
量CG1 と、ゲート電極が差動増幅器1の他方の入力端
(反転入力側)3に接続され、下部電極に入力信号VI
(-) が印加されるMOSゲート容量CG2 と、ゲート電
極にサンプリング信号S31が印加されドレイン電極がプ
リチャージ電圧端子4に接続され、ソース電極が差動増
幅器1の入力端2及び入力端3に接続されたnチャネル
型MOS−FETQN31及びQN32と、ゲート電極にサ
ンプリング信号S32が印加され、ドレイン電極がプリチ
ャージ電圧端子4に接続され、ソース電極が差動増幅器
1の入力端2及び入力端3に接続されたpチャネル型M
OS−FETQP31及びQP32とで構成され、差動増幅
器1の出力端に接続された出力端子5から出力信号VO
が出力される。プリチャージ電圧端子4には、電源電圧
端子6を介して差動増幅器1に供給される電源電圧Vdd
に対して、1/2・Vddの電圧が与えられている。
一例の回路図を、図4(a)に示す。同図を参照する
と、このチョッパ型差動増幅器は、ゲート電極が差動増
幅器1の一方の入力端(正転入力側)2に接続され、下
部電極に入力信号VI(+) が印加されるMOSゲート容
量CG1 と、ゲート電極が差動増幅器1の他方の入力端
(反転入力側)3に接続され、下部電極に入力信号VI
(-) が印加されるMOSゲート容量CG2 と、ゲート電
極にサンプリング信号S31が印加されドレイン電極がプ
リチャージ電圧端子4に接続され、ソース電極が差動増
幅器1の入力端2及び入力端3に接続されたnチャネル
型MOS−FETQN31及びQN32と、ゲート電極にサ
ンプリング信号S32が印加され、ドレイン電極がプリチ
ャージ電圧端子4に接続され、ソース電極が差動増幅器
1の入力端2及び入力端3に接続されたpチャネル型M
OS−FETQP31及びQP32とで構成され、差動増幅
器1の出力端に接続された出力端子5から出力信号VO
が出力される。プリチャージ電圧端子4には、電源電圧
端子6を介して差動増幅器1に供給される電源電圧Vdd
に対して、1/2・Vddの電圧が与えられている。
【0003】差動増幅器1としては、その一例の回路図
を図5(a)に示したような構成のものがある。すなわ
ち、電源電圧端子6とnチャネル型MOS−FETQN
23のドレイン電極間に直列接続されたpチャネル型MO
S−FETQP21とnチャネル型MOS−FETQN21
及びpチャネル型MOS−FETEQP22とnチャネル
型MOS−FETQN22と、電源電圧端子6とグランド
配線間に直列接続されたpチャネル型MOS−FETQ
P23とnチャネル型MOS−FETQN24とで構成され
ている。pチャネル型MOS−FETQP21及びQP22
のゲート電極はpチャネル型MOS−FETQP21とn
チャネル型MOS−FETQN21との接続点に接続さ
れ、pチャネル型MOS−FETQP23のゲート電極が
pチャネル型MOS−FETQP22とnチャネル型MO
SFETQN22の接続点に接続されている。nチャネル
型MOSFETQN22及びQN21のゲート電極に入力信
号V(+) 及び入力信号V(-) が入力され、nチャネル型
MOS−FETQN23及びQN24のゲート電極に定電圧
VC が印加されている。そして、pチャネル型MOS−
FETQP23とnチャネル型MOS−FETQN24の接
続点から出力信号VOが取り出される。この出力信号V
Oは、図5(b)に示したように、V(+) −V(-) が負
の場合ロウレベルとなり、V(+) −V(-) が正の場合ハ
イレベルとなる。
を図5(a)に示したような構成のものがある。すなわ
ち、電源電圧端子6とnチャネル型MOS−FETQN
23のドレイン電極間に直列接続されたpチャネル型MO
S−FETQP21とnチャネル型MOS−FETQN21
及びpチャネル型MOS−FETEQP22とnチャネル
型MOS−FETQN22と、電源電圧端子6とグランド
配線間に直列接続されたpチャネル型MOS−FETQ
P23とnチャネル型MOS−FETQN24とで構成され
ている。pチャネル型MOS−FETQP21及びQP22
のゲート電極はpチャネル型MOS−FETQP21とn
チャネル型MOS−FETQN21との接続点に接続さ
れ、pチャネル型MOS−FETQP23のゲート電極が
pチャネル型MOS−FETQP22とnチャネル型MO
SFETQN22の接続点に接続されている。nチャネル
型MOSFETQN22及びQN21のゲート電極に入力信
号V(+) 及び入力信号V(-) が入力され、nチャネル型
MOS−FETQN23及びQN24のゲート電極に定電圧
VC が印加されている。そして、pチャネル型MOS−
FETQP23とnチャネル型MOS−FETQN24の接
続点から出力信号VOが取り出される。この出力信号V
Oは、図5(b)に示したように、V(+) −V(-) が負
の場合ロウレベルとなり、V(+) −V(-) が正の場合ハ
イレベルとなる。
【0004】MOSゲート容量CG1 及びCG2 の構成
としては、図6(a)にその一例の断面図を示したよう
なものがある。すなわち、p型シリコン基板7中に形成
されたnウェル8中に下部電極9となるn+ 拡散層10
が形成され、絶縁膜を介してゲート電極11となる導電
体層が形成されている。
としては、図6(a)にその一例の断面図を示したよう
なものがある。すなわち、p型シリコン基板7中に形成
されたnウェル8中に下部電極9となるn+ 拡散層10
が形成され、絶縁膜を介してゲート電極11となる導電
体層が形成されている。
【0005】以下に、図4(a)に示すチョッパ型差動
増幅器の動作について、図4(b)を参照しながら説明
をする。先ず、MOSゲート容量CG1 及びCG2 の下
部電極に入力信号VI(+) 及びVI(-) が印加されると
共に、サンプリング信号S31がハイレベルになる。従っ
て、nチャネル型MOS−FETQN31/QN32がオン
する。一方、同時に、サンプリング信号S32がロウレベ
ルになりpチャネル型MOS−FETQP31/QP32も
オンする。この結果差動増幅器1の入力端2及び入力端
3(MOSゲート容量CG1 及びCG2 のゲート電極)
が1/2Vddの電圧にプリチャージされ、MOSゲート
容量CG1 には(VI(+) −1/2・Vdd)に比例した
電荷が蓄積され、MOSゲート容量CG2 には(VI
(-) −1/2・Vdd)に比例した電荷が蓄えられる。
増幅器の動作について、図4(b)を参照しながら説明
をする。先ず、MOSゲート容量CG1 及びCG2 の下
部電極に入力信号VI(+) 及びVI(-) が印加されると
共に、サンプリング信号S31がハイレベルになる。従っ
て、nチャネル型MOS−FETQN31/QN32がオン
する。一方、同時に、サンプリング信号S32がロウレベ
ルになりpチャネル型MOS−FETQP31/QP32も
オンする。この結果差動増幅器1の入力端2及び入力端
3(MOSゲート容量CG1 及びCG2 のゲート電極)
が1/2Vddの電圧にプリチャージされ、MOSゲート
容量CG1 には(VI(+) −1/2・Vdd)に比例した
電荷が蓄積され、MOSゲート容量CG2 には(VI
(-) −1/2・Vdd)に比例した電荷が蓄えられる。
【0006】続いて、サンプリング信号S31がロウレベ
ルになりnチャネル型MOS−FETQN31/QN32が
オフすると同時に、サンプリング信号S32がハイレベル
になりpチャネル型MOS−FETQP31/QP32もオ
フし、MOSゲート容量CG1 及びCG2 に蓄えられた
電荷が保存され、その後入力信号(この場合はV
I(+) )のレベルが変化する。このとき、図4(b)中
に実線で示すように、入力信号VI(+)が僅かに上昇し
たとすると、MOSゲート容量CG1 の電荷が保存され
ているので、差動増幅器1の入力端2の電位V(+) も同
図中に実線で示すように、1/2Vddより僅かに高い電
位となる。従って、差動増幅器1の出力端からの出力信
号VOは図中に実線で示すように、ハイレベルとなる。
ルになりnチャネル型MOS−FETQN31/QN32が
オフすると同時に、サンプリング信号S32がハイレベル
になりpチャネル型MOS−FETQP31/QP32もオ
フし、MOSゲート容量CG1 及びCG2 に蓄えられた
電荷が保存され、その後入力信号(この場合はV
I(+) )のレベルが変化する。このとき、図4(b)中
に実線で示すように、入力信号VI(+)が僅かに上昇し
たとすると、MOSゲート容量CG1 の電荷が保存され
ているので、差動増幅器1の入力端2の電位V(+) も同
図中に実線で示すように、1/2Vddより僅かに高い電
位となる。従って、差動増幅器1の出力端からの出力信
号VOは図中に実線で示すように、ハイレベルとなる。
【0007】一方、入力信号VI(+) が図中に破線で示
すように、僅かに下降した場合には、差動増幅器1の入
力端2の電位V(+) も破線で示すように、1/2Vddよ
り僅かに低い電位となるので、差動増幅器1の出力端か
らは、図中に破線で図示するようなロウレベルの出力信
号VOが出力される。
すように、僅かに下降した場合には、差動増幅器1の入
力端2の電位V(+) も破線で示すように、1/2Vddよ
り僅かに低い電位となるので、差動増幅器1の出力端か
らは、図中に破線で図示するようなロウレベルの出力信
号VOが出力される。
【0008】従来のチョッパ型差動増幅器は、このよう
にして入力信号の僅かの差を検出する。
にして入力信号の僅かの差を検出する。
【0009】
【発明が解決しようとする課題】上述した従来のチョッ
パ型差動増幅器では、MOSゲート容量がバイアス依存
性を持っていることから、入力信号の電位により入力イ
ンピーダンスのアンバランスが生じ、ノイズの影響を受
け誤動作しやすいという問題点があった。以下にその理
由を説明する。
パ型差動増幅器では、MOSゲート容量がバイアス依存
性を持っていることから、入力信号の電位により入力イ
ンピーダンスのアンバランスが生じ、ノイズの影響を受
け誤動作しやすいという問題点があった。以下にその理
由を説明する。
【0010】一般にMOSゲート容量の容量値CG は、
加えられるバイアス電圧値によって次の二式のいずれか
で表わされる(但し、以下の議論では簡単のため、n型
シリコン結晶を用いた場合、つまり図6(a)に示す構
造のMOSゲート容量について説明する)。
加えられるバイアス電圧値によって次の二式のいずれか
で表わされる(但し、以下の議論では簡単のため、n型
シリコン結晶を用いた場合、つまり図6(a)に示す構
造のMOSゲート容量について説明する)。
【0011】 VGS>0Vの場合(アキュミュレーション状態) CG =COX VGS<0Vの場合(デプレッション状態及び反転状
態)
態)
【0012】
【0013】但し、χSiO2:ゲート絶縁膜の比誘電率 χSi :シリコンの比誘電率 ε0 :真空の誘電率 q :電子の電荷量 ND :シリコン結晶の不純物濃度 tOX :ゲート絶縁膜厚 COX ;ゲート絶縁膜容量(=χSiO2・ε0 /tOX) VGS ;ゲート電極−下部電極間バイアス電圧 例えば、図6(a)に示すMOSゲート容量において、
nウェル8の不純物濃度ND =5×1016cm-3、tOX
=15nmとした場合、MOSゲート容量値CG は図6
(b)中に実線で示されるバイアス依存性を示す。ここ
で、図4(a)に示すチョッパ型差動増幅器において
は、入力電圧VI(+) 、VI(-) と電源電圧Vddとの関
係が、0≦VI(+) ≦Vdd及び0≦VI(-) ≦Vddであ
るので、例えば入力信号の電位がVI(+) >1/2
Vdd、VI(-) <1/2Vddとアンバランスになった場
合、MOSゲート容量CG1 は負にバイアスされ、MO
Sゲート容量CG2 は正にバイアスされる。この結果図
6(b)に実線で示されるバイアス依存性から明らかな
ように、二つのMOSゲート容量CG1 、CG2 の容量
値は、CG1 <CG2 とアンバランスとなる。このよう
な状態にあるとき、差動増幅器1の二つの入力端2、3
に、例えば同一電荷が注入されるなどして同相ノイズが
侵入すると、差動増幅器1の入力端2及び3への入力の
電位は、図4(b)中に▽V(+) 及び▽V(-) で示した
ように、異なる振幅の電位となる。従って、差動増幅器
1の出力端からは同図中に▽VOで示されるように、本
来ハイレベルであるべきところを、誤ったロウレベルの
出力信号が出力されることになる。
nウェル8の不純物濃度ND =5×1016cm-3、tOX
=15nmとした場合、MOSゲート容量値CG は図6
(b)中に実線で示されるバイアス依存性を示す。ここ
で、図4(a)に示すチョッパ型差動増幅器において
は、入力電圧VI(+) 、VI(-) と電源電圧Vddとの関
係が、0≦VI(+) ≦Vdd及び0≦VI(-) ≦Vddであ
るので、例えば入力信号の電位がVI(+) >1/2
Vdd、VI(-) <1/2Vddとアンバランスになった場
合、MOSゲート容量CG1 は負にバイアスされ、MO
Sゲート容量CG2 は正にバイアスされる。この結果図
6(b)に実線で示されるバイアス依存性から明らかな
ように、二つのMOSゲート容量CG1 、CG2 の容量
値は、CG1 <CG2 とアンバランスとなる。このよう
な状態にあるとき、差動増幅器1の二つの入力端2、3
に、例えば同一電荷が注入されるなどして同相ノイズが
侵入すると、差動増幅器1の入力端2及び3への入力の
電位は、図4(b)中に▽V(+) 及び▽V(-) で示した
ように、異なる振幅の電位となる。従って、差動増幅器
1の出力端からは同図中に▽VOで示されるように、本
来ハイレベルであるべきところを、誤ったロウレベルの
出力信号が出力されることになる。
【0014】上に述べた例では、MOSゲート容量CG
1 、CG2 が図6(b)に示されたバイアス依存性を有
しているので、例えば電源電圧Vdd=5.0Vの場合、
入力信号1/2Vdd以上の場合(MOSゲート容量のバ
イアス電圧VGS≧OV)と、入力信号がOVの場合(V
GS=−2.5V)とを比べると後者の場合のMOSゲー
ト容量の容量値は前者の場合の容量値の約1/6以下に
低減する。つまり入力インピーダンスが大きくアンバラ
ンスとなり非常にノイズの影響を受けやすいことがわか
る。
1 、CG2 が図6(b)に示されたバイアス依存性を有
しているので、例えば電源電圧Vdd=5.0Vの場合、
入力信号1/2Vdd以上の場合(MOSゲート容量のバ
イアス電圧VGS≧OV)と、入力信号がOVの場合(V
GS=−2.5V)とを比べると後者の場合のMOSゲー
ト容量の容量値は前者の場合の容量値の約1/6以下に
低減する。つまり入力インピーダンスが大きくアンバラ
ンスとなり非常にノイズの影響を受けやすいことがわか
る。
【0015】従って、本発明は、入力信号の電位により
入力インピーダンスのアンバランスが生じることのな
い。耐ノイズ性に優れたチョッパ型差動増幅器を提供す
ることを目的とするものである。
入力インピーダンスのアンバランスが生じることのな
い。耐ノイズ性に優れたチョッパ型差動増幅器を提供す
ることを目的とするものである。
【0016】
【課題を解決するための手段】本発明のチョッパ型差動
増幅器は、差動増幅器と、それぞれ前記差動増幅器の第
1の入力端及び第2の入力端のそれぞれに接続された第
1のMOSゲート容量及び第2のMOSゲート容量と、
外部から入力されるサンプリング信号に応じて前記第1
のMOSゲート容量及び前記第2のMOSゲート容量を
プリチャージ電圧端子に与えられた電圧により予め所定
電圧にプリチャージするためのプリチャージ手段とを含
み、プリチャージされた前記第1のMOSゲート容量及
び前記第2のMOSゲート容量を介して入力される第1
の入力信号及び第2の入力信号のレベル変化を二値化し
て前記差動増幅器の出力端から取出すように構成された
チョッパ型差動増幅器において、前記第1のMOSゲー
ト容量及び前記第2のMOSゲート容量を、これら二つ
のMOSゲート容量がアキュミュレーション状態になる
ようにプリチャージするように構成したことを特徴とす
る。
増幅器は、差動増幅器と、それぞれ前記差動増幅器の第
1の入力端及び第2の入力端のそれぞれに接続された第
1のMOSゲート容量及び第2のMOSゲート容量と、
外部から入力されるサンプリング信号に応じて前記第1
のMOSゲート容量及び前記第2のMOSゲート容量を
プリチャージ電圧端子に与えられた電圧により予め所定
電圧にプリチャージするためのプリチャージ手段とを含
み、プリチャージされた前記第1のMOSゲート容量及
び前記第2のMOSゲート容量を介して入力される第1
の入力信号及び第2の入力信号のレベル変化を二値化し
て前記差動増幅器の出力端から取出すように構成された
チョッパ型差動増幅器において、前記第1のMOSゲー
ト容量及び前記第2のMOSゲート容量を、これら二つ
のMOSゲート容量がアキュミュレーション状態になる
ようにプリチャージするように構成したことを特徴とす
る。
【0017】
【実施例】次に、本発明の好適な実施例について図面を
参照して説明する。図1(a)は本発明の第1の実施例
の回路図である。同図を参照すると本実施例は、差動増
幅器1と、ゲート電極が差動増幅器1の入力端2に接続
され下部電極に入力信号VI(+) が印加されるMOSゲ
ート容量CG1 と、ゲート電極が差動増幅器1の入力端
3に接続され下部電極に入力信号VI(-) が印加される
MOSゲート容量CG2 と、ゲート電極にサンプリング
信号S11が印加され、ドレイン電極がプリチャージ電圧
端子4に接続されソース電極が差動増幅器1の入力端2
に接続されたnチャネル型MOS−FETQN11と、ゲ
ート電極にサンプリング信号S11が印加され、ドレイン
電極がプリチャージ電圧端子4に接続されソース電極が
差動増幅器1の入力端3に接続されたnチャネル型MO
S−FETQN12とで構成される。差動増幅器1の出力
端からは出力信号VOが出力され、プリチャージ電圧端
子4には、差動増幅器1の電源電圧Vdd以上の電圧VP
を供給する。
参照して説明する。図1(a)は本発明の第1の実施例
の回路図である。同図を参照すると本実施例は、差動増
幅器1と、ゲート電極が差動増幅器1の入力端2に接続
され下部電極に入力信号VI(+) が印加されるMOSゲ
ート容量CG1 と、ゲート電極が差動増幅器1の入力端
3に接続され下部電極に入力信号VI(-) が印加される
MOSゲート容量CG2 と、ゲート電極にサンプリング
信号S11が印加され、ドレイン電極がプリチャージ電圧
端子4に接続されソース電極が差動増幅器1の入力端2
に接続されたnチャネル型MOS−FETQN11と、ゲ
ート電極にサンプリング信号S11が印加され、ドレイン
電極がプリチャージ電圧端子4に接続されソース電極が
差動増幅器1の入力端3に接続されたnチャネル型MO
S−FETQN12とで構成される。差動増幅器1の出力
端からは出力信号VOが出力され、プリチャージ電圧端
子4には、差動増幅器1の電源電圧Vdd以上の電圧VP
を供給する。
【0018】尚、本実施例において、差動増幅器1とし
ては、図5(a)に示した回路を用いる。又、MOSゲ
ート容量CG1 及びCG2 としては、図6(a)に示し
た構造のものを用いる。これら差動増幅器の動作及びM
OSゲート容量のバイアス依存性などは、既に述べたも
のと同一である。
ては、図5(a)に示した回路を用いる。又、MOSゲ
ート容量CG1 及びCG2 としては、図6(a)に示し
た構造のものを用いる。これら差動増幅器の動作及びM
OSゲート容量のバイアス依存性などは、既に述べたも
のと同一である。
【0019】次に、図1(b)に示すタイミング図を参
照して、本実施例の動作の説明をする。先ず、MOSゲ
ート容量CG1 及びCG2 の下部電極に入力信号VI
(+) 及びVI(-) が印加されると共にサンプリング信号
S11がハイレベルとなりnチャネル型MOS−FETQ
N11及びQN12がオンする。その結果、差動増幅器1の
入力端2及び3(MOSゲート容量CG1 及びCG2 の
ゲート電極)がプリチャージ電圧端子4の電圧VP (V
P ≧Vdd)にプリチャージされ、MOSゲート容量CG
1 にはVI(+) −VP に比例した電荷が蓄積され、MO
Sゲート容量CG2 にはVI(-) −VP に比例した電荷
が蓄えられる。ここで、サンプリング信号S11のハイレ
ベルVH1は、nチャネル型MOS−FETQN11及びQ
N12のしきい値電圧をVTNとするとき、VH1≧VP +V
TNに設定する。
照して、本実施例の動作の説明をする。先ず、MOSゲ
ート容量CG1 及びCG2 の下部電極に入力信号VI
(+) 及びVI(-) が印加されると共にサンプリング信号
S11がハイレベルとなりnチャネル型MOS−FETQ
N11及びQN12がオンする。その結果、差動増幅器1の
入力端2及び3(MOSゲート容量CG1 及びCG2 の
ゲート電極)がプリチャージ電圧端子4の電圧VP (V
P ≧Vdd)にプリチャージされ、MOSゲート容量CG
1 にはVI(+) −VP に比例した電荷が蓄積され、MO
Sゲート容量CG2 にはVI(-) −VP に比例した電荷
が蓄えられる。ここで、サンプリング信号S11のハイレ
ベルVH1は、nチャネル型MOS−FETQN11及びQ
N12のしきい値電圧をVTNとするとき、VH1≧VP +V
TNに設定する。
【0020】続いて、サンプリング信号S11がロウレベ
ルになりnチャネル型MOS−FETQN11及びQN12
がオフし、MOSゲート容量CG1 及びCG2 に蓄えら
れた電荷が保存され、その後入力信号(本実施例の場合
はVI(+) )が変化する。このとき、入力信号VI(+)
が、図1(b)中に実線で示すように、僅かに上昇した
場合には、MOSゲート容量CG1 の電荷が保存されて
いることから差動増幅器1の入力端2の電位V(+) もプ
リチャージ電圧VP より僅かに高い電位となり(実線で
図示する)、差動増幅器1の出力端からは、実線で示す
ようなハイレベルの出力信号VOが出力される。一方、
入力信号VI(+) が僅かに下降した場合(破線で図示す
る)も同様に、差動増幅器1の入力端2の電位V(+) が
プリチャージ電圧VP より僅かに低い電位(破線で図示
する)となり、差動増幅器1の出力端から破線で図示す
るようなロウレベルの出力信号V0が出力される。
ルになりnチャネル型MOS−FETQN11及びQN12
がオフし、MOSゲート容量CG1 及びCG2 に蓄えら
れた電荷が保存され、その後入力信号(本実施例の場合
はVI(+) )が変化する。このとき、入力信号VI(+)
が、図1(b)中に実線で示すように、僅かに上昇した
場合には、MOSゲート容量CG1 の電荷が保存されて
いることから差動増幅器1の入力端2の電位V(+) もプ
リチャージ電圧VP より僅かに高い電位となり(実線で
図示する)、差動増幅器1の出力端からは、実線で示す
ようなハイレベルの出力信号VOが出力される。一方、
入力信号VI(+) が僅かに下降した場合(破線で図示す
る)も同様に、差動増幅器1の入力端2の電位V(+) が
プリチャージ電圧VP より僅かに低い電位(破線で図示
する)となり、差動増幅器1の出力端から破線で図示す
るようなロウレベルの出力信号V0が出力される。
【0021】本実施例において、プリチャージ電圧VP
を差動増幅器1の電源電圧Vddに等しい値、つまりVP
=Vddに設定した場合、0≦VI(+) ≦Vdd、0≦VI
(-)≦Vddである。従って、MOSゲート容量CG1 及
びCG2 は常にアキュミュレーション状態にバイアスさ
れる(ゲート電極−下部電極間電圧VGS≧OV)。この
結果、MOSゲート容量CG1 及びCG2 が図6(b)
中に実線で示されるようなバイアス依存性を有する場合
でも、MOSゲート容量CG1 及びCG2 の容量値は入
力信号の電位によらず、一定値となりアンバランスにな
ることがない。従って、差動増幅器1の入力端2及び3
にたとえば同一電荷が注入されて同相ノイズが印加され
た場合でも、その影響は、差動増幅器1の二つの入力端
の電位に対しては、図1(b)中に▽V(+) 及び▽V
(-) で示すように、同一振幅の電位変化となって現われ
るので、出力端子5からは同図中に▽VOで示すよう
に、正しい出力レベルであるハイレベルの出力信号が常
に出力される。
を差動増幅器1の電源電圧Vddに等しい値、つまりVP
=Vddに設定した場合、0≦VI(+) ≦Vdd、0≦VI
(-)≦Vddである。従って、MOSゲート容量CG1 及
びCG2 は常にアキュミュレーション状態にバイアスさ
れる(ゲート電極−下部電極間電圧VGS≧OV)。この
結果、MOSゲート容量CG1 及びCG2 が図6(b)
中に実線で示されるようなバイアス依存性を有する場合
でも、MOSゲート容量CG1 及びCG2 の容量値は入
力信号の電位によらず、一定値となりアンバランスにな
ることがない。従って、差動増幅器1の入力端2及び3
にたとえば同一電荷が注入されて同相ノイズが印加され
た場合でも、その影響は、差動増幅器1の二つの入力端
の電位に対しては、図1(b)中に▽V(+) 及び▽V
(-) で示すように、同一振幅の電位変化となって現われ
るので、出力端子5からは同図中に▽VOで示すよう
に、正しい出力レベルであるハイレベルの出力信号が常
に出力される。
【0022】ここで、ゲート絶縁膜とシリコン結晶との
界面に捕獲された電荷やゲート電極とシリコン結晶との
仕事関数差のためにMOSゲート容量値のバイアス依存
性がシフトすることはよく知られた現象である。いま、
例えば図6(b)中に破線で示したように、容量値のバ
イアス依存性が正方向に電圧VSH分だけシフトしたとす
る。この場合には、プリチャージ電圧VP を差動増幅器
1の電源電圧VddよりVSH分だけ高い電圧以上、つま
り、VP ≧Vdd+VSHに設定する。これにより、MOS
ゲート容量CG1 及びCG2 が常にVGS≧VSHとなるよ
うにバイアスされるので、MOSゲート容量CG1 及び
CG2 の容量値は入力信号の電位によらず一定値となり
アンバランスになることがないようにすることができ
る。すなわち、前述したように、差動増幅器1の二つの
入力端に同相ノイズが印加された場合でも正しい出力信
号が常に出力されるようにできる。
界面に捕獲された電荷やゲート電極とシリコン結晶との
仕事関数差のためにMOSゲート容量値のバイアス依存
性がシフトすることはよく知られた現象である。いま、
例えば図6(b)中に破線で示したように、容量値のバ
イアス依存性が正方向に電圧VSH分だけシフトしたとす
る。この場合には、プリチャージ電圧VP を差動増幅器
1の電源電圧VddよりVSH分だけ高い電圧以上、つま
り、VP ≧Vdd+VSHに設定する。これにより、MOS
ゲート容量CG1 及びCG2 が常にVGS≧VSHとなるよ
うにバイアスされるので、MOSゲート容量CG1 及び
CG2 の容量値は入力信号の電位によらず一定値となり
アンバランスになることがないようにすることができ
る。すなわち、前述したように、差動増幅器1の二つの
入力端に同相ノイズが印加された場合でも正しい出力信
号が常に出力されるようにできる。
【0023】次に本発明の第2の実施例について説明す
る。図2(a)は本発明の第2の実施例の回路図であ
る。同図を参照すると本実施例は図1(a)に示した第
1の実施例に加えて、ゲート電極とドレイン電極とが接
続節点Nに接続され、ソース電極が差動増幅器1の入力
端2に接続されたダイオード接続のnチャネル型MOS
−FETQN13と、ゲート電極とドレイン電極とが接続
節点Nに接続され、ソース電極が差動増幅器1の入力端
3に接続されたダイオード接続のnチャネル型MOS−
FETQN14と、ゲート電極にサンプリング信号S12が
印加され、ドレイン電極がプリチャージ電圧端子4(電
圧Vdd)にソース電極が接続節点Nに接続されたnチャ
ネル型MOS−FETQN15と、一端が接続節点Nに接
続され他端にサンプリング信号S13が印加される容量素
子C11とが付加されている。nチャネル型MOS−FE
TQN11、QN12及びQN15のゲート電極にはサンプリ
ング信号S12が印加されている。
る。図2(a)は本発明の第2の実施例の回路図であ
る。同図を参照すると本実施例は図1(a)に示した第
1の実施例に加えて、ゲート電極とドレイン電極とが接
続節点Nに接続され、ソース電極が差動増幅器1の入力
端2に接続されたダイオード接続のnチャネル型MOS
−FETQN13と、ゲート電極とドレイン電極とが接続
節点Nに接続され、ソース電極が差動増幅器1の入力端
3に接続されたダイオード接続のnチャネル型MOS−
FETQN14と、ゲート電極にサンプリング信号S12が
印加され、ドレイン電極がプリチャージ電圧端子4(電
圧Vdd)にソース電極が接続節点Nに接続されたnチャ
ネル型MOS−FETQN15と、一端が接続節点Nに接
続され他端にサンプリング信号S13が印加される容量素
子C11とが付加されている。nチャネル型MOS−FE
TQN11、QN12及びQN15のゲート電極にはサンプリ
ング信号S12が印加されている。
【0024】本実施例において、プリチャージ電圧端子
4には差動増幅器1の電源電圧Vddに等しい電圧が与え
られている。すなわち、第1の実施例ではVP ≧Vddで
あったのに対して、本実施例ではVP =Vddである。
又、サンプリング信号S12及びS13に関してそのハイレ
ベルVH =Vddである。
4には差動増幅器1の電源電圧Vddに等しい電圧が与え
られている。すなわち、第1の実施例ではVP ≧Vddで
あったのに対して、本実施例ではVP =Vddである。
又、サンプリング信号S12及びS13に関してそのハイレ
ベルVH =Vddである。
【0025】次に図2(b)に示すタイミングチャート
図を参照して本実施例の動作説明を行う。先ず、MOS
ゲート容量CG1 及びCG2 の下部電極に入力信号VI
(+)及びVI(-) が印加されると共に、初めにサンプリ
ング信号S12がハイレベル(=Vdd)となり、nチャネ
ル型MOS−FETQN11、QN12及びQN15がオンす
る。この結果、差動増幅器1の二つの入力端2、3(M
OSゲート容量CG1及びCG2 のゲート電極)と接続
節点Nの電位VA が、VA =Vdd−VTN(VTNはnチャ
ネル型MOS−FETQN11、QN12及びQN15のしき
い値電圧)までチャージアップされる。
図を参照して本実施例の動作説明を行う。先ず、MOS
ゲート容量CG1 及びCG2 の下部電極に入力信号VI
(+)及びVI(-) が印加されると共に、初めにサンプリ
ング信号S12がハイレベル(=Vdd)となり、nチャネ
ル型MOS−FETQN11、QN12及びQN15がオンす
る。この結果、差動増幅器1の二つの入力端2、3(M
OSゲート容量CG1及びCG2 のゲート電極)と接続
節点Nの電位VA が、VA =Vdd−VTN(VTNはnチャ
ネル型MOS−FETQN11、QN12及びQN15のしき
い値電圧)までチャージアップされる。
【0026】続いて、サンプリング信号S12がロウとな
りnチャネル型MOS−FETQN11、QN12及びQN
15がオフすると同時に、サンプリング信号S13がハイレ
ベル(=Vdd)となり接続節点Nの電位VA が容量素子
C11により、VA =2Vdd−VTNまで押し上げられる。
その結果nチャネル型MOS−FETQN13及びQN14
がオンするので電荷が移動して、差動増幅器1の二つの
入力端2、3の電位V(+) 及びV(-) は下記の式で与
えられる電位まで上昇する。その結果、nチャネル型M
OS−FETQN13及びQN14は再びオフする。
りnチャネル型MOS−FETQN11、QN12及びQN
15がオフすると同時に、サンプリング信号S13がハイレ
ベル(=Vdd)となり接続節点Nの電位VA が容量素子
C11により、VA =2Vdd−VTNまで押し上げられる。
その結果nチャネル型MOS−FETQN13及びQN14
がオンするので電荷が移動して、差動増幅器1の二つの
入力端2、3の電位V(+) 及びV(-) は下記の式で与
えられる電位まで上昇する。その結果、nチャネル型M
OS−FETQN13及びQN14は再びオフする。
【0027】
【0028】式より、容量素子C11の値を適宜設定す
ることにより、MOSゲート容量CG1 及びCG2 のゲ
ート電極電位V(+) 、V(-) をV(+) =V(-) ≧Vddを
満足する任意の電位に設定できる。
ることにより、MOSゲート容量CG1 及びCG2 のゲ
ート電極電位V(+) 、V(-) をV(+) =V(-) ≧Vddを
満足する任意の電位に設定できる。
【0029】続いて、サンプリング信号S13がロウレベ
ルとなってMOSゲート容量CG1及びCG2 に蓄えら
れた電荷が保存された後、入力信号VI(+) が変化し出
力信号が出力される。
ルとなってMOSゲート容量CG1及びCG2 に蓄えら
れた電荷が保存された後、入力信号VI(+) が変化し出
力信号が出力される。
【0030】本実施例においては、差動増幅器1の二つ
の入力端2、3つまりMOSゲート容量CG1 及びCG
2 のゲート電位を、差動増幅器1の電源電圧Vddと等し
いか又はそれ以上に設定できる。従って、前述した第1
の実施例と同様に、MOSゲート容量CG1 及びCG2
の容量値が入力信号の電位によらず一定値となりアンバ
ランスになるようなことはなく、差動増幅器1の二つの
入力端2、3に同相ノイズが印加された場合でも、正し
いレベルの出力信号が常に出力される。
の入力端2、3つまりMOSゲート容量CG1 及びCG
2 のゲート電位を、差動増幅器1の電源電圧Vddと等し
いか又はそれ以上に設定できる。従って、前述した第1
の実施例と同様に、MOSゲート容量CG1 及びCG2
の容量値が入力信号の電位によらず一定値となりアンバ
ランスになるようなことはなく、差動増幅器1の二つの
入力端2、3に同相ノイズが印加された場合でも、正し
いレベルの出力信号が常に出力される。
【0031】又、図1(a)に示される第1の実施例で
はVP やサンプリング信号S11のハイレベルが電源電圧
Vddよりも高いことから、チャージポンプ等の昇圧手段
が必要となるが、本実施例では電源電圧Vddよりも高い
電圧端子やサンプリング信号を必要としないので、チャ
ージポンプ回路等の昇圧手段は不要である。
はVP やサンプリング信号S11のハイレベルが電源電圧
Vddよりも高いことから、チャージポンプ等の昇圧手段
が必要となるが、本実施例では電源電圧Vddよりも高い
電圧端子やサンプリング信号を必要としないので、チャ
ージポンプ回路等の昇圧手段は不要である。
【0032】次に、本発明の第3の実施例について説明
する。図3(a)は本発明の第3の実施例の回路図であ
る。同図を参照すると本実施例は、図2(a)に示した
第2の実施例に加えて、ゲート電極にサンプリング信号
S14が印加され、ドレイン電極及びソース電極が差動増
幅器1の二つの入力端2、3のそれぞれに接続されたイ
コライズ用nチャネル型MOS−FETQN16が付加さ
れている。
する。図3(a)は本発明の第3の実施例の回路図であ
る。同図を参照すると本実施例は、図2(a)に示した
第2の実施例に加えて、ゲート電極にサンプリング信号
S14が印加され、ドレイン電極及びソース電極が差動増
幅器1の二つの入力端2、3のそれぞれに接続されたイ
コライズ用nチャネル型MOS−FETQN16が付加さ
れている。
【0033】以下に、図3(b)に示すタイミングチャ
ート図を参照しながらイコライズ用nチャネル型MOS
−FETQN16の動作を説明する。サンプリング期間
(図3(b)中、サンプリング信号S12に続いてサンプ
リング信号S13がハイレベルにある期間)中、サンプリ
ング信号S14はハイレベルとなっており、イコライズ用
nチャネル型MOS−FETQN16がオンしている。従
って、差動増幅器1の二つの入力端2、3間が短絡され
て、サンプリング期間中に生じたオフセット電圧は減殺
される。ここで、サンプリング信号S14のハイレベルV
H4は、イコライズ用nチャネル型MOS−FETQN16
のしきい値電圧をVTNとするとき、VH4≧V(+) +VTN
に設定する。本実施例においても、差動増幅器1の二つ
の入力端に印加された同相ノイズに拘らず正しい出力信
号が常に出力されるので誤動作は起らない。
ート図を参照しながらイコライズ用nチャネル型MOS
−FETQN16の動作を説明する。サンプリング期間
(図3(b)中、サンプリング信号S12に続いてサンプ
リング信号S13がハイレベルにある期間)中、サンプリ
ング信号S14はハイレベルとなっており、イコライズ用
nチャネル型MOS−FETQN16がオンしている。従
って、差動増幅器1の二つの入力端2、3間が短絡され
て、サンプリング期間中に生じたオフセット電圧は減殺
される。ここで、サンプリング信号S14のハイレベルV
H4は、イコライズ用nチャネル型MOS−FETQN16
のしきい値電圧をVTNとするとき、VH4≧V(+) +VTN
に設定する。本実施例においても、差動増幅器1の二つ
の入力端に印加された同相ノイズに拘らず正しい出力信
号が常に出力されるので誤動作は起らない。
【0034】尚、上記イコライズ用nチャネル型MOS
−FETを図1(a)に示した第1の実施例に付加した
場合にも、同様の効果が得られることは明らかである。
−FETを図1(a)に示した第1の実施例に付加した
場合にも、同様の効果が得られることは明らかである。
【0035】
【発明の効果】以上説明したように、本発明のチョッパ
型差動増幅器は、サンプリング期間中は、差動増幅器の
二つの入力端(MOSゲート容量のゲート電極)が差動
増幅器の電源電圧値以上の電圧にチャージアップされ、
入力用MOSゲート容量が常にアキュミュレーション状
態にあるように構成されている。
型差動増幅器は、サンプリング期間中は、差動増幅器の
二つの入力端(MOSゲート容量のゲート電極)が差動
増幅器の電源電圧値以上の電圧にチャージアップされ、
入力用MOSゲート容量が常にアキュミュレーション状
態にあるように構成されている。
【0036】これにより本発明によれば、入力用MOS
ゲート容量の容量値が入力信号の電位に拘りなく一定値
を保ちアンバランスになるようなことがない。従って、
差動増幅器の二つの入力端に同相ノイズが印加された場
合でも正しい出力信号が常に出力され、誤動作すること
のない耐ノイズ性に優れたチョッパ型差動増幅器を提供
できる。
ゲート容量の容量値が入力信号の電位に拘りなく一定値
を保ちアンバランスになるようなことがない。従って、
差動増幅器の二つの入力端に同相ノイズが印加された場
合でも正しい出力信号が常に出力され、誤動作すること
のない耐ノイズ性に優れたチョッパ型差動増幅器を提供
できる。
【0037】更に、差動増幅器の二つの入力端間にイコ
ライズ用のMOSFETを設け、サンプリング期間中導
通するように構成することにより、サンプリング期間中
に両入力端間に生じたオフセット電圧を減殺して、耐ノ
イズ性をより高めることができる。
ライズ用のMOSFETを設け、サンプリング期間中導
通するように構成することにより、サンプリング期間中
に両入力端間に生じたオフセット電圧を減殺して、耐ノ
イズ性をより高めることができる。
【図1】分図(a)は、本発明の第1の実施例の回路図
である。分図(b)は、分図(a)に示す回路のタイミ
ングチャート図である。
である。分図(b)は、分図(a)に示す回路のタイミ
ングチャート図である。
【図2】分図(a)は、本発明の第2の実施例の回路図
である。分図(b)は、分図(a)に示す回路のタイミ
ングチャート図である。
である。分図(b)は、分図(a)に示す回路のタイミ
ングチャート図である。
【図3】分図(a)は、本発明の第3の実施例の回路図
である。分図(b)は、分図(a)に示す回路のタイミ
ングチャート図である。
である。分図(b)は、分図(a)に示す回路のタイミ
ングチャート図である。
【図4】分図(a)は、従来のチョッパ型差動増幅器の
一例の回路図である。分図(b)は、分図(a)に示す
回路のタイミングチャート図である。
一例の回路図である。分図(b)は、分図(a)に示す
回路のタイミングチャート図である。
【図5】分図(a)は、チョッパ型差動増幅器に用いら
れる差動増幅器の一例の回路図である。分図(b)は、
分図(a)に示す回路の入出力特性を示す図である。
れる差動増幅器の一例の回路図である。分図(b)は、
分図(a)に示す回路の入出力特性を示す図である。
【図6】分図(a)は、チョッパ型差動増幅器に用いら
れるMOSゲート容量の一例の構造を示す断面図であ
る。分図(b)は、分図(a)に示すMOSゲート容量
のバイアス電圧依存性を示す図である。
れるMOSゲート容量の一例の構造を示す断面図であ
る。分図(b)は、分図(a)に示すMOSゲート容量
のバイアス電圧依存性を示す図である。
1 差動増幅器 2,3 入力端 4 プリチャージ電圧端子 5 出力端子 6 電源電圧端子 7 p型シリコン基板 8 nウェル 9 下部電極 10 n+ 拡散層 11 ゲート電極
Claims (4)
- 【請求項1】 差動増幅器と、それぞれ前記差動増幅器
の第1の入力端及び第2の入力端のそれぞれに接続され
た第1のMOSゲート容量及び第2のMOSゲート容量
と、外部から入力されるサンプリング信号に応じて前記
第1のMOSゲート容量及び前記第2のMOSゲート容
量をプリチャージ電圧端子に与えられた電圧により予め
所定電圧にプリチャージするためのプリチャージ手段と
を含み、 プリチャージされた前記第1のMOSゲート容量及び前
記第2のMOSゲート容量を介して入力される第1の入
力信号及び第2の入力信号のレベル変化を二値化して前
記差動増幅器の出力端から取出すように構成されたチョ
ッパ型差動増幅器において、 前記第1のMOSゲート容量及び前記第2のMOSゲー
ト容量を、これら二つのMOSゲート容量がアキュミュ
レーション状態になるようにプリチャージするように構
成したことを特徴とするチョッパ型差動増幅器。 - 【請求項2】 請求項1記載のチョッパ型差動増幅器に
おいて、 前記プリチャージ手段を、前記差動増幅器の第1の入力
端と前記プリチャージ電圧端子との間及び前記差動増幅
器の第2の入力端と前記プリチャージ電圧端子との間に
それぞれ電流経路をなすように設けられ、導通状態が前
記サンプリング信号により制御される第1のMOSFE
T及び第2のMOSFETで構成し、 前記プリチャージ電圧端子に前記差動増幅器の電源電圧
値以上の電圧を与えるように構成したことを特徴とする
チョッパ型差動増幅器。 - 【請求項3】 請求項2記載のチョッパ型差動増幅器に
おいて、 前記プリチャージ手段の前記第1のMOSFET及び前
記第2のMOSFETに加えて、 一方の端子に第2のサンプリング信号が入力される容量
と、 前記容量の他方の電極と前記差動増幅器の第1の入力端
との間にこの方向に順方向となるように設けられたダイ
オード接続の第3のMOSFET及び、前記容量の他方
の電極と前記差動増幅器の第2の入力端との間にこの方
向に順方向になるように設けられたダイオード接続の第
4のMOSFETと、 前記容量の他方の電極と前記プリチャージ電圧端子との
間に電流経路をなすように設けられ、導通状態が前記サ
ンプリング信号により制御される第5のMOSFETと
を設け、 前記プリチャージ電圧端子に前記差動増幅器の電源電圧
値以上の電圧を与えるのに換えて前記電源電圧値以下の
電圧を与え、 前記サンプリング信号及び前記第2のサンプリング信号
により前記プリチャージ電圧端子に与えられた電圧を前
記差動増幅器の電源電圧値以上に昇圧し、その昇圧した
電圧で前記第1のMOSゲート容量及び前記第2のMO
Sゲート容量をプリチャージするように構成したことを
特徴とするチョッパ型差動増幅器。 - 【請求項4】 請求項2または請求項3記載のチョッパ
型差動増幅器において、 前記差動増幅器の第1の入力端及び第2の入力端の間に
電流経路をなすように接続され、導通状態が第3のサン
プリング信号によって制御されるイコライズ用の第6の
MOSFETを設け、 前記サンプリング信号及び前記第2のサンプリング信号
によって前記第1のMOSゲート容量及び前記第2のM
OSゲート容量がプリチャージされている期間における
前記差動増幅器の両入力端電位が同等になるように構成
したことを特徴とするチョッパ型差動増幅器。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5193786A JP2503902B2 (ja) | 1993-08-05 | 1993-08-05 | チョッパ型差動増幅器 |
EP94112234A EP0638996B1 (en) | 1993-08-05 | 1994-08-04 | Chopper type differential amplifier using MOS gate capacitors |
DE69420919T DE69420919T2 (de) | 1993-08-05 | 1994-08-04 | Chopper-Differenzverstärker mit MOS-Kondensatoren |
KR1019940019388A KR0146914B1 (ko) | 1993-08-05 | 1994-08-05 | 초퍼형 차동증폭기 |
US08/286,456 US5477186A (en) | 1993-08-05 | 1994-08-05 | Chopper type differential amplifier using MOS gate capacitors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5193786A JP2503902B2 (ja) | 1993-08-05 | 1993-08-05 | チョッパ型差動増幅器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0750529A JPH0750529A (ja) | 1995-02-21 |
JP2503902B2 true JP2503902B2 (ja) | 1996-06-05 |
Family
ID=16313776
Family Applications (1)
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