JP2503902B2 - チョッパ型差動増幅器 - Google Patents
チョッパ型差動増幅器Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/38—DC amplifiers with modulator at input and demodulator at output; Modulators or demodulators specially adapted for use in such amplifiers
- H03F3/387—DC amplifiers with modulator at input and demodulator at output; Modulators or demodulators specially adapted for use in such amplifiers with semiconductor devices only
- H03F3/393—DC amplifiers with modulator at input and demodulator at output; Modulators or demodulators specially adapted for use in such amplifiers with semiconductor devices only with field-effect devices
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Description
【０００１】
【産業上の利用分野】本発明は、チョッパ型差動増幅器
に関し、特に、所定電圧にプリチャージされたＭＯＳゲ
ート容量を介して入力信号を入力するように構成された
チョッパ型差動増幅器に関する。
に関し、特に、所定電圧にプリチャージされたＭＯＳゲ
ート容量を介して入力信号を入力するように構成された
チョッパ型差動増幅器に関する。
【０００２】
【従来の技術】この種の従来のチョッパ型差動増幅器の
一例の回路図を、図４（ａ）に示す。同図を参照する
と、このチョッパ型差動増幅器は、ゲート電極が差動増
幅器１の一方の入力端（正転入力側）２に接続され、下
部電極に入力信号ＶＩ(+) が印加されるＭＯＳゲート容
量ＣＧ1 と、ゲート電極が差動増幅器１の他方の入力端
（反転入力側）３に接続され、下部電極に入力信号ＶＩ
(-) が印加されるＭＯＳゲート容量ＣＧ2 と、ゲート電
極にサンプリング信号Ｓ31が印加されドレイン電極がプ
リチャージ電圧端子４に接続され、ソース電極が差動増
幅器１の入力端２及び入力端３に接続されたｎチャネル
型ＭＯＳ−ＦＥＴＱＮ31及びＱＮ32と、ゲート電極にサ
ンプリング信号Ｓ32が印加され、ドレイン電極がプリチ
ャージ電圧端子４に接続され、ソース電極が差動増幅器
１の入力端２及び入力端３に接続されたｐチャネル型Ｍ
ＯＳ−ＦＥＴＱＰ31及びＱＰ32とで構成され、差動増幅
器１の出力端に接続された出力端子５から出力信号ＶＯ
が出力される。プリチャージ電圧端子４には、電源電圧
端子６を介して差動増幅器１に供給される電源電圧Ｖdd
に対して、１／２・Ｖddの電圧が与えられている。
一例の回路図を、図４（ａ）に示す。同図を参照する
と、このチョッパ型差動増幅器は、ゲート電極が差動増
幅器１の一方の入力端（正転入力側）２に接続され、下
部電極に入力信号ＶＩ(+) が印加されるＭＯＳゲート容
量ＣＧ1 と、ゲート電極が差動増幅器１の他方の入力端
（反転入力側）３に接続され、下部電極に入力信号ＶＩ
(-) が印加されるＭＯＳゲート容量ＣＧ2 と、ゲート電
極にサンプリング信号Ｓ31が印加されドレイン電極がプ
リチャージ電圧端子４に接続され、ソース電極が差動増
幅器１の入力端２及び入力端３に接続されたｎチャネル
型ＭＯＳ−ＦＥＴＱＮ31及びＱＮ32と、ゲート電極にサ
ンプリング信号Ｓ32が印加され、ドレイン電極がプリチ
ャージ電圧端子４に接続され、ソース電極が差動増幅器
１の入力端２及び入力端３に接続されたｐチャネル型Ｍ
ＯＳ−ＦＥＴＱＰ31及びＱＰ32とで構成され、差動増幅
器１の出力端に接続された出力端子５から出力信号ＶＯ
が出力される。プリチャージ電圧端子４には、電源電圧
端子６を介して差動増幅器１に供給される電源電圧Ｖdd
に対して、１／２・Ｖddの電圧が与えられている。
【０００３】差動増幅器１としては、その一例の回路図
を図５（ａ）に示したような構成のものがある。すなわ
ち、電源電圧端子６とｎチャネル型ＭＯＳ−ＦＥＴＱＮ
23のドレイン電極間に直列接続されたｐチャネル型ＭＯ
Ｓ−ＦＥＴＱＰ21とｎチャネル型ＭＯＳ−ＦＥＴＱＮ21
及びｐチャネル型ＭＯＳ−ＦＥＴＥＱＰ22とｎチャネル
型ＭＯＳ−ＦＥＴＱＮ22と、電源電圧端子６とグランド
配線間に直列接続されたｐチャネル型ＭＯＳ−ＦＥＴＱ
Ｐ23とｎチャネル型ＭＯＳ−ＦＥＴＱＮ24とで構成され
ている。ｐチャネル型ＭＯＳ−ＦＥＴＱＰ21及びＱＰ22
のゲート電極はｐチャネル型ＭＯＳ−ＦＥＴＱＰ21とｎ
チャネル型ＭＯＳ−ＦＥＴＱＮ21との接続点に接続さ
れ、ｐチャネル型ＭＯＳ−ＦＥＴＱＰ23のゲート電極が
ｐチャネル型ＭＯＳ−ＦＥＴＱＰ22とｎチャネル型ＭＯ
ＳＦＥＴＱＮ22の接続点に接続されている。ｎチャネル
型ＭＯＳＦＥＴＱＮ22及びＱＮ21のゲート電極に入力信
号Ｖ(+) 及び入力信号Ｖ(-) が入力され、ｎチャネル型
ＭＯＳ−ＦＥＴＱＮ23及びＱＮ24のゲート電極に定電圧
ＶC が印加されている。そして、ｐチャネル型ＭＯＳ−
ＦＥＴＱＰ23とｎチャネル型ＭＯＳ−ＦＥＴＱＮ24の接
続点から出力信号ＶＯが取り出される。この出力信号Ｖ
Ｏは、図５（ｂ）に示したように、Ｖ(+) −Ｖ(-) が負
の場合ロウレベルとなり、Ｖ(+) −Ｖ(-) が正の場合ハ
イレベルとなる。
を図５（ａ）に示したような構成のものがある。すなわ
ち、電源電圧端子６とｎチャネル型ＭＯＳ−ＦＥＴＱＮ
23のドレイン電極間に直列接続されたｐチャネル型ＭＯ
Ｓ−ＦＥＴＱＰ21とｎチャネル型ＭＯＳ−ＦＥＴＱＮ21
及びｐチャネル型ＭＯＳ−ＦＥＴＥＱＰ22とｎチャネル
型ＭＯＳ−ＦＥＴＱＮ22と、電源電圧端子６とグランド
配線間に直列接続されたｐチャネル型ＭＯＳ−ＦＥＴＱ
Ｐ23とｎチャネル型ＭＯＳ−ＦＥＴＱＮ24とで構成され
ている。ｐチャネル型ＭＯＳ−ＦＥＴＱＰ21及びＱＰ22
のゲート電極はｐチャネル型ＭＯＳ−ＦＥＴＱＰ21とｎ
チャネル型ＭＯＳ−ＦＥＴＱＮ21との接続点に接続さ
れ、ｐチャネル型ＭＯＳ−ＦＥＴＱＰ23のゲート電極が
ｐチャネル型ＭＯＳ−ＦＥＴＱＰ22とｎチャネル型ＭＯ
ＳＦＥＴＱＮ22の接続点に接続されている。ｎチャネル
型ＭＯＳＦＥＴＱＮ22及びＱＮ21のゲート電極に入力信
号Ｖ(+) 及び入力信号Ｖ(-) が入力され、ｎチャネル型
ＭＯＳ−ＦＥＴＱＮ23及びＱＮ24のゲート電極に定電圧
ＶC が印加されている。そして、ｐチャネル型ＭＯＳ−
ＦＥＴＱＰ23とｎチャネル型ＭＯＳ−ＦＥＴＱＮ24の接
続点から出力信号ＶＯが取り出される。この出力信号Ｖ
Ｏは、図５（ｂ）に示したように、Ｖ(+) −Ｖ(-) が負
の場合ロウレベルとなり、Ｖ(+) −Ｖ(-) が正の場合ハ
イレベルとなる。
【０００４】ＭＯＳゲート容量ＣＧ1 及びＣＧ2 の構成
としては、図６（ａ）にその一例の断面図を示したよう
なものがある。すなわち、ｐ型シリコン基板７中に形成
されたｎウェル８中に下部電極９となるｎ+ 拡散層１０
が形成され、絶縁膜を介してゲート電極１１となる導電
体層が形成されている。
としては、図６（ａ）にその一例の断面図を示したよう
なものがある。すなわち、ｐ型シリコン基板７中に形成
されたｎウェル８中に下部電極９となるｎ+ 拡散層１０
が形成され、絶縁膜を介してゲート電極１１となる導電
体層が形成されている。
【０００５】以下に、図４（ａ）に示すチョッパ型差動
増幅器の動作について、図４（ｂ）を参照しながら説明
をする。先ず、ＭＯＳゲート容量ＣＧ1 及びＣＧ2 の下
部電極に入力信号ＶＩ(+) 及びＶＩ(-) が印加されると
共に、サンプリング信号Ｓ31がハイレベルになる。従っ
て、ｎチャネル型ＭＯＳ−ＦＥＴＱＮ31／ＱＮ32がオン
する。一方、同時に、サンプリング信号Ｓ32がロウレベ
ルになりｐチャネル型ＭＯＳ−ＦＥＴＱＰ31／ＱＰ32も
オンする。この結果差動増幅器１の入力端２及び入力端
３（ＭＯＳゲート容量ＣＧ1 及びＣＧ2 のゲート電極）
が１／２Ｖddの電圧にプリチャージされ、ＭＯＳゲート
容量ＣＧ1 には（ＶＩ(+) −１／２・Ｖdd）に比例した
電荷が蓄積され、ＭＯＳゲート容量ＣＧ2 には（ＶＩ
(-) −１／２・Ｖdd）に比例した電荷が蓄えられる。
増幅器の動作について、図４（ｂ）を参照しながら説明
をする。先ず、ＭＯＳゲート容量ＣＧ1 及びＣＧ2 の下
部電極に入力信号ＶＩ(+) 及びＶＩ(-) が印加されると
共に、サンプリング信号Ｓ31がハイレベルになる。従っ
て、ｎチャネル型ＭＯＳ−ＦＥＴＱＮ31／ＱＮ32がオン
する。一方、同時に、サンプリング信号Ｓ32がロウレベ
ルになりｐチャネル型ＭＯＳ−ＦＥＴＱＰ31／ＱＰ32も
オンする。この結果差動増幅器１の入力端２及び入力端
３（ＭＯＳゲート容量ＣＧ1 及びＣＧ2 のゲート電極）
が１／２Ｖddの電圧にプリチャージされ、ＭＯＳゲート
容量ＣＧ1 には（ＶＩ(+) −１／２・Ｖdd）に比例した
電荷が蓄積され、ＭＯＳゲート容量ＣＧ2 には（ＶＩ
(-) −１／２・Ｖdd）に比例した電荷が蓄えられる。
【０００６】続いて、サンプリング信号Ｓ31がロウレベ
ルになりｎチャネル型ＭＯＳ−ＦＥＴＱＮ31／ＱＮ32が
オフすると同時に、サンプリング信号Ｓ32がハイレベル
になりｐチャネル型ＭＯＳ−ＦＥＴＱＰ31／ＱＰ32もオ
フし、ＭＯＳゲート容量ＣＧ1 及びＣＧ2 に蓄えられた
電荷が保存され、その後入力信号（この場合はＶ
Ｉ(+) ）のレベルが変化する。このとき、図４（ｂ）中
に実線で示すように、入力信号ＶＩ(+）が僅かに上昇し
たとすると、ＭＯＳゲート容量ＣＧ1 の電荷が保存され
ているので、差動増幅器１の入力端２の電位Ｖ(+) も同
図中に実線で示すように、１／２Ｖddより僅かに高い電
位となる。従って、差動増幅器１の出力端からの出力信
号ＶＯは図中に実線で示すように、ハイレベルとなる。
ルになりｎチャネル型ＭＯＳ−ＦＥＴＱＮ31／ＱＮ32が
オフすると同時に、サンプリング信号Ｓ32がハイレベル
になりｐチャネル型ＭＯＳ−ＦＥＴＱＰ31／ＱＰ32もオ
フし、ＭＯＳゲート容量ＣＧ1 及びＣＧ2 に蓄えられた
電荷が保存され、その後入力信号（この場合はＶ
Ｉ(+) ）のレベルが変化する。このとき、図４（ｂ）中
に実線で示すように、入力信号ＶＩ(+）が僅かに上昇し
たとすると、ＭＯＳゲート容量ＣＧ1 の電荷が保存され
ているので、差動増幅器１の入力端２の電位Ｖ(+) も同
図中に実線で示すように、１／２Ｖddより僅かに高い電
位となる。従って、差動増幅器１の出力端からの出力信
号ＶＯは図中に実線で示すように、ハイレベルとなる。
【０００７】一方、入力信号ＶＩ(+) が図中に破線で示
すように、僅かに下降した場合には、差動増幅器１の入
力端２の電位Ｖ(+) も破線で示すように、１／２Ｖddよ
り僅かに低い電位となるので、差動増幅器１の出力端か
らは、図中に破線で図示するようなロウレベルの出力信
号ＶＯが出力される。
すように、僅かに下降した場合には、差動増幅器１の入
力端２の電位Ｖ(+) も破線で示すように、１／２Ｖddよ
り僅かに低い電位となるので、差動増幅器１の出力端か
らは、図中に破線で図示するようなロウレベルの出力信
号ＶＯが出力される。
【０００８】従来のチョッパ型差動増幅器は、このよう
にして入力信号の僅かの差を検出する。
にして入力信号の僅かの差を検出する。
【０００９】
【発明が解決しようとする課題】上述した従来のチョッ
パ型差動増幅器では、ＭＯＳゲート容量がバイアス依存
性を持っていることから、入力信号の電位により入力イ
ンピーダンスのアンバランスが生じ、ノイズの影響を受
け誤動作しやすいという問題点があった。以下にその理
由を説明する。
パ型差動増幅器では、ＭＯＳゲート容量がバイアス依存
性を持っていることから、入力信号の電位により入力イ
ンピーダンスのアンバランスが生じ、ノイズの影響を受
け誤動作しやすいという問題点があった。以下にその理
由を説明する。
【００１０】一般にＭＯＳゲート容量の容量値ＣG は、
加えられるバイアス電圧値によって次の二式のいずれか
で表わされる（但し、以下の議論では簡単のため、ｎ型
シリコン結晶を用いた場合、つまり図６（ａ）に示す構
造のＭＯＳゲート容量について説明する）。
加えられるバイアス電圧値によって次の二式のいずれか
で表わされる（但し、以下の議論では簡単のため、ｎ型
シリコン結晶を用いた場合、つまり図６（ａ）に示す構
造のＭＯＳゲート容量について説明する）。
【００１１】 ＶGS＞０Ｖの場合（アキュミュレーション状態） ＣG ＝ＣOX ＶGS＜０Ｖの場合（デプレッション状態及び反転状
態）
態）
【００１２】
【００１３】但し、χSiO2：ゲート絶縁膜の比誘電率 χSi ：シリコンの比誘電率 ε0 ：真空の誘電率 ｑ ：電子の電荷量 ＮD ：シリコン結晶の不純物濃度 ｔOX ：ゲート絶縁膜厚 ＣOX ；ゲート絶縁膜容量（＝χSiO2・ε0 ／ｔOX） ＶGS ；ゲート電極−下部電極間バイアス電圧 例えば、図６（ａ）に示すＭＯＳゲート容量において、
ｎウェル８の不純物濃度ＮD ＝５×１０16ｃｍ-3、ｔOX
＝１５ｎｍとした場合、ＭＯＳゲート容量値ＣG は図６
（ｂ）中に実線で示されるバイアス依存性を示す。ここ
で、図４（ａ）に示すチョッパ型差動増幅器において
は、入力電圧ＶＩ(+) 、ＶＩ(-) と電源電圧Ｖddとの関
係が、０≦ＶＩ(+) ≦Ｖdd及び０≦ＶＩ(-) ≦Ｖddであ
るので、例えば入力信号の電位がＶＩ(+) ＞１／２
Ｖdd、ＶＩ(-) ＜１／２Ｖddとアンバランスになった場
合、ＭＯＳゲート容量ＣＧ1 は負にバイアスされ、ＭＯ
Ｓゲート容量ＣＧ2 は正にバイアスされる。この結果図
６（ｂ）に実線で示されるバイアス依存性から明らかな
ように、二つのＭＯＳゲート容量ＣＧ1 、ＣＧ2 の容量
値は、ＣＧ1 ＜ＣＧ2 とアンバランスとなる。このよう
な状態にあるとき、差動増幅器１の二つの入力端２、３
に、例えば同一電荷が注入されるなどして同相ノイズが
侵入すると、差動増幅器１の入力端２及び３への入力の
電位は、図４（ｂ）中に▽Ｖ(+) 及び▽Ｖ(-) で示した
ように、異なる振幅の電位となる。従って、差動増幅器
１の出力端からは同図中に▽ＶＯで示されるように、本
来ハイレベルであるべきところを、誤ったロウレベルの
出力信号が出力されることになる。
ｎウェル８の不純物濃度ＮD ＝５×１０16ｃｍ-3、ｔOX
＝１５ｎｍとした場合、ＭＯＳゲート容量値ＣG は図６
（ｂ）中に実線で示されるバイアス依存性を示す。ここ
で、図４（ａ）に示すチョッパ型差動増幅器において
は、入力電圧ＶＩ(+) 、ＶＩ(-) と電源電圧Ｖddとの関
係が、０≦ＶＩ(+) ≦Ｖdd及び０≦ＶＩ(-) ≦Ｖddであ
るので、例えば入力信号の電位がＶＩ(+) ＞１／２
Ｖdd、ＶＩ(-) ＜１／２Ｖddとアンバランスになった場
合、ＭＯＳゲート容量ＣＧ1 は負にバイアスされ、ＭＯ
Ｓゲート容量ＣＧ2 は正にバイアスされる。この結果図
６（ｂ）に実線で示されるバイアス依存性から明らかな
ように、二つのＭＯＳゲート容量ＣＧ1 、ＣＧ2 の容量
値は、ＣＧ1 ＜ＣＧ2 とアンバランスとなる。このよう
な状態にあるとき、差動増幅器１の二つの入力端２、３
に、例えば同一電荷が注入されるなどして同相ノイズが
侵入すると、差動増幅器１の入力端２及び３への入力の
電位は、図４（ｂ）中に▽Ｖ(+) 及び▽Ｖ(-) で示した
ように、異なる振幅の電位となる。従って、差動増幅器
１の出力端からは同図中に▽ＶＯで示されるように、本
来ハイレベルであるべきところを、誤ったロウレベルの
出力信号が出力されることになる。
【００１４】上に述べた例では、ＭＯＳゲート容量ＣＧ
1 、ＣＧ2 が図６（ｂ）に示されたバイアス依存性を有
しているので、例えば電源電圧Ｖdd＝５．０Ｖの場合、
入力信号１／２Ｖdd以上の場合（ＭＯＳゲート容量のバ
イアス電圧ＶGS≧ＯＶ）と、入力信号がＯＶの場合（Ｖ
GS＝−２．５Ｖ）とを比べると後者の場合のＭＯＳゲー
ト容量の容量値は前者の場合の容量値の約１／６以下に
低減する。つまり入力インピーダンスが大きくアンバラ
ンスとなり非常にノイズの影響を受けやすいことがわか
る。
1 、ＣＧ2 が図６（ｂ）に示されたバイアス依存性を有
しているので、例えば電源電圧Ｖdd＝５．０Ｖの場合、
入力信号１／２Ｖdd以上の場合（ＭＯＳゲート容量のバ
イアス電圧ＶGS≧ＯＶ）と、入力信号がＯＶの場合（Ｖ
GS＝−２．５Ｖ）とを比べると後者の場合のＭＯＳゲー
ト容量の容量値は前者の場合の容量値の約１／６以下に
低減する。つまり入力インピーダンスが大きくアンバラ
ンスとなり非常にノイズの影響を受けやすいことがわか
る。
【００１５】従って、本発明は、入力信号の電位により
入力インピーダンスのアンバランスが生じることのな
い。耐ノイズ性に優れたチョッパ型差動増幅器を提供す
ることを目的とするものである。
入力インピーダンスのアンバランスが生じることのな
い。耐ノイズ性に優れたチョッパ型差動増幅器を提供す
ることを目的とするものである。
【００１６】
【課題を解決するための手段】本発明のチョッパ型差動
増幅器は、差動増幅器と、それぞれ前記差動増幅器の第
１の入力端及び第２の入力端のそれぞれに接続された第
１のＭＯＳゲート容量及び第２のＭＯＳゲート容量と、
外部から入力されるサンプリング信号に応じて前記第１
のＭＯＳゲート容量及び前記第２のＭＯＳゲート容量を
プリチャージ電圧端子に与えられた電圧により予め所定
電圧にプリチャージするためのプリチャージ手段とを含
み、プリチャージされた前記第１のＭＯＳゲート容量及
び前記第２のＭＯＳゲート容量を介して入力される第１
の入力信号及び第２の入力信号のレベル変化を二値化し
て前記差動増幅器の出力端から取出すように構成された
チョッパ型差動増幅器において、前記第１のＭＯＳゲー
ト容量及び前記第２のＭＯＳゲート容量を、これら二つ
のＭＯＳゲート容量がアキュミュレーション状態になる
ようにプリチャージするように構成したことを特徴とす
る。
増幅器は、差動増幅器と、それぞれ前記差動増幅器の第
１の入力端及び第２の入力端のそれぞれに接続された第
１のＭＯＳゲート容量及び第２のＭＯＳゲート容量と、
外部から入力されるサンプリング信号に応じて前記第１
のＭＯＳゲート容量及び前記第２のＭＯＳゲート容量を
プリチャージ電圧端子に与えられた電圧により予め所定
電圧にプリチャージするためのプリチャージ手段とを含
み、プリチャージされた前記第１のＭＯＳゲート容量及
び前記第２のＭＯＳゲート容量を介して入力される第１
の入力信号及び第２の入力信号のレベル変化を二値化し
て前記差動増幅器の出力端から取出すように構成された
チョッパ型差動増幅器において、前記第１のＭＯＳゲー
ト容量及び前記第２のＭＯＳゲート容量を、これら二つ
のＭＯＳゲート容量がアキュミュレーション状態になる
ようにプリチャージするように構成したことを特徴とす
る。
【００１７】
【実施例】次に、本発明の好適な実施例について図面を
参照して説明する。図１（ａ）は本発明の第１の実施例
の回路図である。同図を参照すると本実施例は、差動増
幅器１と、ゲート電極が差動増幅器１の入力端２に接続
され下部電極に入力信号ＶＩ(+) が印加されるＭＯＳゲ
ート容量ＣＧ1 と、ゲート電極が差動増幅器１の入力端
３に接続され下部電極に入力信号ＶＩ(-) が印加される
ＭＯＳゲート容量ＣＧ2 と、ゲート電極にサンプリング
信号Ｓ11が印加され、ドレイン電極がプリチャージ電圧
端子４に接続されソース電極が差動増幅器１の入力端２
に接続されたｎチャネル型ＭＯＳ−ＦＥＴＱＮ11と、ゲ
ート電極にサンプリング信号Ｓ11が印加され、ドレイン
電極がプリチャージ電圧端子４に接続されソース電極が
差動増幅器１の入力端３に接続されたｎチャネル型ＭＯ
Ｓ−ＦＥＴＱＮ12とで構成される。差動増幅器１の出力
端からは出力信号ＶＯが出力され、プリチャージ電圧端
子４には、差動増幅器１の電源電圧Ｖdd以上の電圧ＶP
を供給する。
参照して説明する。図１（ａ）は本発明の第１の実施例
の回路図である。同図を参照すると本実施例は、差動増
幅器１と、ゲート電極が差動増幅器１の入力端２に接続
され下部電極に入力信号ＶＩ(+) が印加されるＭＯＳゲ
ート容量ＣＧ1 と、ゲート電極が差動増幅器１の入力端
３に接続され下部電極に入力信号ＶＩ(-) が印加される
ＭＯＳゲート容量ＣＧ2 と、ゲート電極にサンプリング
信号Ｓ11が印加され、ドレイン電極がプリチャージ電圧
端子４に接続されソース電極が差動増幅器１の入力端２
に接続されたｎチャネル型ＭＯＳ−ＦＥＴＱＮ11と、ゲ
ート電極にサンプリング信号Ｓ11が印加され、ドレイン
電極がプリチャージ電圧端子４に接続されソース電極が
差動増幅器１の入力端３に接続されたｎチャネル型ＭＯ
Ｓ−ＦＥＴＱＮ12とで構成される。差動増幅器１の出力
端からは出力信号ＶＯが出力され、プリチャージ電圧端
子４には、差動増幅器１の電源電圧Ｖdd以上の電圧ＶP
を供給する。
【００１８】尚、本実施例において、差動増幅器１とし
ては、図５（ａ）に示した回路を用いる。又、ＭＯＳゲ
ート容量ＣＧ1 及びＣＧ2 としては、図６（ａ）に示し
た構造のものを用いる。これら差動増幅器の動作及びＭ
ＯＳゲート容量のバイアス依存性などは、既に述べたも
のと同一である。
ては、図５（ａ）に示した回路を用いる。又、ＭＯＳゲ
ート容量ＣＧ1 及びＣＧ2 としては、図６（ａ）に示し
た構造のものを用いる。これら差動増幅器の動作及びＭ
ＯＳゲート容量のバイアス依存性などは、既に述べたも
のと同一である。
【００１９】次に、図１（ｂ）に示すタイミング図を参
照して、本実施例の動作の説明をする。先ず、ＭＯＳゲ
ート容量ＣＧ1 及びＣＧ2 の下部電極に入力信号ＶＩ
(+) 及びＶＩ(-) が印加されると共にサンプリング信号
Ｓ11がハイレベルとなりｎチャネル型ＭＯＳ−ＦＥＴＱ
Ｎ11及びＱＮ12がオンする。その結果、差動増幅器１の
入力端２及び３（ＭＯＳゲート容量ＣＧ1 及びＣＧ2 の
ゲート電極）がプリチャージ電圧端子４の電圧ＶP （Ｖ
P ≧Ｖdd）にプリチャージされ、ＭＯＳゲート容量ＣＧ
1 にはＶＩ(+) −ＶP に比例した電荷が蓄積され、ＭＯ
Ｓゲート容量ＣＧ2 にはＶＩ(-) −ＶP に比例した電荷
が蓄えられる。ここで、サンプリング信号Ｓ11のハイレ
ベルＶH1は、ｎチャネル型ＭＯＳ−ＦＥＴＱＮ11及びＱ
Ｎ12のしきい値電圧をＶTNとするとき、ＶH1≧ＶP ＋Ｖ
TNに設定する。
照して、本実施例の動作の説明をする。先ず、ＭＯＳゲ
ート容量ＣＧ1 及びＣＧ2 の下部電極に入力信号ＶＩ
(+) 及びＶＩ(-) が印加されると共にサンプリング信号
Ｓ11がハイレベルとなりｎチャネル型ＭＯＳ−ＦＥＴＱ
Ｎ11及びＱＮ12がオンする。その結果、差動増幅器１の
入力端２及び３（ＭＯＳゲート容量ＣＧ1 及びＣＧ2 の
ゲート電極）がプリチャージ電圧端子４の電圧ＶP （Ｖ
P ≧Ｖdd）にプリチャージされ、ＭＯＳゲート容量ＣＧ
1 にはＶＩ(+) −ＶP に比例した電荷が蓄積され、ＭＯ
Ｓゲート容量ＣＧ2 にはＶＩ(-) −ＶP に比例した電荷
が蓄えられる。ここで、サンプリング信号Ｓ11のハイレ
ベルＶH1は、ｎチャネル型ＭＯＳ−ＦＥＴＱＮ11及びＱ
Ｎ12のしきい値電圧をＶTNとするとき、ＶH1≧ＶP ＋Ｖ
TNに設定する。
【００２０】続いて、サンプリング信号Ｓ11がロウレベ
ルになりｎチャネル型ＭＯＳ−ＦＥＴＱＮ11及びＱＮ12
がオフし、ＭＯＳゲート容量ＣＧ1 及びＣＧ2 に蓄えら
れた電荷が保存され、その後入力信号（本実施例の場合
はＶＩ(+) ）が変化する。このとき、入力信号ＶＩ(+)
が、図１（ｂ）中に実線で示すように、僅かに上昇した
場合には、ＭＯＳゲート容量ＣＧ1 の電荷が保存されて
いることから差動増幅器１の入力端２の電位Ｖ(+) もプ
リチャージ電圧ＶP より僅かに高い電位となり（実線で
図示する）、差動増幅器１の出力端からは、実線で示す
ようなハイレベルの出力信号ＶＯが出力される。一方、
入力信号ＶＩ(+) が僅かに下降した場合（破線で図示す
る）も同様に、差動増幅器１の入力端２の電位Ｖ(+) が
プリチャージ電圧ＶP より僅かに低い電位（破線で図示
する）となり、差動増幅器１の出力端から破線で図示す
るようなロウレベルの出力信号Ｖ０が出力される。
ルになりｎチャネル型ＭＯＳ−ＦＥＴＱＮ11及びＱＮ12
がオフし、ＭＯＳゲート容量ＣＧ1 及びＣＧ2 に蓄えら
れた電荷が保存され、その後入力信号（本実施例の場合
はＶＩ(+) ）が変化する。このとき、入力信号ＶＩ(+)
が、図１（ｂ）中に実線で示すように、僅かに上昇した
場合には、ＭＯＳゲート容量ＣＧ1 の電荷が保存されて
いることから差動増幅器１の入力端２の電位Ｖ(+) もプ
リチャージ電圧ＶP より僅かに高い電位となり（実線で
図示する）、差動増幅器１の出力端からは、実線で示す
ようなハイレベルの出力信号ＶＯが出力される。一方、
入力信号ＶＩ(+) が僅かに下降した場合（破線で図示す
る）も同様に、差動増幅器１の入力端２の電位Ｖ(+) が
プリチャージ電圧ＶP より僅かに低い電位（破線で図示
する）となり、差動増幅器１の出力端から破線で図示す
るようなロウレベルの出力信号Ｖ０が出力される。
【００２１】本実施例において、プリチャージ電圧ＶP
を差動増幅器１の電源電圧Ｖddに等しい値、つまりＶP
＝Ｖddに設定した場合、０≦ＶＩ(+) ≦Ｖdd、０≦ＶＩ
(-)≦Ｖddである。従って、ＭＯＳゲート容量ＣＧ1 及
びＣＧ2 は常にアキュミュレーション状態にバイアスさ
れる（ゲート電極−下部電極間電圧ＶGS≧ＯＶ）。この
結果、ＭＯＳゲート容量ＣＧ1 及びＣＧ2 が図６（ｂ）
中に実線で示されるようなバイアス依存性を有する場合
でも、ＭＯＳゲート容量ＣＧ1 及びＣＧ2 の容量値は入
力信号の電位によらず、一定値となりアンバランスにな
ることがない。従って、差動増幅器１の入力端２及び３
にたとえば同一電荷が注入されて同相ノイズが印加され
た場合でも、その影響は、差動増幅器１の二つの入力端
の電位に対しては、図１（ｂ）中に▽Ｖ(+) 及び▽Ｖ
(-) で示すように、同一振幅の電位変化となって現われ
るので、出力端子５からは同図中に▽ＶＯで示すよう
に、正しい出力レベルであるハイレベルの出力信号が常
に出力される。
を差動増幅器１の電源電圧Ｖddに等しい値、つまりＶP
＝Ｖddに設定した場合、０≦ＶＩ(+) ≦Ｖdd、０≦ＶＩ
(-)≦Ｖddである。従って、ＭＯＳゲート容量ＣＧ1 及
びＣＧ2 は常にアキュミュレーション状態にバイアスさ
れる（ゲート電極−下部電極間電圧ＶGS≧ＯＶ）。この
結果、ＭＯＳゲート容量ＣＧ1 及びＣＧ2 が図６（ｂ）
中に実線で示されるようなバイアス依存性を有する場合
でも、ＭＯＳゲート容量ＣＧ1 及びＣＧ2 の容量値は入
力信号の電位によらず、一定値となりアンバランスにな
ることがない。従って、差動増幅器１の入力端２及び３
にたとえば同一電荷が注入されて同相ノイズが印加され
た場合でも、その影響は、差動増幅器１の二つの入力端
の電位に対しては、図１（ｂ）中に▽Ｖ(+) 及び▽Ｖ
(-) で示すように、同一振幅の電位変化となって現われ
るので、出力端子５からは同図中に▽ＶＯで示すよう
に、正しい出力レベルであるハイレベルの出力信号が常
に出力される。
【００２２】ここで、ゲート絶縁膜とシリコン結晶との
界面に捕獲された電荷やゲート電極とシリコン結晶との
仕事関数差のためにＭＯＳゲート容量値のバイアス依存
性がシフトすることはよく知られた現象である。いま、
例えば図６（ｂ）中に破線で示したように、容量値のバ
イアス依存性が正方向に電圧ＶSH分だけシフトしたとす
る。この場合には、プリチャージ電圧ＶP を差動増幅器
１の電源電圧ＶddよりＶSH分だけ高い電圧以上、つま
り、ＶP ≧Ｖdd＋ＶSHに設定する。これにより、ＭＯＳ
ゲート容量ＣＧ1 及びＣＧ2 が常にＶGS≧ＶSHとなるよ
うにバイアスされるので、ＭＯＳゲート容量ＣＧ1 及び
ＣＧ2 の容量値は入力信号の電位によらず一定値となり
アンバランスになることがないようにすることができ
る。すなわち、前述したように、差動増幅器１の二つの
入力端に同相ノイズが印加された場合でも正しい出力信
号が常に出力されるようにできる。
界面に捕獲された電荷やゲート電極とシリコン結晶との
仕事関数差のためにＭＯＳゲート容量値のバイアス依存
性がシフトすることはよく知られた現象である。いま、
例えば図６（ｂ）中に破線で示したように、容量値のバ
イアス依存性が正方向に電圧ＶSH分だけシフトしたとす
る。この場合には、プリチャージ電圧ＶP を差動増幅器
１の電源電圧ＶddよりＶSH分だけ高い電圧以上、つま
り、ＶP ≧Ｖdd＋ＶSHに設定する。これにより、ＭＯＳ
ゲート容量ＣＧ1 及びＣＧ2 が常にＶGS≧ＶSHとなるよ
うにバイアスされるので、ＭＯＳゲート容量ＣＧ1 及び
ＣＧ2 の容量値は入力信号の電位によらず一定値となり
アンバランスになることがないようにすることができ
る。すなわち、前述したように、差動増幅器１の二つの
入力端に同相ノイズが印加された場合でも正しい出力信
号が常に出力されるようにできる。
【００２３】次に本発明の第２の実施例について説明す
る。図２（ａ）は本発明の第２の実施例の回路図であ
る。同図を参照すると本実施例は図１（ａ）に示した第
１の実施例に加えて、ゲート電極とドレイン電極とが接
続節点Ｎに接続され、ソース電極が差動増幅器１の入力
端２に接続されたダイオード接続のｎチャネル型ＭＯＳ
−ＦＥＴＱＮ13と、ゲート電極とドレイン電極とが接続
節点Ｎに接続され、ソース電極が差動増幅器１の入力端
３に接続されたダイオード接続のｎチャネル型ＭＯＳ−
ＦＥＴＱＮ14と、ゲート電極にサンプリング信号Ｓ12が
印加され、ドレイン電極がプリチャージ電圧端子４（電
圧Ｖdd）にソース電極が接続節点Ｎに接続されたｎチャ
ネル型ＭＯＳ−ＦＥＴＱＮ15と、一端が接続節点Ｎに接
続され他端にサンプリング信号Ｓ13が印加される容量素
子Ｃ11とが付加されている。ｎチャネル型ＭＯＳ−ＦＥ
ＴＱＮ11、ＱＮ12及びＱＮ15のゲート電極にはサンプリ
ング信号Ｓ12が印加されている。
る。図２（ａ）は本発明の第２の実施例の回路図であ
る。同図を参照すると本実施例は図１（ａ）に示した第
１の実施例に加えて、ゲート電極とドレイン電極とが接
続節点Ｎに接続され、ソース電極が差動増幅器１の入力
端２に接続されたダイオード接続のｎチャネル型ＭＯＳ
−ＦＥＴＱＮ13と、ゲート電極とドレイン電極とが接続
節点Ｎに接続され、ソース電極が差動増幅器１の入力端
３に接続されたダイオード接続のｎチャネル型ＭＯＳ−
ＦＥＴＱＮ14と、ゲート電極にサンプリング信号Ｓ12が
印加され、ドレイン電極がプリチャージ電圧端子４（電
圧Ｖdd）にソース電極が接続節点Ｎに接続されたｎチャ
ネル型ＭＯＳ−ＦＥＴＱＮ15と、一端が接続節点Ｎに接
続され他端にサンプリング信号Ｓ13が印加される容量素
子Ｃ11とが付加されている。ｎチャネル型ＭＯＳ−ＦＥ
ＴＱＮ11、ＱＮ12及びＱＮ15のゲート電極にはサンプリ
ング信号Ｓ12が印加されている。
【００２４】本実施例において、プリチャージ電圧端子
４には差動増幅器１の電源電圧Ｖddに等しい電圧が与え
られている。すなわち、第１の実施例ではＶP ≧Ｖddで
あったのに対して、本実施例ではＶP ＝Ｖddである。
又、サンプリング信号Ｓ12及びＳ13に関してそのハイレ
ベルＶH ＝Ｖddである。
４には差動増幅器１の電源電圧Ｖddに等しい電圧が与え
られている。すなわち、第１の実施例ではＶP ≧Ｖddで
あったのに対して、本実施例ではＶP ＝Ｖddである。
又、サンプリング信号Ｓ12及びＳ13に関してそのハイレ
ベルＶH ＝Ｖddである。
【００２５】次に図２（ｂ）に示すタイミングチャート
図を参照して本実施例の動作説明を行う。先ず、ＭＯＳ
ゲート容量ＣＧ1 及びＣＧ2 の下部電極に入力信号ＶＩ
(+)及びＶＩ(-) が印加されると共に、初めにサンプリ
ング信号Ｓ12がハイレベル（＝Ｖdd）となり、ｎチャネ
ル型ＭＯＳ−ＦＥＴＱＮ11、ＱＮ12及びＱＮ15がオンす
る。この結果、差動増幅器１の二つの入力端２、３（Ｍ
ＯＳゲート容量ＣＧ1及びＣＧ2 のゲート電極）と接続
節点Ｎの電位ＶA が、ＶA ＝Ｖdd−ＶTN（ＶTNはｎチャ
ネル型ＭＯＳ−ＦＥＴＱＮ11、ＱＮ12及びＱＮ15のしき
い値電圧）までチャージアップされる。
図を参照して本実施例の動作説明を行う。先ず、ＭＯＳ
ゲート容量ＣＧ1 及びＣＧ2 の下部電極に入力信号ＶＩ
(+)及びＶＩ(-) が印加されると共に、初めにサンプリ
ング信号Ｓ12がハイレベル（＝Ｖdd）となり、ｎチャネ
ル型ＭＯＳ−ＦＥＴＱＮ11、ＱＮ12及びＱＮ15がオンす
る。この結果、差動増幅器１の二つの入力端２、３（Ｍ
ＯＳゲート容量ＣＧ1及びＣＧ2 のゲート電極）と接続
節点Ｎの電位ＶA が、ＶA ＝Ｖdd−ＶTN（ＶTNはｎチャ
ネル型ＭＯＳ−ＦＥＴＱＮ11、ＱＮ12及びＱＮ15のしき
い値電圧）までチャージアップされる。
【００２６】続いて、サンプリング信号Ｓ12がロウとな
りｎチャネル型ＭＯＳ−ＦＥＴＱＮ11、ＱＮ12及びＱＮ
15がオフすると同時に、サンプリング信号Ｓ13がハイレ
ベル（＝Ｖdd）となり接続節点Ｎの電位ＶA が容量素子
Ｃ11により、ＶA ＝２Ｖdd−ＶTNまで押し上げられる。
その結果ｎチャネル型ＭＯＳ−ＦＥＴＱＮ13及びＱＮ14
がオンするので電荷が移動して、差動増幅器１の二つの
入力端２、３の電位Ｖ(+) 及びＶ(-) は下記の式で与
えられる電位まで上昇する。その結果、ｎチャネル型Ｍ
ＯＳ−ＦＥＴＱＮ13及びＱＮ14は再びオフする。
りｎチャネル型ＭＯＳ−ＦＥＴＱＮ11、ＱＮ12及びＱＮ
15がオフすると同時に、サンプリング信号Ｓ13がハイレ
ベル（＝Ｖdd）となり接続節点Ｎの電位ＶA が容量素子
Ｃ11により、ＶA ＝２Ｖdd−ＶTNまで押し上げられる。
その結果ｎチャネル型ＭＯＳ−ＦＥＴＱＮ13及びＱＮ14
がオンするので電荷が移動して、差動増幅器１の二つの
入力端２、３の電位Ｖ(+) 及びＶ(-) は下記の式で与
えられる電位まで上昇する。その結果、ｎチャネル型Ｍ
ＯＳ−ＦＥＴＱＮ13及びＱＮ14は再びオフする。
【００２７】
【００２８】式より、容量素子Ｃ11の値を適宜設定す
ることにより、ＭＯＳゲート容量ＣＧ1 及びＣＧ2 のゲ
ート電極電位Ｖ(+) 、Ｖ(-) をＶ(+) ＝Ｖ(-) ≧Ｖddを
満足する任意の電位に設定できる。
ることにより、ＭＯＳゲート容量ＣＧ1 及びＣＧ2 のゲ
ート電極電位Ｖ(+) 、Ｖ(-) をＶ(+) ＝Ｖ(-) ≧Ｖddを
満足する任意の電位に設定できる。
【００２９】続いて、サンプリング信号Ｓ13がロウレベ
ルとなってＭＯＳゲート容量ＣＧ1及びＣＧ2 に蓄えら
れた電荷が保存された後、入力信号ＶＩ(+) が変化し出
力信号が出力される。
ルとなってＭＯＳゲート容量ＣＧ1及びＣＧ2 に蓄えら
れた電荷が保存された後、入力信号ＶＩ(+) が変化し出
力信号が出力される。
【００３０】本実施例においては、差動増幅器１の二つ
の入力端２、３つまりＭＯＳゲート容量ＣＧ1 及びＣＧ
2 のゲート電位を、差動増幅器１の電源電圧Ｖddと等し
いか又はそれ以上に設定できる。従って、前述した第１
の実施例と同様に、ＭＯＳゲート容量ＣＧ1 及びＣＧ2
の容量値が入力信号の電位によらず一定値となりアンバ
ランスになるようなことはなく、差動増幅器１の二つの
入力端２、３に同相ノイズが印加された場合でも、正し
いレベルの出力信号が常に出力される。
の入力端２、３つまりＭＯＳゲート容量ＣＧ1 及びＣＧ
2 のゲート電位を、差動増幅器１の電源電圧Ｖddと等し
いか又はそれ以上に設定できる。従って、前述した第１
の実施例と同様に、ＭＯＳゲート容量ＣＧ1 及びＣＧ2
の容量値が入力信号の電位によらず一定値となりアンバ
ランスになるようなことはなく、差動増幅器１の二つの
入力端２、３に同相ノイズが印加された場合でも、正し
いレベルの出力信号が常に出力される。
【００３１】又、図１（ａ）に示される第１の実施例で
はＶP やサンプリング信号Ｓ11のハイレベルが電源電圧
Ｖddよりも高いことから、チャージポンプ等の昇圧手段
が必要となるが、本実施例では電源電圧Ｖddよりも高い
電圧端子やサンプリング信号を必要としないので、チャ
ージポンプ回路等の昇圧手段は不要である。
はＶP やサンプリング信号Ｓ11のハイレベルが電源電圧
Ｖddよりも高いことから、チャージポンプ等の昇圧手段
が必要となるが、本実施例では電源電圧Ｖddよりも高い
電圧端子やサンプリング信号を必要としないので、チャ
ージポンプ回路等の昇圧手段は不要である。
【００３２】次に、本発明の第３の実施例について説明
する。図３（ａ）は本発明の第３の実施例の回路図であ
る。同図を参照すると本実施例は、図２（ａ）に示した
第２の実施例に加えて、ゲート電極にサンプリング信号
Ｓ14が印加され、ドレイン電極及びソース電極が差動増
幅器１の二つの入力端２、３のそれぞれに接続されたイ
コライズ用ｎチャネル型ＭＯＳ−ＦＥＴＱＮ16が付加さ
れている。
する。図３（ａ）は本発明の第３の実施例の回路図であ
る。同図を参照すると本実施例は、図２（ａ）に示した
第２の実施例に加えて、ゲート電極にサンプリング信号
Ｓ14が印加され、ドレイン電極及びソース電極が差動増
幅器１の二つの入力端２、３のそれぞれに接続されたイ
コライズ用ｎチャネル型ＭＯＳ−ＦＥＴＱＮ16が付加さ
れている。
【００３３】以下に、図３（ｂ）に示すタイミングチャ
ート図を参照しながらイコライズ用ｎチャネル型ＭＯＳ
−ＦＥＴＱＮ16の動作を説明する。サンプリング期間
（図３（ｂ）中、サンプリング信号Ｓ12に続いてサンプ
リング信号Ｓ13がハイレベルにある期間）中、サンプリ
ング信号Ｓ14はハイレベルとなっており、イコライズ用
ｎチャネル型ＭＯＳ−ＦＥＴＱＮ16がオンしている。従
って、差動増幅器１の二つの入力端２、３間が短絡され
て、サンプリング期間中に生じたオフセット電圧は減殺
される。ここで、サンプリング信号Ｓ14のハイレベルＶ
H4は、イコライズ用ｎチャネル型ＭＯＳ−ＦＥＴＱＮ16
のしきい値電圧をＶTNとするとき、ＶH4≧Ｖ(+) ＋ＶTN
に設定する。本実施例においても、差動増幅器１の二つ
の入力端に印加された同相ノイズに拘らず正しい出力信
号が常に出力されるので誤動作は起らない。
ート図を参照しながらイコライズ用ｎチャネル型ＭＯＳ
−ＦＥＴＱＮ16の動作を説明する。サンプリング期間
（図３（ｂ）中、サンプリング信号Ｓ12に続いてサンプ
リング信号Ｓ13がハイレベルにある期間）中、サンプリ
ング信号Ｓ14はハイレベルとなっており、イコライズ用
ｎチャネル型ＭＯＳ−ＦＥＴＱＮ16がオンしている。従
って、差動増幅器１の二つの入力端２、３間が短絡され
て、サンプリング期間中に生じたオフセット電圧は減殺
される。ここで、サンプリング信号Ｓ14のハイレベルＶ
H4は、イコライズ用ｎチャネル型ＭＯＳ−ＦＥＴＱＮ16
のしきい値電圧をＶTNとするとき、ＶH4≧Ｖ(+) ＋ＶTN
に設定する。本実施例においても、差動増幅器１の二つ
の入力端に印加された同相ノイズに拘らず正しい出力信
号が常に出力されるので誤動作は起らない。
【００３４】尚、上記イコライズ用ｎチャネル型ＭＯＳ
−ＦＥＴを図１（ａ）に示した第１の実施例に付加した
場合にも、同様の効果が得られることは明らかである。
−ＦＥＴを図１（ａ）に示した第１の実施例に付加した
場合にも、同様の効果が得られることは明らかである。
【００３５】
【発明の効果】以上説明したように、本発明のチョッパ
型差動増幅器は、サンプリング期間中は、差動増幅器の
二つの入力端（ＭＯＳゲート容量のゲート電極）が差動
増幅器の電源電圧値以上の電圧にチャージアップされ、
入力用ＭＯＳゲート容量が常にアキュミュレーション状
態にあるように構成されている。
型差動増幅器は、サンプリング期間中は、差動増幅器の
二つの入力端（ＭＯＳゲート容量のゲート電極）が差動
増幅器の電源電圧値以上の電圧にチャージアップされ、
入力用ＭＯＳゲート容量が常にアキュミュレーション状
態にあるように構成されている。
【００３６】これにより本発明によれば、入力用ＭＯＳ
ゲート容量の容量値が入力信号の電位に拘りなく一定値
を保ちアンバランスになるようなことがない。従って、
差動増幅器の二つの入力端に同相ノイズが印加された場
合でも正しい出力信号が常に出力され、誤動作すること
のない耐ノイズ性に優れたチョッパ型差動増幅器を提供
できる。
ゲート容量の容量値が入力信号の電位に拘りなく一定値
を保ちアンバランスになるようなことがない。従って、
差動増幅器の二つの入力端に同相ノイズが印加された場
合でも正しい出力信号が常に出力され、誤動作すること
のない耐ノイズ性に優れたチョッパ型差動増幅器を提供
できる。
【００３７】更に、差動増幅器の二つの入力端間にイコ
ライズ用のＭＯＳＦＥＴを設け、サンプリング期間中導
通するように構成することにより、サンプリング期間中
に両入力端間に生じたオフセット電圧を減殺して、耐ノ
イズ性をより高めることができる。
ライズ用のＭＯＳＦＥＴを設け、サンプリング期間中導
通するように構成することにより、サンプリング期間中
に両入力端間に生じたオフセット電圧を減殺して、耐ノ
イズ性をより高めることができる。
【図１】分図（ａ）は、本発明の第１の実施例の回路図
である。分図（ｂ）は、分図（ａ）に示す回路のタイミ
ングチャート図である。
である。分図（ｂ）は、分図（ａ）に示す回路のタイミ
ングチャート図である。
【図２】分図（ａ）は、本発明の第２の実施例の回路図
である。分図（ｂ）は、分図（ａ）に示す回路のタイミ
ングチャート図である。
である。分図（ｂ）は、分図（ａ）に示す回路のタイミ
ングチャート図である。
【図３】分図（ａ）は、本発明の第３の実施例の回路図
である。分図（ｂ）は、分図（ａ）に示す回路のタイミ
ングチャート図である。
である。分図（ｂ）は、分図（ａ）に示す回路のタイミ
ングチャート図である。
【図４】分図（ａ）は、従来のチョッパ型差動増幅器の
一例の回路図である。分図（ｂ）は、分図（ａ）に示す
回路のタイミングチャート図である。
一例の回路図である。分図（ｂ）は、分図（ａ）に示す
回路のタイミングチャート図である。
【図５】分図（ａ）は、チョッパ型差動増幅器に用いら
れる差動増幅器の一例の回路図である。分図（ｂ）は、
分図（ａ）に示す回路の入出力特性を示す図である。
れる差動増幅器の一例の回路図である。分図（ｂ）は、
分図（ａ）に示す回路の入出力特性を示す図である。
【図６】分図（ａ）は、チョッパ型差動増幅器に用いら
れるＭＯＳゲート容量の一例の構造を示す断面図であ
る。分図（ｂ）は、分図（ａ）に示すＭＯＳゲート容量
のバイアス電圧依存性を示す図である。
れるＭＯＳゲート容量の一例の構造を示す断面図であ
る。分図（ｂ）は、分図（ａ）に示すＭＯＳゲート容量
のバイアス電圧依存性を示す図である。
１ 差動増幅器 ２，３ 入力端 ４ プリチャージ電圧端子 ５ 出力端子 ６ 電源電圧端子 ７ ｐ型シリコン基板 ８ ｎウェル ９ 下部電極 １０ ｎ+ 拡散層 １１ ゲート電極
Claims (4)
- 【請求項１】 差動増幅器と、それぞれ前記差動増幅器
の第１の入力端及び第２の入力端のそれぞれに接続され
た第１のＭＯＳゲート容量及び第２のＭＯＳゲート容量
と、外部から入力されるサンプリング信号に応じて前記
第１のＭＯＳゲート容量及び前記第２のＭＯＳゲート容
量をプリチャージ電圧端子に与えられた電圧により予め
所定電圧にプリチャージするためのプリチャージ手段と
を含み、 プリチャージされた前記第１のＭＯＳゲート容量及び前
記第２のＭＯＳゲート容量を介して入力される第１の入
力信号及び第２の入力信号のレベル変化を二値化して前
記差動増幅器の出力端から取出すように構成されたチョ
ッパ型差動増幅器において、 前記第１のＭＯＳゲート容量及び前記第２のＭＯＳゲー
ト容量を、これら二つのＭＯＳゲート容量がアキュミュ
レーション状態になるようにプリチャージするように構
成したことを特徴とするチョッパ型差動増幅器。 - 【請求項２】 請求項１記載のチョッパ型差動増幅器に
おいて、 前記プリチャージ手段を、前記差動増幅器の第１の入力
端と前記プリチャージ電圧端子との間及び前記差動増幅
器の第２の入力端と前記プリチャージ電圧端子との間に
それぞれ電流経路をなすように設けられ、導通状態が前
記サンプリング信号により制御される第１のＭＯＳＦＥ
Ｔ及び第２のＭＯＳＦＥＴで構成し、 前記プリチャージ電圧端子に前記差動増幅器の電源電圧
値以上の電圧を与えるように構成したことを特徴とする
チョッパ型差動増幅器。 - 【請求項３】 請求項２記載のチョッパ型差動増幅器に
おいて、 前記プリチャージ手段の前記第１のＭＯＳＦＥＴ及び前
記第２のＭＯＳＦＥＴに加えて、 一方の端子に第２のサンプリング信号が入力される容量
と、 前記容量の他方の電極と前記差動増幅器の第１の入力端
との間にこの方向に順方向となるように設けられたダイ
オード接続の第３のＭＯＳＦＥＴ及び、前記容量の他方
の電極と前記差動増幅器の第２の入力端との間にこの方
向に順方向になるように設けられたダイオード接続の第
４のＭＯＳＦＥＴと、 前記容量の他方の電極と前記プリチャージ電圧端子との
間に電流経路をなすように設けられ、導通状態が前記サ
ンプリング信号により制御される第５のＭＯＳＦＥＴと
を設け、 前記プリチャージ電圧端子に前記差動増幅器の電源電圧
値以上の電圧を与えるのに換えて前記電源電圧値以下の
電圧を与え、 前記サンプリング信号及び前記第２のサンプリング信号
により前記プリチャージ電圧端子に与えられた電圧を前
記差動増幅器の電源電圧値以上に昇圧し、その昇圧した
電圧で前記第１のＭＯＳゲート容量及び前記第２のＭＯ
Ｓゲート容量をプリチャージするように構成したことを
特徴とするチョッパ型差動増幅器。 - 【請求項４】 請求項２または請求項３記載のチョッパ
型差動増幅器において、 前記差動増幅器の第１の入力端及び第２の入力端の間に
電流経路をなすように接続され、導通状態が第３のサン
プリング信号によって制御されるイコライズ用の第６の
ＭＯＳＦＥＴを設け、 前記サンプリング信号及び前記第２のサンプリング信号
によって前記第１のＭＯＳゲート容量及び前記第２のＭ
ＯＳゲート容量がプリチャージされている期間における
前記差動増幅器の両入力端電位が同等になるように構成
したことを特徴とするチョッパ型差動増幅器。
Priority Applications (5)
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|---|---|---|---|
| JP5193786A JP2503902B2 (ja) | 1993-08-05 | 1993-08-05 | チョッパ型差動増幅器 |
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| JP5193786A JP2503902B2 (ja) | 1993-08-05 | 1993-08-05 | チョッパ型差動増幅器 |
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Family Applications (1)
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