JPS58121831A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS58121831A JPS58121831A JP57004554A JP455482A JPS58121831A JP S58121831 A JPS58121831 A JP S58121831A JP 57004554 A JP57004554 A JP 57004554A JP 455482 A JP455482 A JP 455482A JP S58121831 A JPS58121831 A JP S58121831A
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- JP
- Japan
- Prior art keywords
- mos
- complementary
- pair
- transistor
- pairs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路装置に関するものであル、特に相補形
ＭＯ８アナログスイッチを用いたサンプル・ホールド回
路（以下Ｓ／Ｈ回路と略す）における過渡雑音を補償す
るのに有効な方法を提供するものである。
ＭＯ８アナログスイッチを用いたサンプル・ホールド回
路（以下Ｓ／Ｈ回路と略す）における過渡雑音を補償す
るのに有効な方法を提供するものである。
近年、デジタル技術の長足の進歩に伴ない、従来アナロ
グ量として情報処理されていた分野においても、アナロ
グ・デジタル変換器を用いて、アナログ量をデジタル量
に変換した後、デジタル処理を行う傾向が強まっている
。
グ量として情報処理されていた分野においても、アナロ
グ・デジタル変換器を用いて、アナログ量をデジタル量
に変換した後、デジタル処理を行う傾向が強まっている
。
アナログ・デジタル変換器の精度における感度の高い回
路として、８／Ｈ回路がある０例えば第１図の如き回路
構成が考えられる。
路として、８／Ｈ回路がある０例えば第１図の如き回路
構成が考えられる。
一般に、ＭＯ８Ｏ８アナメグスイッチ成する際に、単極
性ＭＯ８と、相補形ＭＯ８の使用が考えられるが、単極
性ＭＯ８）ランジスタではゲート電極とソース電極間に
しきい値による電圧降下が生ずる欠点があるため、アナ
ログスイッチとしては相補形が有利といえる。
性ＭＯ８と、相補形ＭＯ８の使用が考えられるが、単極
性ＭＯ８）ランジスタではゲート電極とソース電極間に
しきい値による電圧降下が生ずる欠点があるため、アナ
ログスイッチとしては相補形が有利といえる。
１ｇ１図においてアナログ入力端子１からアナログ電圧
が印加される。相補形ＭＯ８）９ンジスダ対４はアナロ
グスイッチとして用いられ、制御信号端子３がインバー
タ６を用いて前記相補形ＭＯ８トランジスタ対４のゲー
ト電極に接続されてお〕、制御信号端子３に正の電圧を
印加すれば導通する。
が印加される。相補形ＭＯ８）９ンジスダ対４はアナロ
グスイッチとして用いられ、制御信号端子３がインバー
タ６を用いて前記相補形ＭＯ８トランジスタ対４のゲー
ト電極に接続されてお〕、制御信号端子３に正の電圧を
印加すれば導通する。
このとき、アナログ入力端子１からアナログ電圧がホー
ルド容量５に充放電を行う０次に、制御信号端子２を負
電圧を印加すると、相補形ＭＯ８）ランジスタ対４は非
導通となシ、アナログ電圧はホールド容量５に保持され
、８／Ｈ出力端子３ｔ・ら出力される。
ルド容量５に充放電を行う０次に、制御信号端子２を負
電圧を印加すると、相補形ＭＯ８）ランジスタ対４は非
導通となシ、アナログ電圧はホールド容量５に保持され
、８／Ｈ出力端子３ｔ・ら出力される。
第１図のごとき回路は相補形ＭＯ８）ｊンジスタ対４の
ゲート電極とソース電極ま九はドレイン電極間に存在す
る浮遊容量のため、制御信号が正から負に変化するとき
に容量結合の過渡雑音が生じ、Ｓ／Ｈ回路にオフセット
−圧が生じていた。
ゲート電極とソース電極ま九はドレイン電極間に存在す
る浮遊容量のため、制御信号が正から負に変化するとき
に容量結合の過渡雑音が生じ、Ｓ／Ｈ回路にオフセット
−圧が生じていた。
この過渡雑音によるオフセット電圧を補償するため公知
の技術として従来第２図の如き回路が用いられていた。
の技術として従来第２図の如き回路が用いられていた。
第２図において第１図と同じ個所は同じ番号を用いてい
る。第１図との相異点は補償用相補形ＭＯ８）ランジス
タ対１７を追加した１ 点である。
る。第１図との相異点は補償用相補形ＭＯ８）ランジス
タ対１７を追加した１ 点である。
第２図は制御信号が正から負へと変化するときに第１図
と異なる動作をする。すなわち、制御信号が正から負へ
と変化するときに補償信号が負から正へと変化し、相補
形ＭＯ８）ランジスタ対４の過渡雑音を相補形ＭＯ８）
ランジスタ対１７によシ補償するものである。
と異なる動作をする。すなわち、制御信号が正から負へ
と変化するときに補償信号が負から正へと変化し、相補
形ＭＯ８）ランジスタ対４の過渡雑音を相補形ＭＯ８）
ランジスタ対１７によシ補償するものである。
通常、補償用相補形Ｍ０８トランジスタ１７の寸法はア
ナ筒グスイッチ用Ｍ０８トランジスタの約半分にすると
補償されることは公知である。この補償用相補形ム１０
８）：７ンジスタとアナログスイッチ用トランジスタの
寸法比が製造工程におけるバラツキで変動した場合は補
償が十分に行なわれず、サンプル・ホールド回路の誤差
を生じ、アナログ・デジタル変換器において精度の劣化
が生じる等の欠点があり九。
ナ筒グスイッチ用Ｍ０８トランジスタの約半分にすると
補償されることは公知である。この補償用相補形ム１０
８）：７ンジスタとアナログスイッチ用トランジスタの
寸法比が製造工程におけるバラツキで変動した場合は補
償が十分に行なわれず、サンプル・ホールド回路の誤差
を生じ、アナログ・デジタル変換器において精度の劣化
が生じる等の欠点があり九。
本発明は公知技術における欠点を改善し、製造工程にお
けるバラツキが生じても１回路的工夫によシ自動的に補
正が行なえるようにしたものである。
けるバラツキが生じても１回路的工夫によシ自動的に補
正が行なえるようにしたものである。
本発明は相補形Ｍ０８トランジスタ対の寸法が変化し長
線に、アナログスイッチ用トランジスタの変化に伴ない
、同じ割合で補償用トランジスタの変化が生じるように
構成したものである。仁のため製造工程のバラツキに対
し、Ｓ／Ｈ回路の特性劣化が生じず、アナログデジタル
変換器の精度劣化が生じること鉱ない。
線に、アナログスイッチ用トランジスタの変化に伴ない
、同じ割合で補償用トランジスタの変化が生じるように
構成したものである。仁のため製造工程のバラツキに対
し、Ｓ／Ｈ回路の特性劣化が生じず、アナログデジタル
変換器の精度劣化が生じること鉱ない。
本発明の実施例を図面を用ｉて詳細に説明する。
第３図は本発明の詳細な説明図である。第３図において
第１図および第２図と同じ個所には同じ番号を用いてい
る。
第１図および第２図と同じ個所には同じ番号を用いてい
る。
第３図Ｆｉ第２図におけゐ相補形ＭＯ８）ランジスタ対
１７をそれぞれ同極形Ｍ０８トランジスタ、のソース電
極とドレイン電極を接続したＭ０８トランジスタ対２７
および２７′に置換され九点にある。この構成とするこ
とで、相補形ＭＯ８）ランジスタ対４とほぼ同じ寸法の
ＭＯＳ）？ンジスタ対２７および２７′を使用すること
ができる。
１７をそれぞれ同極形Ｍ０８トランジスタ、のソース電
極とドレイン電極を接続したＭ０８トランジスタ対２７
および２７′に置換され九点にある。この構成とするこ
とで、相補形ＭＯ８）ランジスタ対４とほぼ同じ寸法の
ＭＯＳ）？ンジスタ対２７および２７′を使用すること
ができる。
ＭＯＳ ）２ンジスタ対２７および２７′は同極形ＭＯ
８）ランジスタの直列接続で構成されているため１等価
的に相補形ＭＯｆ９）ランジスタ対４の約手分の寸法と
なっている。
８）ランジスタの直列接続で構成されているため１等価
的に相補形ＭＯｆ９）ランジスタ対４の約手分の寸法と
なっている。
このため、製造工程におけるＭＯＳ）ランジスタ寸法の
バラツキに対し、同じ割合いの変動を受けることにな〕
、過渡雑音に対する補償は相補形ＭＯ８トランジスタ対
４の寸法に自動的に追従する。このことは、製造工程の
バラツキに対し十分に安定な過渡雑音補償を行うことで
あｆｉ、 ８／Ｈ回路の特性改善が大幅に得られ％特性
の優れたアナログ・デジタル変換器の実現に有効である
。
バラツキに対し、同じ割合いの変動を受けることにな〕
、過渡雑音に対する補償は相補形ＭＯ８トランジスタ対
４の寸法に自動的に追従する。このことは、製造工程の
バラツキに対し十分に安定な過渡雑音補償を行うことで
あｆｉ、 ８／Ｈ回路の特性改善が大幅に得られ％特性
の優れたアナログ・デジタル変換器の実現に有効である
。
もちろん、補償用ＭＯ８）ランジスタ対２７および２７
′はＭＯＳ）ランジスタ対４と近接して設計することが
好ましいことは！！＃製造業者にと多公知のむとである
。
′はＭＯＳ）ランジスタ対４と近接して設計することが
好ましいことは！！＃製造業者にと多公知のむとである
。
なお１本夾施例ではＮ形Ｍ０８トランジスタに制御信号
を印加し、Ｐ形ＭＯ８）ランジスタの制御信号はインバ
ータ６を用いて逆相制御信号を印加しているが、これは
Ｎ形とＰ形を逆にしても可能であるし、まえ差動制御信
号を用いることでも可能である０本発明は補償ＭＯ８）
ランジスタの構成にあるのであｐ１制御信号の印加方法
によらないことは前記説明から明らかである。
を印加し、Ｐ形ＭＯ８）ランジスタの制御信号はインバ
ータ６を用いて逆相制御信号を印加しているが、これは
Ｎ形とＰ形を逆にしても可能であるし、まえ差動制御信
号を用いることでも可能である０本発明は補償ＭＯ８）
ランジスタの構成にあるのであｐ１制御信号の印加方法
によらないことは前記説明から明らかである。
以上図面を用いて詳細に説明した如く、本発明を用いれ
ばホールド時の過渡雑音による誤差のない、製造工程の
バラツキに対し十分に安定な集積回路装置が容易に実現
可能である。
ばホールド時の過渡雑音による誤差のない、製造工程の
バラツキに対し十分に安定な集積回路装置が容易に実現
可能である。
第１図および第２図は従来用いられていた相補形ＭＯ８
アナログスイッチを用いたＩｓ／Ｈ回路の説明図、第３
図は本発明の詳細な説明図をそれぞれ示す。 １・・・・・・アナログ入力端子、２・・・・・・８／
Ｈ出力端子、３・・・・・・制御信号端子、４・・・・
・・相補形ＭＯ１９）ランジスタ対、１７．２７．２７
’−°・°・・相補形補償用へ１０８トランジスタ対、
５・・・・・・ホールド容量。 ６・・・・・・インバータ。 ￥１し） −？ ２ ■゛４
アナログスイッチを用いたＩｓ／Ｈ回路の説明図、第３
図は本発明の詳細な説明図をそれぞれ示す。 １・・・・・・アナログ入力端子、２・・・・・・８／
Ｈ出力端子、３・・・・・・制御信号端子、４・・・・
・・相補形ＭＯ１９）ランジスタ対、１７．２７．２７
’−°・°・・相補形補償用へ１０８トランジスタ対、
５・・・・・・ホールド容量。 ６・・・・・・インバータ。 ￥１し） −？ ２ ■゛４
Claims (1)
- ソースおよびドレインが並列接続された一導電型の第１
のトランジスタ対と、ソースおよびドレインが並列接続
された逆導電型の第２のトランジスタ対と、第１および
第２のトランジスタ対の各一方のゲートを共通にホール
ド容量に接続する手段と、該第１および第２のトランジ
スタ対の各他方のゲートに相補の駆動信号を供給する手
段とを有する集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57004554A JPS58121831A (ja) | 1982-01-14 | 1982-01-14 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57004554A JPS58121831A (ja) | 1982-01-14 | 1982-01-14 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58121831A true JPS58121831A (ja) | 1983-07-20 |
Family
ID=11587258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57004554A Pending JPS58121831A (ja) | 1982-01-14 | 1982-01-14 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58121831A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63108598A (ja) * | 1986-10-27 | 1988-05-13 | Sony Corp | サンプリングホ−ルド回路 |
| JPH09106692A (ja) * | 1996-07-19 | 1997-04-22 | Sony Corp | サンプリングホールド回路 |
| US7936329B2 (en) | 2005-04-27 | 2011-05-03 | Nec Corporation | Active matrix type display device and driving method thereof |
-
1982
- 1982-01-14 JP JP57004554A patent/JPS58121831A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63108598A (ja) * | 1986-10-27 | 1988-05-13 | Sony Corp | サンプリングホ−ルド回路 |
| JPH09106692A (ja) * | 1996-07-19 | 1997-04-22 | Sony Corp | サンプリングホールド回路 |
| US7936329B2 (en) | 2005-04-27 | 2011-05-03 | Nec Corporation | Active matrix type display device and driving method thereof |
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