JPS58164318A - アナログ／デイジタル変換装置 - Google Patents
アナログ／デイジタル変換装置Info
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- JPS58164318A JPS58164318A JP57047607A JP4760782A JPS58164318A JP S58164318 A JPS58164318 A JP S58164318A JP 57047607 A JP57047607 A JP 57047607A JP 4760782 A JP4760782 A JP 4760782A JP S58164318 A JPS58164318 A JP S58164318A
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- JP
- Japan
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- analog
- integrator
- constant current
- supplied
- switch
- Prior art date
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/122—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages
- H03M1/1225—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages using time-division multiplexing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/162—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in a single stage, i.e. recirculation type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/52—Input signal integrated with linear return to datum
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＰＣＭオーデ、イオ・システム等に用いられ
るアナログ／ディジタル変換装置に関する。
るアナログ／ディジタル変換装置に関する。
ＰＣＭオーディオ・システム等に用いられるアナログ／
ディジタル変換装置としては、高精度の特性が得られる
カウンタ式のものが用いられる事が多い。このカウンタ
式のアナログ／ディジタル変換装置の一例を第１図に示
す。同図において、／は積分器で演算増幅器／Ａとコン
デンサ／Ｂとで構成されている。そして、積分器／の入
力端にはサンプリング・スイッチコを介して入力端子３
が接続されると共に、定電流源部ｑが接続されている。
ディジタル変換装置としては、高精度の特性が得られる
カウンタ式のものが用いられる事が多い。このカウンタ
式のアナログ／ディジタル変換装置の一例を第１図に示
す。同図において、／は積分器で演算増幅器／Ａとコン
デンサ／Ｂとで構成されている。そして、積分器／の入
力端にはサンプリング・スイッチコを介して入力端子３
が接続されると共に、定電流源部ｑが接続されている。
サンプリング・スイッチλは所定のサンプリング・パル
スＰ８によってオンオフ制御され、入力端子３に供給さ
れる入力アナログ信号がサンプリング・パルスＰ８に応
じてスイッチングされる。積分器／はサンプリング・ス
イッチコを介して供給される入力アナログ信号に応じた
積分を行い、また、定電流源部ｑを構成する第１の定電
流源４Ａの定電流Ｉｏ及び第２の定電流源グＢの定電流
Ｉｔが電流スイッチｑＣ及びｌｌＤを介して供給されて
、これらに基づく積分を行う。定電流ＩＯ＋ｌｌ ｌｏと定電流Ｉ／との関係は、例えば、 １゜＝２
＋’ Ｉ □＝／２７ Ｉ ／に設定されている、積分
器／の出力端は比較部Ｓの入力端に接続されている。
スＰ８によってオンオフ制御され、入力端子３に供給さ
れる入力アナログ信号がサンプリング・パルスＰ８に応
じてスイッチングされる。積分器／はサンプリング・ス
イッチコを介して供給される入力アナログ信号に応じた
積分を行い、また、定電流源部ｑを構成する第１の定電
流源４Ａの定電流Ｉｏ及び第２の定電流源グＢの定電流
Ｉｔが電流スイッチｑＣ及びｌｌＤを介して供給されて
、これらに基づく積分を行う。定電流ＩＯ＋ｌｌ ｌｏと定電流Ｉ／との関係は、例えば、 １゜＝２
＋’ Ｉ □＝／２７ Ｉ ／に設定されている、積分
器／の出力端は比較部Ｓの入力端に接続されている。
比較部Ｓは、紀／の比較器３にと第２の比較器５Ｂと基
準電圧源５Ｃで構成されており、第１及び第一の比較器
５Ａ及び！；Ｂ’Ｄ％にの比較入力端には積分器／の出
力電圧が供給され、第１の比較器ｊＡの基準入力端には
基準電圧源５Ｃからの電圧が供給され、第２の比較器５
Ｂの基準入力端は接地されている、比較部Ｓにおける第
１の比較器５Ａと第２の比較器５Ｂとの夫々の出力端は
制御部６及びカウンタ部７に接続されている。制御部乙
からは上述のサンプリング・ノ（ルスＰ３がサンプリン
グ・スイッチコの制御端に供給され、また、制御信号Ｐ
／が第１及び第２の比較器＆Ａ及び５Ｂの夫々の制御端
に供給され、制御ＩＭ号Ｐコ及びＰ３が電流スイッチ＋
Ｃ及びｌＩＤの夫々の制御端に供給される。第１の比較
器左Ａの比較出力ＣＩと第一の比較器５Ｂの比較出力Ｃ
２が制御部乙に供給される。カウンタ部７は上位カウン
タ７Ａと下位カランタフＢで構成されており、上位カウ
ンタ７Ａのスタート端子には制御部乙からの制御信号Ｃ
Ｏが供給され、この上位カウンタ７Ａのストップ端子及
び下位カウンタ７Ｂのスタート端子には第１の比較器５
Ａからの比較出力ＣＩが供給される。また、下位カウン
タ７Ｂのストップ端子には第２の比較器３Ｂの比較出力
Ｃ２が供給されろう 次に、上述の様な構成によるアナログ／ディジタル変換
動作について第２図を参照して説明する。
準電圧源５Ｃで構成されており、第１及び第一の比較器
５Ａ及び！；Ｂ’Ｄ％にの比較入力端には積分器／の出
力電圧が供給され、第１の比較器ｊＡの基準入力端には
基準電圧源５Ｃからの電圧が供給され、第２の比較器５
Ｂの基準入力端は接地されている、比較部Ｓにおける第
１の比較器５Ａと第２の比較器５Ｂとの夫々の出力端は
制御部６及びカウンタ部７に接続されている。制御部乙
からは上述のサンプリング・ノ（ルスＰ３がサンプリン
グ・スイッチコの制御端に供給され、また、制御信号Ｐ
／が第１及び第２の比較器＆Ａ及び５Ｂの夫々の制御端
に供給され、制御ＩＭ号Ｐコ及びＰ３が電流スイッチ＋
Ｃ及びｌＩＤの夫々の制御端に供給される。第１の比較
器左Ａの比較出力ＣＩと第一の比較器５Ｂの比較出力Ｃ
２が制御部乙に供給される。カウンタ部７は上位カウン
タ７Ａと下位カランタフＢで構成されており、上位カウ
ンタ７Ａのスタート端子には制御部乙からの制御信号Ｃ
Ｏが供給され、この上位カウンタ７Ａのストップ端子及
び下位カウンタ７Ｂのスタート端子には第１の比較器５
Ａからの比較出力ＣＩが供給される。また、下位カウン
タ７Ｂのストップ端子には第２の比較器３Ｂの比較出力
Ｃ２が供給されろう 次に、上述の様な構成によるアナログ／ディジタル変換
動作について第２図を参照して説明する。
入力端子３に入力アナログ信号が供給されている場合、
第２図に示す期間ｔＱ−ｔ、において、第２図Ａに示す
如く、サンプリング・パルスＰ８は高レベル期間となっ
てサンプリング・スイッチコがオンとなる。これに伴な
って、積分器／で入力アナログ信号に応じた積分が行わ
れ、その出力電圧ＶＯが第２図Ｂに示す様に下降し、こ
の出力電圧Ｖｏは上記期間における、入力端子３に供給
される入力アナログ信号のンペルと対応したものとなる
。時点ｔ／でサンプリング・パルスＰ、が立下ると、サ
ンプリング・スイッチλはオフとなり、このとき、制御
部乙からの第２図Ｃに示す制御信号Ｐ／が立上り一１比
較部りの第１の比較器５Ａ及び第２の比較器ｊＢが作動
状態になる。また、第λ図Ｆに示す様な制御信号ＣＯが
制御部乙から上位カウンタ７Ａに供給され、上位カウン
タ７Ａがスタートされる。更に、サンプリング・パルス
Ｐ８の立下りにおいて、制御部６からの第２図りに示す
制御信号Ｐ２及び第２図Ｅに示す制御信号Ｐ３が立上る
ので、電流スイッチグＣ及びＦＤがオンとなる、これに
よって、積分器／に定電流源ＦＡ及び４Ｂの夫々から定
電流Ｉ □ ＋ Ｉ ｉが流れ、この電流に基づく積分
が積分器／で行われる結果、出力電圧ｖＯは直線的に上
昇し、この出力電圧ｖｏが、第１の比較器５Ａで、基準
電圧源５Ｃからの基準電圧Ｖ／と比較される。そして、
出力電圧ＶＯが基準電圧Ｖ／以上となる時点ｔ２で、第
１の比較器５Ａから第２図Ｇに示す比較出力ＣＩが発生
し、その立上りで、上位カウンタ７Ａがストップされる
と共に下位カウンタ７Ｂがスタートされる。これにより
上位カウンタ７Ａは期間ｔ、−，−ｔ２においてカウン
トを行う。そして、制御信号Ｐ２は、出力電ＥＥｖｏが
基準電圧Ｖ／に達すると同時に立下るので、電流スイッ
チｌｌＣがオフとなり、これに伴って第２の定電流源９
Ｂからの定電流Ｉ、のみが積分器／に供給される様にな
る。この定電流工ｌに基づく積分が、積分器／で行われ
る結果、期間ｔ／〜ｔ２では、積分器／の出力電圧ｖｏ
が再び直線的に上昇し、この出力電圧Ｖθが第２の比較
器５Ｂで基準電圧Ｖ２（この例においてはＯＶ）と比較
される。出力電圧ｖｏが基準電圧ｖ２に達する時点ｔ３
において、第一の比較器３Ｂから第２図Ｈに示す様な比
較出力Ｃ２が発生し、その立上りで下位カウンタ７Ｂが
ストップする。従って、下位カウンタ７Ｂは期間ｔ／−
ｔ３において、カウントを行う。その後、時点ｔＩＩで
比較出力Ｃ２が立下り、次のサンプリング・パルスＰ８
が立上ると、再び、上述と同様の動作が繰返される１、
そして、上位カウンタ７Ａの時点ｔ２におけるカウント
結果及び下位カウンタ７Ｂの時点ｔ３におけるカウント
結果がラッチされ、夫々、シフトレジスタにロードされ
り後、シリアルに出力されて、積分器／の定電流Ｉｏ十
Ｉｉについての積分出力及び定電流工／についての積分
出力に基づいた、上位ピット及び下位ビットから成るデ
ィジタル変換されたデータが得られる。
第２図に示す期間ｔＱ−ｔ、において、第２図Ａに示す
如く、サンプリング・パルスＰ８は高レベル期間となっ
てサンプリング・スイッチコがオンとなる。これに伴な
って、積分器／で入力アナログ信号に応じた積分が行わ
れ、その出力電圧ＶＯが第２図Ｂに示す様に下降し、こ
の出力電圧Ｖｏは上記期間における、入力端子３に供給
される入力アナログ信号のンペルと対応したものとなる
。時点ｔ／でサンプリング・パルスＰ、が立下ると、サ
ンプリング・スイッチλはオフとなり、このとき、制御
部乙からの第２図Ｃに示す制御信号Ｐ／が立上り一１比
較部りの第１の比較器５Ａ及び第２の比較器ｊＢが作動
状態になる。また、第λ図Ｆに示す様な制御信号ＣＯが
制御部乙から上位カウンタ７Ａに供給され、上位カウン
タ７Ａがスタートされる。更に、サンプリング・パルス
Ｐ８の立下りにおいて、制御部６からの第２図りに示す
制御信号Ｐ２及び第２図Ｅに示す制御信号Ｐ３が立上る
ので、電流スイッチグＣ及びＦＤがオンとなる、これに
よって、積分器／に定電流源ＦＡ及び４Ｂの夫々から定
電流Ｉ □ ＋ Ｉ ｉが流れ、この電流に基づく積分
が積分器／で行われる結果、出力電圧ｖＯは直線的に上
昇し、この出力電圧ｖｏが、第１の比較器５Ａで、基準
電圧源５Ｃからの基準電圧Ｖ／と比較される。そして、
出力電圧ＶＯが基準電圧Ｖ／以上となる時点ｔ２で、第
１の比較器５Ａから第２図Ｇに示す比較出力ＣＩが発生
し、その立上りで、上位カウンタ７Ａがストップされる
と共に下位カウンタ７Ｂがスタートされる。これにより
上位カウンタ７Ａは期間ｔ、−，−ｔ２においてカウン
トを行う。そして、制御信号Ｐ２は、出力電ＥＥｖｏが
基準電圧Ｖ／に達すると同時に立下るので、電流スイッ
チｌｌＣがオフとなり、これに伴って第２の定電流源９
Ｂからの定電流Ｉ、のみが積分器／に供給される様にな
る。この定電流工ｌに基づく積分が、積分器／で行われ
る結果、期間ｔ／〜ｔ２では、積分器／の出力電圧ｖｏ
が再び直線的に上昇し、この出力電圧Ｖθが第２の比較
器５Ｂで基準電圧Ｖ２（この例においてはＯＶ）と比較
される。出力電圧ｖｏが基準電圧ｖ２に達する時点ｔ３
において、第一の比較器３Ｂから第２図Ｈに示す様な比
較出力Ｃ２が発生し、その立上りで下位カウンタ７Ｂが
ストップする。従って、下位カウンタ７Ｂは期間ｔ／−
ｔ３において、カウントを行う。その後、時点ｔＩＩで
比較出力Ｃ２が立下り、次のサンプリング・パルスＰ８
が立上ると、再び、上述と同様の動作が繰返される１、
そして、上位カウンタ７Ａの時点ｔ２におけるカウント
結果及び下位カウンタ７Ｂの時点ｔ３におけるカウント
結果がラッチされ、夫々、シフトレジスタにロードされ
り後、シリアルに出力されて、積分器／の定電流Ｉｏ十
Ｉｉについての積分出力及び定電流工／についての積分
出力に基づいた、上位ピット及び下位ビットから成るデ
ィジタル変換されたデータが得られる。
以上の様な動作を行うカウンタ式のアナログ／ディジタ
ル変換装置を用いて、複数の入力アナログ信号、例えば
、左及び右チャンネルのステレオ音声信号の夫々につい
て、アナログ／ディジタル変換を行う場合には、従来に
おいては、例えば、第３図に示す様に、第１図に示す回
路ブロックこれら一系統のアナログ／ディジタル変換回
路系の夫々の入力端子に、左及び右チャンネルのステレ
オ音声信号を供給するようにしている。そして、夫々の
系統のカウンタ部７及び７′の夫々の出力端に、シフト
レジスタ等のパラレル／シリアル変換器ｇを設けて、右
チヤンネル音声信号をアナログ／ディジタル変換したデ
ィジタルデータと左チヤンネル音声信号をアナログ／デ
ィジタル変換したディジタルデータとを交互にシリアル
データとして得る様にしている。しかしながら、この様
な従来装置にあっては、全く同一のアナログ／ディジタ
ル変換回路系を一系統膜けているので、構成が複雑にな
り、高価になるという不都合がある。
ル変換装置を用いて、複数の入力アナログ信号、例えば
、左及び右チャンネルのステレオ音声信号の夫々につい
て、アナログ／ディジタル変換を行う場合には、従来に
おいては、例えば、第３図に示す様に、第１図に示す回
路ブロックこれら一系統のアナログ／ディジタル変換回
路系の夫々の入力端子に、左及び右チャンネルのステレ
オ音声信号を供給するようにしている。そして、夫々の
系統のカウンタ部７及び７′の夫々の出力端に、シフト
レジスタ等のパラレル／シリアル変換器ｇを設けて、右
チヤンネル音声信号をアナログ／ディジタル変換したデ
ィジタルデータと左チヤンネル音声信号をアナログ／デ
ィジタル変換したディジタルデータとを交互にシリアル
データとして得る様にしている。しかしながら、この様
な従来装置にあっては、全く同一のアナログ／ディジタ
ル変換回路系を一系統膜けているので、構成が複雑にな
り、高価になるという不都合がある。
！た、斯かる場合の従来装置として、第９図に示す様に
、アナログ／ディジタル変換回路系を／系統とし、その
積分器／の入力端にλつのサンプリング自スイッチ／θ
及び１０′を設けて、これらを介して２つの入力端子／
／及び／／′を接続する様にし、これらのスイッチＩＯ
及び７０′を交互にオンとする様な制御を行う制御部９
を設ける様にした形式もある。この場合、入力端子／／
及び／／′の夫々に、左及び右チャンネルのステレオ音
声信号を供給して、夫々についての積分動作及びカウン
タ動作に基づくアナログ／ディジタル変換を交互に行い
、両チャンネルの音声信号に対応したディジタル・デー
タを交互に得ている１、しかしながら、この様な従来装
置にあっては、サンプリング・スイッチ部を除き、アナ
ログ／ディジタル変換回路系が／系統で済むのでＷ４成
の簡易化がはかれるものの、７つのアナログ／ディジタ
ル変換回路系統を２つの入力アナログ信号について共用
して、交互にディジタル変換出力を得るようにしている
ので、アナログ／ディジタル変換に要する時間が多くか
かるという不都合がある。
、アナログ／ディジタル変換回路系を／系統とし、その
積分器／の入力端にλつのサンプリング自スイッチ／θ
及び１０′を設けて、これらを介して２つの入力端子／
／及び／／′を接続する様にし、これらのスイッチＩＯ
及び７０′を交互にオンとする様な制御を行う制御部９
を設ける様にした形式もある。この場合、入力端子／／
及び／／′の夫々に、左及び右チャンネルのステレオ音
声信号を供給して、夫々についての積分動作及びカウン
タ動作に基づくアナログ／ディジタル変換を交互に行い
、両チャンネルの音声信号に対応したディジタル・デー
タを交互に得ている１、しかしながら、この様な従来装
置にあっては、サンプリング・スイッチ部を除き、アナ
ログ／ディジタル変換回路系が／系統で済むのでＷ４成
の簡易化がはかれるものの、７つのアナログ／ディジタ
ル変換回路系統を２つの入力アナログ信号について共用
して、交互にディジタル変換出力を得るようにしている
ので、アナログ／ディジタル変換に要する時間が多くか
かるという不都合がある。
本発明、は、上述の様な不都合に鑑みてなされたもので
、その目的は、２つの入力アナログ信号についてのアナ
ログ／ディジタル変換を、／系統のアナログ／ディジタ
ル変換回路系で１つの入力アナログ信号についてのアナ
ログ／ディジタル変換を行う場合と同等の時間で行え、
しかも、独立した一系統のアナログ／ディジタル変換回
路系を設けなくて済む様にした、アナログ／ディジタル
変換装置を提供する事にある。
、その目的は、２つの入力アナログ信号についてのアナ
ログ／ディジタル変換を、／系統のアナログ／ディジタ
ル変換回路系で１つの入力アナログ信号についてのアナ
ログ／ディジタル変換を行う場合と同等の時間で行え、
しかも、独立した一系統のアナログ／ディジタル変換回
路系を設けなくて済む様にした、アナログ／ディジタル
変換装置を提供する事にある。
以下、本発明の実施例を第５図以降の図を参照して説明
する。
する。
第Ｓ図は、本発明に係るアナログ／ディジタル変換装置
の一例を示すブロック図である。
の一例を示すブロック図である。
先ず、構成を説明するに、２０は第１のアナログ信号が
供給される入力端子で、この入力端子−〇は電界効果形
トランジスタ（以下、ＦＥＴと言う）でなるスイッチ２
／を介して、第１の積分器２２の入力端に接続され、こ
の第１の積分器２２の出力端は、ＦＥＴでなるスイッチ
２３の入力側の端子に接続されている。２左は第２のア
ナログ信号が供給される入力端で、この入力端子Ｊ５Ｆ
ｉＦＥＴでなるスイッチ２乙を介して第一の積分器２７
の入力端に接続され、この第２の積分器、２７の出力端
は、ＦＦＪＴでなるスイッチ２ｇの入力側の端子に接続
されている。また、スイッチ２／と第１の積分器２２の
入力端との接続点及びスイッチ２乙と第一の積分器２７
の入力端との接続点は、夫々、ＦＥＴでなるスイッチ２
グ及び２９を介して、前述の第１図における定電流源部
ｑと同様の、第１及び第２の定電流源３２Ａ及び３２Ｂ
と電流スイッチ３２Ｃ及び３２Ｄとを含む定電流源部３
２の電流出力端に接続されている。スイッチ２３とスイ
ッチ２ｇの夫々の制御端の間には、インバータ３０が挿
入されている３）そして、スイッチ２３とスイッチ２ｇ
の夫々の出力側の端子は共通接続され、その共通接続点
は、前述の第１図における比較部夕と同様・の比較部３
／の入力端に接続されている。比較部３／の２つの出力
端、即ち、第１の比較器３／Ａからの比較出力ＣＩが送
出される出力端と、第２の比較器３７Ｂからの比較出力
Ｃ２が送出される出力端の夫々は、上位カウンタ及び下
位カウンタと夫々のカラ／りに対するラッチ回路とを含
む信号処理回路３ダの入力端に接続されている。、更に
、この信号処理回路３１の出力端はシフ）ｖジメタ３Ｓ
に接続されている１、そして、スイッチ２７．２ｇ及び
２９の夫々の制御端及びインバータ３０の入力端は共通
接続され、インバータ３３０入力端に接続される。また
、インバータ３３の出力端は、スイッチ２ケ及びコロの
夫々の制御端に接続されている。一方、ピットクロック
発生回路３６の出力端は一分周回路３７ざ の入力端に接続され、この７分周回路３７の出力端は、
インバータ３ｇを介してシフトレジスタ３５のシフトク
ロック供給端に接続されている３゜Ｔ分周回路３７の出
力端は、更に、ｉ分周回路３ｑを介してインバータ３３
の入力端に接続されている。
供給される入力端子で、この入力端子−〇は電界効果形
トランジスタ（以下、ＦＥＴと言う）でなるスイッチ２
／を介して、第１の積分器２２の入力端に接続され、こ
の第１の積分器２２の出力端は、ＦＥＴでなるスイッチ
２３の入力側の端子に接続されている。２左は第２のア
ナログ信号が供給される入力端で、この入力端子Ｊ５Ｆ
ｉＦＥＴでなるスイッチ２乙を介して第一の積分器２７
の入力端に接続され、この第２の積分器、２７の出力端
は、ＦＦＪＴでなるスイッチ２ｇの入力側の端子に接続
されている。また、スイッチ２／と第１の積分器２２の
入力端との接続点及びスイッチ２乙と第一の積分器２７
の入力端との接続点は、夫々、ＦＥＴでなるスイッチ２
グ及び２９を介して、前述の第１図における定電流源部
ｑと同様の、第１及び第２の定電流源３２Ａ及び３２Ｂ
と電流スイッチ３２Ｃ及び３２Ｄとを含む定電流源部３
２の電流出力端に接続されている。スイッチ２３とスイ
ッチ２ｇの夫々の制御端の間には、インバータ３０が挿
入されている３）そして、スイッチ２３とスイッチ２ｇ
の夫々の出力側の端子は共通接続され、その共通接続点
は、前述の第１図における比較部夕と同様・の比較部３
／の入力端に接続されている。比較部３／の２つの出力
端、即ち、第１の比較器３／Ａからの比較出力ＣＩが送
出される出力端と、第２の比較器３７Ｂからの比較出力
Ｃ２が送出される出力端の夫々は、上位カウンタ及び下
位カウンタと夫々のカラ／りに対するラッチ回路とを含
む信号処理回路３ダの入力端に接続されている。、更に
、この信号処理回路３１の出力端はシフ）ｖジメタ３Ｓ
に接続されている１、そして、スイッチ２７．２ｇ及び
２９の夫々の制御端及びインバータ３０の入力端は共通
接続され、インバータ３３０入力端に接続される。また
、インバータ３３の出力端は、スイッチ２ケ及びコロの
夫々の制御端に接続されている。一方、ピットクロック
発生回路３６の出力端は一分周回路３７ざ の入力端に接続され、この７分周回路３７の出力端は、
インバータ３ｇを介してシフトレジスタ３５のシフトク
ロック供給端に接続されている３゜Ｔ分周回路３７の出
力端は、更に、ｉ分周回路３ｑを介してインバータ３３
の入力端に接続されている。
次に、上述の様に構成された本発明に係るアナログ／デ
ィジタル変換装置の動作を、第６図の波形図を参照して
説明する。ピットクロック発生回路３６から発生する、
第６図Ａに示すピットクロックＢｅは、Ｔ分周回路３７
によって７分周されて、第６図Ｂに示す倍周ワードクロ
ックコ・ＷＣとなシ、この倍周ワードクロックコ・Ｗｃ
は一分周回路３ｑによってｉ分周されて、第６図Ｃに示
すワードクロックＷＣとなる。このワードクロックＷＣ
は、インバータ３３によって反転され、第６図りに示す
ワードクロックＷＣが得られる、今、入力端子２０に第
１のアナログ信号が供給され、入力端子２左に第２のア
ナログ信号が供給されている場合、期間Ｔｏ−Ｔコにお
いては、ワードクロックＷＣが低ノベルでワードクロッ
クＷＣが高レベルとなる。これに伴って、スイッチ２６
．２’ｌ及び２３がオンとなって、スイッチ２／ 、２
９及び２ｇがオフとなる。この為、入力端子２Ｓに供給
された第１のアナログ信号が、スイッチ２乙を介して第
２の積分器コクの入力端に供給される。この第２の積分
器２７では、供給されたアナログ信号に応じた積分が行
われ、その出力電圧ｖＬは第６図Ｅに示す様に徐々に下
降するこの出力電圧ＶＬは期間ＴＯ−Ｔ２において入力
端子２０に供給される第２のアナログ信号の７ベルに対
応したものとなる。
ィジタル変換装置の動作を、第６図の波形図を参照して
説明する。ピットクロック発生回路３６から発生する、
第６図Ａに示すピットクロックＢｅは、Ｔ分周回路３７
によって７分周されて、第６図Ｂに示す倍周ワードクロ
ックコ・ＷＣとなシ、この倍周ワードクロックコ・Ｗｃ
は一分周回路３ｑによってｉ分周されて、第６図Ｃに示
すワードクロックＷＣとなる。このワードクロックＷＣ
は、インバータ３３によって反転され、第６図りに示す
ワードクロックＷＣが得られる、今、入力端子２０に第
１のアナログ信号が供給され、入力端子２左に第２のア
ナログ信号が供給されている場合、期間Ｔｏ−Ｔコにお
いては、ワードクロックＷＣが低ノベルでワードクロッ
クＷＣが高レベルとなる。これに伴って、スイッチ２６
．２’ｌ及び２３がオンとなって、スイッチ２／ 、２
９及び２ｇがオフとなる。この為、入力端子２Ｓに供給
された第１のアナログ信号が、スイッチ２乙を介して第
２の積分器コクの入力端に供給される。この第２の積分
器２７では、供給されたアナログ信号に応じた積分が行
われ、その出力電圧ｖＬは第６図Ｅに示す様に徐々に下
降するこの出力電圧ＶＬは期間ＴＯ−Ｔ２において入力
端子２０に供給される第２のアナログ信号の７ベルに対
応したものとなる。
また、この期間Ｔ、−Ｔ２に、入力端子２０に供給され
る第１のアナログ信号が、時点ＴＯ以前にスイッチ２／
を介して第１の積分器２２に供給され、これに応じた積
分がなされて得られた第１の積分器２２の出力電圧ｖＲ
が、スイッチ２３を介して比較部３／の入力端に供給さ
れる。これと同時に、時点ＴＯで、第１図及び第一図を
参照して説明したと同様の、制御信号クコ及びＰ３の夫
々により、定電流源部３２の電流スイッチ３２Ｃ及び３
２Ｄが共にオンとされ、第１及び第２の定電流源３２ｋ
及び３２Ｂの夫々からの定電流ｉｏ及びｉ７が加え合わ
された定電流ｉ （７＋ｉ １が第１の積分器２２を流
れる。これによシ、この第１の積分器２２の出力電圧Ｖ
Ｂが、第６図Ｆに示す様に直線的に増加する。また、第
６図Ｇに示す制御信号Ｃｃが立下って、信号処理回路３
グ中の上位カウンタがスタートする。なお、この時、比
較部３／には、第１図及び第一図を参照して説明したと
同様の、制御信号Ｐ／が高レベルをもって供給されてい
るので、この比較部３／は作動状態にある。
る第１のアナログ信号が、時点ＴＯ以前にスイッチ２／
を介して第１の積分器２２に供給され、これに応じた積
分がなされて得られた第１の積分器２２の出力電圧ｖＲ
が、スイッチ２３を介して比較部３／の入力端に供給さ
れる。これと同時に、時点ＴＯで、第１図及び第一図を
参照して説明したと同様の、制御信号クコ及びＰ３の夫
々により、定電流源部３２の電流スイッチ３２Ｃ及び３
２Ｄが共にオンとされ、第１及び第２の定電流源３２ｋ
及び３２Ｂの夫々からの定電流ｉｏ及びｉ７が加え合わ
された定電流ｉ （７＋ｉ １が第１の積分器２２を流
れる。これによシ、この第１の積分器２２の出力電圧Ｖ
Ｂが、第６図Ｆに示す様に直線的に増加する。また、第
６図Ｇに示す制御信号Ｃｃが立下って、信号処理回路３
グ中の上位カウンタがスタートする。なお、この時、比
較部３／には、第１図及び第一図を参照して説明したと
同様の、制御信号Ｐ／が高レベルをもって供給されてい
るので、この比較部３／は作動状態にある。
そして、出力電圧ｖＲのレベルと比較部３／の基準電圧
源３／Ｃの基準電圧Ｖ／との比較が、第１の比較器３７
Ａによってなされ、両者が一致した時点で比較出力Ｃ／
が信号処理回路３４ｔに供給され、その中の、第６図Ｇ
に示す制御信号Ｃｃの立下りでスタートされた、上位カ
ウンタがストップされると共に、下位カウンタがスター
トされる。これと同時に制御信号Ｐ２が立下り、電流ス
イッチ３２Ｃがオフとなって、第１の積分器２２への電
流供給は、第１の定電流源３２Ａからの定電流ｉｏが断
たれ、第２の定電流源３２Ｂからの定電流ｉ７のみとな
る。この第２の定電流源３２Ｂからの電流供給によって
、更に、出力電圧ｖＲの電圧が直線的に上昇し、この時
の出力電圧ＶＲは第２の比較器３／Ｂにおいて、比較部
３／の基準電圧ｖ２（ＯＶ）との比較がなされる。そし
て、両者が一致した時点で、第２の比較器３７Ｂから比
較出力Ｃ２が信号処理回路３グに供給され、その中の下
位カウンタがストップされる。なお、制御信号Ｃ８はそ
の立−ヒりにおいて、信号処理回路３ダ中のラッチ回路
による上位及び下位カウンタのラッチを行い、その立下
シにおいて上位カラ／りのりｐソト及びスタートを行わ
せる。
源３／Ｃの基準電圧Ｖ／との比較が、第１の比較器３７
Ａによってなされ、両者が一致した時点で比較出力Ｃ／
が信号処理回路３４ｔに供給され、その中の、第６図Ｇ
に示す制御信号Ｃｃの立下りでスタートされた、上位カ
ウンタがストップされると共に、下位カウンタがスター
トされる。これと同時に制御信号Ｐ２が立下り、電流ス
イッチ３２Ｃがオフとなって、第１の積分器２２への電
流供給は、第１の定電流源３２Ａからの定電流ｉｏが断
たれ、第２の定電流源３２Ｂからの定電流ｉ７のみとな
る。この第２の定電流源３２Ｂからの電流供給によって
、更に、出力電圧ｖＲの電圧が直線的に上昇し、この時
の出力電圧ＶＲは第２の比較器３／Ｂにおいて、比較部
３／の基準電圧ｖ２（ＯＶ）との比較がなされる。そし
て、両者が一致した時点で、第２の比較器３７Ｂから比
較出力Ｃ２が信号処理回路３グに供給され、その中の下
位カウンタがストップされる。なお、制御信号Ｃ８はそ
の立−ヒりにおいて、信号処理回路３ダ中のラッチ回路
による上位及び下位カウンタのラッチを行い、その立下
シにおいて上位カラ／りのりｐソト及びスタートを行わ
せる。
更に、この期間ＴＯ−Ｔコに、時点ＴＯ以前に、信号処
理回路３グ内でラッチされた、第２のアナログ信号に対
応した上位カウンタのデータと下位カウンタのデータと
の両者ＤＬが、第６図Ｈに示す倍周ワードクロックコ・
ＷＣの高レベル期間（期間Ｔθ〜Ｔ／）において、シフ
トレジスタ３Ｓにロードされ、また、低レベル期間（期
間Ｔｚ−Ｔ２）において、シフトレジスタ３Ｓからシリ
アルに出力されて、第６図工に示す様に、第一のアナロ
グ信号についてのディジタル変換出力ＤＡＴＡ Ｌが
得られる。
理回路３グ内でラッチされた、第２のアナログ信号に対
応した上位カウンタのデータと下位カウンタのデータと
の両者ＤＬが、第６図Ｈに示す倍周ワードクロックコ・
ＷＣの高レベル期間（期間Ｔθ〜Ｔ／）において、シフ
トレジスタ３Ｓにロードされ、また、低レベル期間（期
間Ｔｚ−Ｔ２）において、シフトレジスタ３Ｓからシリ
アルに出力されて、第６図工に示す様に、第一のアナロ
グ信号についてのディジタル変換出力ＤＡＴＡ Ｌが
得られる。
次に、期間Ｔ２〜Ｔすにおいては、ワードクロックＷＣ
及びＷＣの状態が期間’ｒ、、−Ｔ、における状態に対
して反転したものとなる。従って、スイッチ２１．．２
’ｌ及び２３がオフとなって、スイッチ２／ 、２９及
び２ｇがオンとなる。この為、期間ＴＯ〜Ｔコにおいて
、第２の積分器２７で積分がなされて得られた出力電圧
Ｖｔ、は、スイッチ２ｇを介して比較部３／の入力端に
供給される。
及びＷＣの状態が期間’ｒ、、−Ｔ、における状態に対
して反転したものとなる。従って、スイッチ２１．．２
’ｌ及び２３がオフとなって、スイッチ２／ 、２９及
び２ｇがオンとなる。この為、期間ＴＯ〜Ｔコにおいて
、第２の積分器２７で積分がなされて得られた出力電圧
Ｖｔ、は、スイッチ２ｇを介して比較部３／の入力端に
供給される。
これと同時に、時点−丁コにおいて、前述した期間Ｔ、
−Ｔ２における説明と同様に、制御信号Ｐ ２ｖＰ３に
基づいて第２の積分器２７へ定電流源部３２からの定電
流の供給が開始される。従って、信号処理回路３ｑで、
第２のアナログ信号に対応する上位カウンタ及び下位カ
ウンタのカウント動作及びラッチが行われる また、この期間Ｔ２〜ＴＶに、時点Ｔ２以前で信号処理
回路３ｑ内でラッチされた、期間ＴＯ〜Ｔ２における第
１のアナログ信号に対応した上位間（期間Ｔ２〜Ｔ、？
）においてシフトレジスタ３５にロードされ、低レベル
期間（期間Ｔ３〜ＴＧ（）においてシフトレジスタ３Ｓ
からシリアルに出力されて、第６図工に示す様に、第１
のアナログ信号についてのディジタル変換出力ＤＡＴＡ
Ｒが得られる。
−Ｔ２における説明と同様に、制御信号Ｐ ２ｖＰ３に
基づいて第２の積分器２７へ定電流源部３２からの定電
流の供給が開始される。従って、信号処理回路３ｑで、
第２のアナログ信号に対応する上位カウンタ及び下位カ
ウンタのカウント動作及びラッチが行われる また、この期間Ｔ２〜ＴＶに、時点Ｔ２以前で信号処理
回路３ｑ内でラッチされた、期間ＴＯ〜Ｔ２における第
１のアナログ信号に対応した上位間（期間Ｔ２〜Ｔ、？
）においてシフトレジスタ３５にロードされ、低レベル
期間（期間Ｔ３〜ＴＧ（）においてシフトレジスタ３Ｓ
からシリアルに出力されて、第６図工に示す様に、第１
のアナログ信号についてのディジタル変換出力ＤＡＴＡ
Ｒが得られる。
期間ＴＶ以降においては、上述の期間Ｔｏ〜Ｔすにおけ
る動作が繰返し行われる事になる。。
る動作が繰返し行われる事になる。。
以上、要するに、ワードクロックＷＣの低レベル期間に
おいては、第一のアナログ信号についてのサンプリング
が行われると共に、第１のアナログ信号についての上位
ビットデータと下位ビットデータが求められてラッチさ
れ、ワードクロックＷＣの高Ｖペル期間においては、第
１のアナログ信号のサンプリングが行われると共に、第
一のアナログ信号の上位ビットデータと下位ビットデー
タが求められ、ラッチされるのである。そして、ワード
クロックＷＣの低レベル期間において、第２のアナログ
信号に対応する、上位ビットデータと下位ビットデータ
とで形成されたディジタル変換出力が得られ、ワードク
ロックＷＣの高レベル期間において第１のアナログ信号
に対応する、上位ビットデータと下位ビットデータとで
形成されたディジタル変換出力が得られるのである。
おいては、第一のアナログ信号についてのサンプリング
が行われると共に、第１のアナログ信号についての上位
ビットデータと下位ビットデータが求められてラッチさ
れ、ワードクロックＷＣの高Ｖペル期間においては、第
１のアナログ信号のサンプリングが行われると共に、第
一のアナログ信号の上位ビットデータと下位ビットデー
タが求められ、ラッチされるのである。そして、ワード
クロックＷＣの低レベル期間において、第２のアナログ
信号に対応する、上位ビットデータと下位ビットデータ
とで形成されたディジタル変換出力が得られ、ワードク
ロックＷＣの高レベル期間において第１のアナログ信号
に対応する、上位ビットデータと下位ビットデータとで
形成されたディジタル変換出力が得られるのである。
以上の説明から明らかな如く、本発明に係るアナログ／
ディジタル変換装置においては、２つの入力アナログ信
号に対して、サンプリング積分部を夫々独立に設けると
共に、両サンプリング積分部からの積分出力を交互に共
通のカウンタ制御部及びディジタル変換出力導出部へ供
給するようになし、一方の入力アナログ信号に対するサ
ンプリング積分動作が行われる期間に、他方の入力アナ
ログ信号に灯するテイジタル変換動作が行われるように
されているので、Ωつの入力アナログ信号に対して独立
したアナログ／ディジタル変換回路系を設ける必要がな
いので、構成の簡略化をはかることができ、しかも、λ
つの入力アナログ信号についてのアナログ／ディジタル
変換を、入力アナログ信号が７つの場合と同等の変換時
間で行うことができる。
ディジタル変換装置においては、２つの入力アナログ信
号に対して、サンプリング積分部を夫々独立に設けると
共に、両サンプリング積分部からの積分出力を交互に共
通のカウンタ制御部及びディジタル変換出力導出部へ供
給するようになし、一方の入力アナログ信号に対するサ
ンプリング積分動作が行われる期間に、他方の入力アナ
ログ信号に灯するテイジタル変換動作が行われるように
されているので、Ωつの入力アナログ信号に対して独立
したアナログ／ディジタル変換回路系を設ける必要がな
いので、構成の簡略化をはかることができ、しかも、λ
つの入力アナログ信号についてのアナログ／ディジタル
変換を、入力アナログ信号が７つの場合と同等の変換時
間で行うことができる。
なお、ラッチされた上位及び下位カウンタのデータをシ
フトレジスタにロードし、また、シフトレジスタから送
り出すタイミング及び時間幅は、上述の実施例に限られ
ることなく、ワードクロックのｉ周期内で必要に応じた
選択がなされてよいこと勿論である。
フトレジスタにロードし、また、シフトレジスタから送
り出すタイミング及び時間幅は、上述の実施例に限られ
ることなく、ワードクロックのｉ周期内で必要に応じた
選択がなされてよいこと勿論である。
第１図は従来知られたカウンタ式アナログ／ディジタル
変換装置の一例を示すブロック図、第２図は第１図に示
す列の動作説明に供される波形図、第３図及び第９図は
夫々、従来の２入力信号アナログ／ディジタル変換装置
の例を示すブロック図、第Ｓ図は本発明に係るアナログ
／ディジタル変換装置の一列を示すブロック図、第６図
は第Ｓ図に示す例の動作説明に供される波形図である。 図中、２０ 、２ｊ！；は入力端子、２／ 、２３ 。 ２’ｌ−、コロ、２ｇ及び２９はスイッチ、２２は第１
の積分器、２７は第２の積分器、３／は比較部、３２は
定電流源部、３グは信号処理回路、３Ｓはシフトレジス
タである◇ 第１図 手続補正書 １．事件の表示 昭和３７年特許願第０ｔ１７６０７号 ２、発明の名称アナログ／ディジタル変換装置３、補正
をする者 事件との関係 特許出願人 住 所 東京部品用区北品用乙丁目７番３３号名
称 （２１ｇ）ソニー株式会社 代表者大賀典雄 −代 理 人 〒１５０ ６、補正によシ増加する発明の数 な し７° 補正Ｏ
対象明細書の発明の詳細な説明の欄（１）明細書中、第
１３頁り行「第１のアナログ信号」とある全「第２のア
ナログ信号」に訂正する。 （コ）同、第１３頁／Ｓ行「端子、２ｏ」とあるを「端
子、２Ｓ」に訂正する、 （３）同、第１ｑ負乙行「ないので、」とあるを「なく
、」に訂正する１、 以ｊ−
変換装置の一例を示すブロック図、第２図は第１図に示
す列の動作説明に供される波形図、第３図及び第９図は
夫々、従来の２入力信号アナログ／ディジタル変換装置
の例を示すブロック図、第Ｓ図は本発明に係るアナログ
／ディジタル変換装置の一列を示すブロック図、第６図
は第Ｓ図に示す例の動作説明に供される波形図である。 図中、２０ 、２ｊ！；は入力端子、２／ 、２３ 。 ２’ｌ−、コロ、２ｇ及び２９はスイッチ、２２は第１
の積分器、２７は第２の積分器、３／は比較部、３２は
定電流源部、３グは信号処理回路、３Ｓはシフトレジス
タである◇ 第１図 手続補正書 １．事件の表示 昭和３７年特許願第０ｔ１７６０７号 ２、発明の名称アナログ／ディジタル変換装置３、補正
をする者 事件との関係 特許出願人 住 所 東京部品用区北品用乙丁目７番３３号名
称 （２１ｇ）ソニー株式会社 代表者大賀典雄 −代 理 人 〒１５０ ６、補正によシ増加する発明の数 な し７° 補正Ｏ
対象明細書の発明の詳細な説明の欄（１）明細書中、第
１３頁り行「第１のアナログ信号」とある全「第２のア
ナログ信号」に訂正する。 （コ）同、第１３頁／Ｓ行「端子、２ｏ」とあるを「端
子、２Ｓ」に訂正する、 （３）同、第１ｑ負乙行「ないので、」とあるを「なく
、」に訂正する１、 以ｊ−
Claims (1)
- 第１のアナログ信号及び第２のアナログ信号を夫々交互
にサンプリングする第１のスイッチ及び第２のスイッチ
と、サンプリングされた上記第１及び第２のアナログ信
号が夫々供給される第１の積分器及び第２の積分器と、
上記第１のスイッチがオフ状態のとき上記第１の積分器
へ、また、上記第コのスイッチがオフ状態のとき上記第
２の積分器へ定電流を供給する定電流源と、上記定電流
が供給されている時の上記第１もしくは第２の積分器の
出力電圧を交互に取り出す第３のスイッチと、上記定電
流が供給されている上記第１もしくは第２の積分器への
上記定電流の供給開始時点から、該定電流が供給されて
いる上記第１もしくは第λの積分器の上記第３のスイッ
チによシ取り出された出力電圧が、所定値に達するまで
の時間に対応したｆイジタル信号を発生するディジタル
信号発生部とを備えたアナログ／ディジタル変換装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57047607A JPS58164318A (ja) | 1982-03-25 | 1982-03-25 | アナログ／デイジタル変換装置 |
| KR1019830001222A KR900008798B1 (ko) | 1982-03-25 | 1983-03-25 | 아날로그 디지탈 변환장치 |
| US06/556,710 US4649372A (en) | 1982-03-25 | 1983-03-25 | Analogue to digital converter |
| PCT/JP1983/000090 WO1983003501A1 (en) | 1982-03-25 | 1983-03-25 | Analog/digital converter |
| NLAANVRAGE8320085,A NL190258C (nl) | 1982-03-25 | 1983-03-25 | Analoog/digitaal-omzetter. |
| DE19833338544 DE3338544T1 (de) | 1982-03-25 | 1983-03-25 | Analog-Digital-Wandler |
| EP83900968A EP0108812B1 (en) | 1982-03-25 | 1983-03-25 | Analog/digital converter |
| GB08330907A GB2128826B (en) | 1982-03-25 | 1983-03-25 | Analog/digital converter |
| AU13715/83A AU558940B2 (en) | 1982-03-25 | 1983-03-25 | Analog/digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57047607A JPS58164318A (ja) | 1982-03-25 | 1982-03-25 | アナログ／デイジタル変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58164318A true JPS58164318A (ja) | 1983-09-29 |
Family
ID=12779917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57047607A Pending JPS58164318A (ja) | 1982-03-25 | 1982-03-25 | アナログ／デイジタル変換装置 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4649372A (ja) |
| EP (1) | EP0108812B1 (ja) |
| JP (1) | JPS58164318A (ja) |
| KR (1) | KR900008798B1 (ja) |
| AU (1) | AU558940B2 (ja) |
| DE (1) | DE3338544T1 (ja) |
| GB (1) | GB2128826B (ja) |
| NL (1) | NL190258C (ja) |
| WO (1) | WO1983003501A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03174818A (ja) * | 1989-09-28 | 1991-07-30 | Nec Corp | 積分型ａ／ｄ変換回路 |
| JP2023502420A (ja) * | 2019-11-26 | 2023-01-24 | アーエムエス インターナショナル アーゲー | スイッチトキャパシタ増幅器、及びそれを含むパイプライン型アナログ－デジタル変換器 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3424052A1 (de) * | 1984-06-29 | 1986-01-09 | Siemens AG, 1000 Berlin und 8000 München | Signalumformer |
| US4613973A (en) * | 1985-06-20 | 1986-09-23 | Eaton-Kenway, Inc. | Digital data decoder and method |
| JPS6271335A (ja) * | 1985-09-24 | 1987-04-02 | Sony Corp | Ａ／ｄ又はｄ／ａ変換器 |
| DE3773940D1 (de) * | 1987-12-15 | 1991-11-21 | Itt Ind Gmbh Deutsche | Abtast-halte-stufe und deren anwendung in parallel-a/d-wandlern. |
| US5047665A (en) * | 1989-02-08 | 1991-09-10 | Burr-Brown Corporation | Low noise, low offset, high speed CMOS differential amplifier |
| US4940981A (en) * | 1989-02-08 | 1990-07-10 | Burr-Brown Corporation | Dual analog-to-digital converter with single successive approximation register |
| US4942399A (en) * | 1989-03-15 | 1990-07-17 | International Business Machines Corporation | Adaptive flash analog/digital converter for differential input signal |
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| US5539646A (en) * | 1993-10-26 | 1996-07-23 | Hk Systems Inc. | Method and apparatus for an AGV inertial table having an angular rate sensor and a voltage controlled oscillator |
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-
1982
- 1982-03-25 JP JP57047607A patent/JPS58164318A/ja active Pending
-
1983
- 1983-03-25 AU AU13715/83A patent/AU558940B2/en not_active Ceased
- 1983-03-25 US US06/556,710 patent/US4649372A/en not_active Expired - Fee Related
- 1983-03-25 WO PCT/JP1983/000090 patent/WO1983003501A1/ja active IP Right Grant
- 1983-03-25 KR KR1019830001222A patent/KR900008798B1/ko not_active IP Right Cessation
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