KR900008798B1 - 아날로그 디지탈 변환장치 - Google Patents

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KR900008798B1
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Abstract

내용 없음.

Description

아날로그 디지탈 변환장치
제1도는 종래 기술된 카운터식 아날로그 디지탈 변환장치의 일예를 도시한 계통도.
제2도는 제1도에 도시한 예의 동작 설명용 파형도.
제3도 및 제4도는 각각 종래의 2 입력 신호 아날로그 디지탈 변환장치의 예를 도시한 계통도.
제5도는 본 발명에 의한 아날로그 디지탈 변환장치의 일예를 도시한 계통도.
제6도는 제5도에 도시된 예의 동작 설명용 파형도.
* 도면의 주요부분에 대한 부호의 설명
20, 25 : 입력단자 21, 23, 24, 26, 28, 29 : 스위치
22 : 제1적분기 27 : 제2적분기
31 : 비교부 32 : 정전류원부
34 : 신호처리회로 35 : 시프트 레지스터
본 발명은 PCM 오디오 시스템등에 사용되는 디지탈 변환장치에 관한 것이다.
오디오 시스템등에 사용되는 아날로그 디지탈 변환장치로서는 그 정밀특성이 얻어지는 카운터식의 것이 사용되는 경우가 많다.
이 카운터식의 아날로그 디지탈 변환장치의 일예를 제1도에 도시한다. 이 도면에 있어서 (1)은 적분기로서 연산증폭기(1a)와 콘덴서(1b)로 구성되어 있다. 그리하여 적분기(1)의 입력단에는 샘플링 스위치(2)를 통하여 입력단자(3)가 접속됨과 동시에 정전류원부(4)가 접속되어 있다. 샘플링 스위치(2)는 소정의 샘플링펄스(PS)에 의하여 온오프 제어되어, 입력단자(3)에 공급되는 입력 아날로그 신호가 샘플링 펄스(PS)에 응하여 스위칭된다.
적분기(1)는 샘플링 스위치(2)를 통하여 공급되는 입력 아날로그 신호에 응하는 적분을 행하고, 또 정전류원부(4)를 구성하는 제1의 정전류원(4A)의 정전류(I0) 및 제2의 정전류원(4B)의 정전류원(I1)이 전류 스위치(4C) 및 스위치(4D)를 통하여 공급되어 여기에 의거하여 적분을 행한다. 정전류(I0)와 정전류(I1)의 관계는 예를 들면,
Figure kpo00001
으로
설정되어 있다. 적분기(1)의 출력단은 비교부(5)의 입력단에 접속되어 있다. 비교부(5)는 제1의 비교기(5A)와 제2의 비교기(5B)와 기준전압원(5C)로 구성되어 있고, 제1 및 제2의 비교기(5A) 및 비교기(5B)의 각각의 비교입력단에는 적분기(1)의 출력전압이 공급되고, 제1의 비교기(5A)의 기준입력단에는 기준전압원(5C)으로부터의 전압이 공급되고, 제2의 비교기(5B)의 기준입력단은 접지되어 있다. 비교부(5)에서 제1의 비교기(5A)와 제2의 비교기(5B)와의 각각의 출력단은 제어부(6) 및 카운터부(7)에 접속되어 있다. 제어부(6)에서는 상기의 샘플링 펄스(PS)가 샘플링 스위치(2)의 제어단에 공급되고, 또 제어신호(P1)가 제1 및 제2의 비교기(5A) 및 비교기(5B)의 각각의 제어단에 공급되어, 제어신호(P2) 및 신호(P3)가 전원스위치(4C) 및 스위치(4D)의 각각의 제어단에 공급된다.
제1의 비교기(5A)의 비교출력(C1)과 제2의 비교기(5B)의 비교출력(C2)이 제어부(6)에 공급된다.
카운터부(7)는 상위 카운터(7A)와 하위 카운터(7B)로서 구성되어 있고, 상위 카운터(7A)의 스타트 단자에는 제어부(6)로부터의 제어신호(C0)가 공급되고 이 상위 카운터(7A)의 스톱단자 및 하위 카운터(7B)의 스타트 단자에는 제1의 비교기(5A)로부터의 비교출력(C1)이 공급된다. 또 하위 카운터(7B)의 스톱단자에는 제2의 비교기(5B)의 비교출력(C2)이 공급된다.
하기에서 상술한 바와 같은 구성에 대한 아날로그 디지탈 변환동작에 의하여 제2도를 참조하여 설명한다.
입력단자(3)에 입력 아날로그 신호가 공급되어 있는 경우, 제2도에 도시한 기간(t0∼t1)에 있어서 제2a도에 도시한 바와 같이 샘플링 펄스(PS)는 고레벨기간으로 되어 샘플링 스위치(2)가 온으로 된다. 이에 수반하여 적분기(1)에서 입력 아날로그 신호에 응한 적분이 행해져서, 이 출력전압(V0)이 제2b도에 도시한 바와 같이 하강하고 이 출력전압(V0)은 상기 기간에 있어서 입력단자(3)에 공급되는 입력 아날로그 신호의 레벨과 대응한 것으로 된다.
시점(t1)에서 샘플링 펄스(PS)가 입상하면 샘플링 스위치(2)는 오프로 되고, 이때에 제어부(6)로부터의 제2c도에 도시한 제어신호(P1)가 입상하고, 비교부(5)의 제1의 비교기(5A) 및 제2의 비교기(5B)가 작동상태로 된다.
또 제2f도에 도시한 바와 같은 제어신호(C0)가 제어부(6)로부터 상위 카운터(7A)로 공급되어, 상위 카운터(7A)가 스타트된다. 더우기 샘플링 펄스(PS)의 입하에 있어서 제어부(6)로부터의 제2d도에 도시한 제어신호(P2) 및 제2e도에 도시한 제어신호(P3)가 입상하는 것으로 전류스위치(4C) 및 스위치(4D)가 온으로 된다.
이에 의하여 적분기(1)에서 정전류원(4A) 및 전류원(4B)의 각각으로부터 정전류(I0+I1)가 흐르고 이 전류에 기인하여 적분기(1)에서 적분이 행해지는 결과, 출력전압(V0)은 직선적으로 상승하고, 이 출력전압(V0)이 제1의 비교기(5A)에서 기준전압원(5C)으로부터의 기준전압(V1)과 비교된다. 그리하여 출력전압 V0가 기준전압 V1이상으로 되는 시점 t2에서 제1비교기(5A)로부터 제2g도에 나타낸 비교출력 C1이 발생하고 그 출력발생과 더불어 상위 카운터(7A)가 스톱되는 동시에 하위 카운터(7B)가 스타트된다. 이로써 상위 카운터(7A)는 기간 t1내지 t2동안 카운트를 행하게 된다. 그리고 제어신호 P2는 출력전압 V0가 기준전압 V1에 도달하는 동시에 입하하므로 전류스위치(4C)가 오프로 되고, 이에 수반하여 제2정전류원(4B)으로부터 정전류 I1만이 적분기(1)에 공급되게 된다. 이 정전류 I1에 의거한 적분이 적분기(1)에서 이루어지는 결과, 기간 t1내지 t2에서는 적분기(1)의 출력전압 V0가 다시 직선적으로 상승하고, 이 출력전압 V0가 제2비교기(5B)에서 기준전압 V2(본 예에서는 OV)와 비교된다. 출력전압 V0가 기준전압 V2에 도달하는 시점 t3에 있어서, 제2비교기(5B)로부터 제2h도에 도시한 바와 같은 비교출력 C2가 발생하고, 이 입상시에 하위 카운터(7B)가 스톱한다. 따라서, 하위 카운터(7B)는 기간 t1내지 t3에서 카운트를 행한다. 그후, 시점 t4에서 비교출력 C2가 입하한 다음 샘플링 펄스 PS가 입상하면 상술과 같은 동작이 재차 반복된다. 그리고, 상위 카운터(7A)의 시점 t2에서의 카운트 결과 및 하위 카운터(7B)의 시점 t3에서의 카운트 결과가 래치되고, 각각 시프트 레지스터에 로드된 후 시리얼로 출력되고, 적분기(1)의 정전류 I0+I1에 대한 적분출력 및 정전류 I1에 대한 적분출력에 의거한 상위 비트 및 하위 비트로 이루어진 디지탈 변환 데이타가 얻어진다.
이상과 같은 동작을 행하는 카운터식 아날로그 디지탈 변환장치를 사용하여 복수의 입력 아날로그 신호 예를 들면, 좌 및 우채널의 스테레오 음성신호의 각각에 아날로그 디지탈 변환을 행한 경우에는 종래에 있어서는 예를 들면 제3도에 도시한 바와 같이 제1도에 도시한 회로계통(적분기 1 내지 카운터부 7)과 같은 회로계통(적분기 1 내지 카운터부 7 )을 한 계통을 더 설치하여 이들 두 계통의 아날로그 디지탈 변환회로 시스템의 각 입력단자에 좌 및 우채널의 스테레오 음성신호를 공급하도록 되어 있다. 그리고, 각 계통의 카운터부(7), (7 )의 각 출력단에 시프트 레지스터 등의 직병렬 변환기(8)를 설치하고 우채널 음성신호를 아날로그 디지탈 변환한 디지탈 데이타와 좌 채널 음성신호를 아날로그 디지탈 변환한 디지탈 데이타를 서로 시리얼 데이타로 얻도록 하고 있다. 그러나, 이러한 종래장치에 있어서는 전혀 동일한 아날로그 디지탈 변환회로 시스템을 두개를 설치해야 하므로 구성이 복잡해지고 고가로 되는 불합리점이 있었다.
또, 그러한 경우의 종래장치로서 제4도에 도시한 바와 같이, 아날로그 디지탈 변환회로 시스템을 한 계통으로 하고 그 적분기(1)의 입력단에 2개의 샘플링 스위치(10), (10')를 설치하고, 이들을 거쳐 2개의 입력단자(11), (11')를 접속하고, 이들 스위치(10), (10')를 서로 온으로 제어하는 제어부(9)를 설치한 형식이 있다. 이 경우, 입력단자(11), (11')의 각각에 좌 및 우채널의 스테레오 음성신호를 공급하여 각각에 대한 적분 동작 및 카운터 동작에 의거한 아날로그 디지탈 변환을 상호 행하고, 양 채널의 음성신호에 대응한 디지탈 데이타를 서로 얻고 있다.
그러나, 이러한 종래장치에 있어서는, 샘플링 스위치부를 없애고, 아날로그 디지탈 변환회로 시스템이 1계통으로 구성되는 간이화는 어렵고, 한개의 아날로그 디지탈 변환회로 계통을 2개의 입력 아날로그 신호에 대해 공용하고 서로 디지탈 변환 출력을 얻도록 하고 있으므로 아날로그 디지탈 변화에 필요한 시간이 많이 걸린다는 불편함이 있었다.
본 발명은, 상술한 불합리점을 감안한 것으로서 그 목적을 2개의 입력 아날로그 신호에 대한 아날로그 디지탈 변환을 한 계통의 아날로그 디지탈 변환회로 시스템에서 한개의 입력 아날로그 신호에 대한 아날로그 디지탈 변환을 행한 경우와 동등한 시간으로 행하고, 더우기, 독립된 두 계통의 아날로그 디지탈 변환회로 시스템을 설치하지 않아도 되도록 한 아날로그 디지탈 변환장치를 제공하는 것이다.
이하, 본 발명의 실시예를 제5도 및 제6도를 참조하여 설명하기로 한다.
제5도는 본 발명에 관한 아날로그 디지탈 변환장치의 일예를 도시한 계통도이다.
우선, 구성을 설명하면, (20)은 제1아날로그 신호가 공급되는 입력단자로서, 이 입력단자(20)는 전계효과형 트랜지스터(이하, FET라 칭함)로 된 스위치(21)를 거쳐 제1적분기(22)의 입력단에 접속되고, 이 제1적분기(22)의 출력단은 FET로 된 스위치(23)의 입력측 단자에 접속되어 있다. (25)는 제2아날로그 신호가 공급되는 입력단자로서, 이 입력단자(25)는 FET로 된 스위치(26)를 거쳐 제2적분기(27)의 입력단에 접속되고, 이 제2적분기(27)의 출력단은 FET로 된 스위치(28)의 입력측단자에 접속되어 있다. 또, 스위치(21)와 제1적분기(22)의 입력단과의 접속점 및 스위치(26)와 제2적분기(27)의 입력단과의 접속점은 제각기 FET로 된 스위치(24), (29)를 거쳐 전술의 제1도에 있어서의 정전류원부(4)와 같은 제1 및 제2정전류원(32A), (32B)과 전류스위치(32C), (32D)를 포함하는 정전류원부(32)의 전류 출력단에 접속되어 있다. 스위치(23)와 스위치(28)의 제각기의 제어단의 사이에는 인버터(30)가 삽입되어 있다. 그리고 스위치(23) 및 스위치(28)의 제각기의 출력측의 단자는 공통 접속되고, 그 공통 접속점은 전술의 제1도에 있어서의 비교부(5)와 같은 비교부(31)의 입력단에 접속되어 있다. 비교부(31)의 2개의 출력단, 즉 제1비교기(31A)로부터의 비교출력 C1이 송출되는 출력단과 제2비교기(31B)로부터의 비교출력 C2가 송출되는 출력단의 제각기는 상위 카운터 및 하위 카운터와 각각의 카운터에 대한 래치회로를 포함하는 신호처리회로(34)의 입력단에 접속되어 있다. 더우기 이 신호처리회로(34)의 출력단은 시프트 레지스터(35)에 접속되어 있다. 그리고 스위치(21), (28), (29)의 각각의 제어단 및 인버터(30)의 입력단은 공통 접속되고 인버터(33)의 입력단에 접속된다. 또 인버터(33)의 출력단은 스위치(24), (26)의 각각의 제어단에 접속되어 있다.
한편, 비트 클럭 발생회로(36)의 출력단은
Figure kpo00002
분주회로(37)의 입력단에 접속되며 이
Figure kpo00003
분주회로(37)의 출력단은 인버터(38)를 거쳐 시프트 레지스터(35)의 시프트 클럭 공급단에 접속되어 있다.
Figure kpo00004
분주회로(37)의 출력단은 다시
Figure kpo00005
분주회로(39)를 거쳐 인버터(33)의 입력단에 접속되어 있다.
다음에 상술과 같이 구성된 본 발명에 관한 아날로그 디지탈 변환장치의 동작을 제6도의 파형도를 참조하여 설명한다. 비트 클럭 발생회로(36)로부터 발생하는 제6a도에 도시하는 비트 클럭 BC는
Figure kpo00006
분주회로(37)에 의해
Figure kpo00007
분주되고, 제6b도에 도시하는 배주 워드 클럭 2.WC가 되며, 이 배주 워드 클럭 2. WC는
Figure kpo00008
분주회로(39)에 의해
Figure kpo00009
분주되어, 제6c도에 도시하는 워드 클럭 WC가 된다. 이 워드 클럭 WC는, 인버터(33)에 의해 반전되고, 제6d도에 도시하는 워드 클럭
Figure kpo00010
가 얻어진다.
지금, 입력단자(20)에 제1아날로그 신호가 공급되고, 입력단자(25)에 제2아날로그 신호가 공급되고 있을 경우 기간 T0내지 T2에 있어서는 워드 클럭 WC가 저레벨이고 워드 클럭
Figure kpo00011
가 고레벨로 된다. 이에 수반하여 스위치(26), (24), (23)가 온으로 되고, 스위치(21), (29), (28)이 오프로 된다. 이때문에, 입력단자(25)에 공급된 제1아날로그 신호가 스위치(26)를 거쳐 제2적분기(27)의 입력단에 공급된다. 이 제2적분기(27)에서는 공급된 아날로그 신호에 따라 적분이 이루어지며 그 출력전압 VL은 제6e도에 도시하는 바와 같이 서서히 하강한다. 이 출력전압 VL은 기간 T0내지 T2에 있어서, 입력단자(20)에 공급되는 제2아날로그 신호의 레벨에 대응한 것이 된다.
또 이 기간 T0내지 T2에 입력단자(20)에 공급되는 제1아날로그 신호가 시점 T0이전에 스위치(21)를 거쳐 제1적분기(22)에 공급되며, 이에 따른 적분이 성립되어서 얻어진 제1적분기(22)의 출력전압 VR이 스위치(23)를 거쳐 비교부(31)의 입력단에 공급된다. 이와 동시에 시점 T0에서 제1도 및 제2도를 참조하여 설명한 바와 같은 제어신호 P2및 P3의 각각에 의해 정전류원부(32)의 전류스위치(32C), (32D)가 공히 온으로 되고 제1 및 제2의 정전류원(32A), (32B)의 각각으로부터의 정전류 i0및 i1이 더해서 합쳐진 정전류 i0+i1이 제1의 적분기(22)로 흐른다. 이에 따라, 이 제1적분기(22)의 출력전압 VR이 제6f도에 도시하는 바와 같이 직선적으로 증가한다. 또 제6g도에 도시하는 제어신호 CC가 입하하여 신호처리회로(34)중의 상위 카운터가 스타트한다. 또한 이때, 비교부(31)에는 제1도 및 제2도를 참조하여 설명한 바와 같은 제어신호 P1이 고레벨을 가지고 공급되고 있으므로 이 비교부(31)는 작동상태에 있다. 그리고, 출력전압 VR의 레벨과 비교부(31)의 기준전압원(31C)의 기준전압 V1과 비교가 제1비교기(31A)에 의해 이루어지며 양자가 일치한 시점에서 비교출력 C1이 신호처리회로(34)에 공급되며, 그중의 제6g도에 도시하는 제어신호 CC의 입하에서 스타트된 상위 카운터가 스톱됨과 동시에 하위 카운터가 스타트된다. 이와 동시에 제어신호 P2가 입하하고 전류스위치(32C)가 오프로 되어 제1적분기(22)로의 전류공급은 제1정전류원(32A)으로부터의 정전류 i0가 차단되어 제2의 정전류원(32B)으로부터의 정전류 i1만으로 된다. 이 제2정전류원(32B)으로부터의 전류공급에 의해 다시 출력전압 VR의 전압이 직선적으로 상승하며, 이때의 출력전압 VR은 제2비교기(31B)내에 있어서, 비교부(31)의 기준전압 V2(OV)와 비교가 된다.
그리고, 양자가 일치한 시점에서 제2비교기(31B)로부터 비교출력 C2가 신호처리회로(34)에 공급되며, 그중의 하위 카운터가 스톱된다. 또한 제어신호 CC는 그 입상시에 신호처리회로(34)중의 래치회로에 의한 상위 및 하위 카운터를 래치하며, 그 입하시에 상위 카운터를 리셋트 및 스타트하게 한다. 더욱이, 이 기간 T0내지 T2시점 T0이전에 신호처리회로(34)내에서 래치된 제2의 아날로그 신호에 대응한 상위 카운터의 데이타와 하위 카운터의 데이타 양자 DL이 제6h도에 표시한 배주 워드 클럭 2.
Figure kpo00012
의 고레벨기간 (기간 T1내지 T2)에 있어서 시프트 레지스터(35)에 로드되고, 또 저레벨기간(기간 T1내지 T2)에 있어서, 시프트 레지스터(35)로부터 시리얼로 출력되어서 제6i도에 표시한 바와 같이 제2의 아날로그 신호에 대한 디지탈 변환 출력 데이타 L이 얻어진다.
다음에 기간 T2내지 T4에 있어서는 워드 클럭 WC 및
Figure kpo00013
의 상태가 기간 T0내지 T2에 있어서의 상태에 대하여 반전된 것으로 된다. 따라서 스위치(26), (24) 및 (23)이 오프로 되고 스위치(21), (29) 및 (28)이 온으로 된다. 이 때문에 기간 T0내지 T2에 있어서 제2적분기(27)로 적분되어서 얻어진 출력전압 VL은 스위치(28)를 거쳐서 비교부(31)의 입력단에 공급된다. 이와 동시에 시점 T2에 있어서 상술한 기간 T0내지 T2에 있어서의 설명과 동일하게 제어신호 P2, P3에 기인하여 제2적분기(27)에 정전류원부(32)로부터의 정전류의 공급이 개시된다. 따라서 신호처리회로(34)에서 제2아날로그 신호에 대응하는 상위 카운터 및 하위 카운트 동작 및 래치가 행하여진다.
또 이 기간 T2내지 T4에서 시점 T2이전에 신호처리회로(34)내에서 래치된 기간 T0내지 T2에 있어서의 제1아날로그 신호에 대응한 상위 카운터의 데이타와 하위 카운터의 데이타 양자 DR이 배주 워드 클럭 2.
Figure kpo00014
의 고레벨기간(기간 T2내지 T3)에 있어서 시프트 레지스터(35)에 로드되고 저레벨기간(기간 T3내지 T4)에 있어서 시프트 레지스터(35)로부터 시리얼로 출력되어서 제6i도에 표시한 바와 같이 제1아날로그 신호에 대한 변환 출력 데이타가 얻어진다.
기간 T4이후에 있어서는 상술의 기간 T0내지 T4에 있어서의 동작이 반복하여 행하여지는 것이 된다.
이상 요컨데 워드 클럭 WC의 저레벨기간에 있어서는 제2아날로그 신호에 대한 샘플링이 행하여지는 동시에 제1아날로그 신호에 대한 상위 비트 데이타와 하위 비트 데이타가 구해져서 래치되어 워드 클럭 WC의 고레벨기간에 있어서는 제1아날로그 신호의 샘플링이 행하여지는 동시에 제2아날로그 신호의 상위 비트 데이타와 하위 비트 데이타가 구해지고 래치된다. 그리고 워드 클럭 WC의 저레벨기간에 있어서 제2아날로그 신호에 대응하는 상위 비트 데이타와 하위 비트 데이타로 형성된 디지탈 변환 출력이 얻어지고 워드 클럭 WC의 고레벨기간에 있어서 제1아날로그 신호에 대응하는 상위 비트 데이타와 하위 비트 데이타로 형성된 디지탈 변환 출력이 얻어진다.
이상의 설명으로부터 명백한 바와 같이 본 발명에 관한 아날로그 디지탈 변환장치에 있어서는 2개의 입력 아날로그 신호에 대하여 샘플링 적분부를 각각 독립으로 설치하는 동시에 양 샘플링 적분부로부터의 적분출력을 교대로 공통의 카운터 제어부 및 디지탈 변환 출력도 출부에 공급하도록 하여 한쪽의 입력 아날로그 신호에 대한 샘플링 적분 동작이 행하여지는 기간에 다른쪽의 입력 아날로그 신호에 대한 디지탈 변환 동작이 행하여지도록 되어 있으므로 2개의 입력 아날로그 신호에 대하여 독립된 아날로그 디지탈 변환회로 시스템을 마련할 필요가 없으므로 구성의 간략화를 기할 수가 있고 또 2개의 입력 아날로그 신호에 대한 아날로그 디지탈 변환을 입력 아날로그 신호가 하나의 경우와 동등의 변환시간으로 행할 수가 있다.
또 래치된 상위 및 하위 카운터의 데이타를 시프트 레지스터에 로드하고 또 시프트 레지스터로부터 송출하는 타이밍 및 시간 폭은 상술의 실시예에 한정되지 않고 워드 클럭의 1/2주기내에서 필요에 따른 선택이 되어도 좋은 것은 물론이다.

Claims (1)

  1. 제1아날로그 신호 및 제2아날로그 신호를 각각 상호 샘플링하는 제1스위치(21) 및 제2스위치(25)와, 샘플링된 상기 제1 및 제2아날로그 신호가 각각 공급되는 제1적분기(22) 및 제2적분기(27)와, 제1스위치(21)가 오프상태로 될때는 제1적분기로, 제2스위치(26)가 오프상태로 될때는 제2적분기(27)로 정전류를 공급하는 정전류원(32)과, 정전류가 공급되고 있을때 제1 또는 제2적분기의 출력전압과 소정전압의 비교출력이 상호 공급되어 정전류가 공급되고 있는 제1 또는 제2적분기로 정전류 공급개시 시점부터 정전류가 공급되고 있는 제1 또는 제2적분기의 출력전압이 소정값에 도달될때까지의 시간에 대응한 디지탈 신호를 발생하는 디지탈 신호 발생부(34), (35)를 구비한 아날로그 디지탈 변환장치.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3424052A1 (de) * 1984-06-29 1986-01-09 Siemens AG, 1000 Berlin und 8000 München Signalumformer
US4613973A (en) * 1985-06-20 1986-09-23 Eaton-Kenway, Inc. Digital data decoder and method
JPS6271335A (ja) * 1985-09-24 1987-04-02 Sony Corp Ａ／ｄ又はｄ／ａ変換器
DE3773940D1 (de) * 1987-12-15 1991-11-21 Itt Ind Gmbh Deutsche Abtast-halte-stufe und deren anwendung in parallel-a/d-wandlern.
US5047665A (en) * 1989-02-08 1991-09-10 Burr-Brown Corporation Low noise, low offset, high speed CMOS differential amplifier
US4940981A (en) * 1989-02-08 1990-07-10 Burr-Brown Corporation Dual analog-to-digital converter with single successive approximation register
US4942399A (en) * 1989-03-15 1990-07-17 International Business Machines Corporation Adaptive flash analog/digital converter for differential input signal
JPH03174818A (ja) * 1989-09-28 1991-07-30 Nec Corp 積分型ａ／ｄ変換回路
US5281901A (en) 1990-12-03 1994-01-25 Eaton-Kenway, Inc. Downward compatible AGV system and methods
US5187664A (en) * 1990-11-27 1993-02-16 Eaton-Kenway, Inc. Proportional position-sensing system for an automatic guided vehicle
US5216605A (en) * 1990-06-28 1993-06-01 Eaton-Kenway, Inc. Update marker system for navigation of an automatic guided vehicle
US5127486A (en) * 1990-11-23 1992-07-07 Eaton-Kenway, Inc. System for sensing arrival of an automatic guided vehicle at a wire
US5175415A (en) * 1990-11-27 1992-12-29 Eaton-Kenway, Inc. Combination drive-wheel mechanism and travel-sensor mechanism
US5539646A (en) * 1993-10-26 1996-07-23 Hk Systems Inc. Method and apparatus for an AGV inertial table having an angular rate sensor and a voltage controlled oscillator
US7336213B2 (en) * 2004-12-17 2008-02-26 Stmicroelectronics Pvt. Ltd. Polarity independent precision measurement of an input voltage signal
JP5953225B2 (ja) * 2012-12-27 2016-07-20 オリンパス株式会社 Ａｄ変換回路および固体撮像装置
EP3829058A1 (en) 2019-11-26 2021-06-02 ams International AG Switched-capacitor amplifier and pipelined analog-to-digital converter comprising the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3242327A (en) * 1961-10-27 1966-03-22 Phillips Petroleum Co Analysis and ratio computing apparatus
US3476924A (en) * 1966-06-20 1969-11-04 Electronic Associates Integrator rate test system for an analog computer
US3749894A (en) * 1971-03-19 1973-07-31 R Avdeef Analog to digital conversion and computation method
US4024533A (en) * 1975-07-10 1977-05-17 Analogic Corporation Ratiometric analog-to-digital converter
JPS53137659A (en) * 1977-05-09 1978-12-01 Toshiba Corp A/d conversion system
US4128885A (en) * 1977-05-18 1978-12-05 Motorola, Inc. Digital circuitry for spark timing and exhaust gas recirculation control
JPS5821229B2 (ja) * 1977-07-30 1983-04-27 株式会社東芝 演算装置
JPS5442969A (en) * 1977-09-09 1979-04-05 Nec Corp Analog-digital converter
JPS5827445B2 (ja) * 1978-07-14 1983-06-09 タケダ理研工業株式会社 アナログ↓−デイジタル変換器
US4404545A (en) * 1979-02-13 1983-09-13 Sharp Kabushiki Kaisha Analog-to-digital converter of the dual slope type
US4342983A (en) * 1980-08-11 1982-08-03 Westinghouse Electric Corp. Dynamically calibrated successive ranging A/D conversion system and D/A converter for use therein
JPS5868317A (ja) * 1981-10-19 1983-04-23 Toshiba Corp アナログ・デジタル変換器

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Publication number Publication date
AU558940B2 (en) 1987-02-12
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EP0108812A1 (en) 1984-05-23
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AU1371583A (en) 1983-10-24

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