DE3852007T2 - Komplementär-Spannungsinterpolationsschaltung mit Übertragungsverzögerungskompensation. - Google Patents

Description

ANWENDUNGSBEREICH
• Die Erfindung betrifft für die Anwendung in Anordnungen wie Analog- Digital-Umsetzer (A/D) geeignete elektronische Schaltungen und insbesondere eine elektronische Schaltung mit auf einen Eingangsparameter VI ansprechenden Eingabemitteln, zum Liefern mehrerer Paare nahezu komplementärer Hauptsignale, von denen jedes mit dem Eingangsparameter variiert, und mit Interpolationsmitteln mit:
• zwei Ketten einer ausgewählten Zahl von Impedanzelementen worin a) zwischen jedem Paar aufeinanderfolgender Impedanzelemente in jeder Kette ein Knoten liegt, sowie an einem Ende der einen Kette und an einem entsprechenden Ende der anderen Kette, b) die Knotenpaare, die sich auf gleichen Positionen entlang der Ketten befinden, in Paare entsprechender Eingangsknoten und Paare entsprechender Interpolationsknoten aufgeteilt werden, wobei mindestens einer der Eingangsknoten zwischen den Enden jeder Kette liegt, c) mindestens einer der Interpolationsknoten zwischen den beiden am weitesten entfernten Eingangsknoten in jeder Kette liegt, und d) jedes Paar entsprechender Eingangsknoten ein anderes der Paare von Hauptsignalen empfängt.
• Eine solche elektronische Schaltung ist aus der europäischen Patentanmeldung EP 02 27 165 bekannt.
• Wesentliche Überlegungen beim Entwurf eines A/D-Umsetzers betreffen Geschwindigkeit, Komponentenanzahl und Auflösung. Parallele A/D-Umsetzer (Flash- Converter) bieten die größte Geschwindigkeit. Um eine analoge Eingangsspannung in einen digitalen n-bit-Ausgangscode umzusetzen, verfügt ein Flash-Converter normalerweise über 2n-1-Eingangskomparatoren, die die Eingangsspannung mit 2n-1 entsprechenden Bezugsspannungen vergleichen. Siehe J. Peterson, "A Monolithic Video A/D Converter", IEEE JSSC, Dez. 1979, S. 932-937.
• Der grundsätzliche Nachteil des Flash-Converters ist die hohe Komponentenanzahl infolge der großen Zahl von Eingangskomparatoren. Zahlreiche Schaltungsanordnungen sind vorgeschlagen worden, um die Zahl der Komparatoren zu verringern. Siehe beispielsweise die US-Patentschriften 42 70 118 und 43 86 339. Bei diesen Schaltungsanordnungen wird im allgemeinen ein Verlust an Umsetzungsgeschwindigkeit als Kompromiß akzeptiert.
• Ein "Faltungssystem" ist eine der vielversprechenderen Techniken zur Verringerung der Komponentenanzahl. In einem Faltungs-A/D-Umsetzer spricht ein Satz von Eingangsverstärkern auf die Eingangsspannung und einen entsprechenden Satz von Bezugsspannungen so an, daß er ein oder mehr Paare komplementärer Wellenformen erzeugt, die eine wiederholt abgerundete Dreiecksform als Funktion der Eingangsspannung haben. Eine Gruppe Feinkomparatoren setzt diese Wellenformen in eine Kette von Bits um, die zu den niedrigstwertigen Bits des Ausgangscodes codiert werden. Die Bits mit höchstem Stellenwert werden einer Gruppe Grobkomparatoren entnommen, die bei der Eingangsspannung entlang eines von der Faltungsanordnung getrennten Kanals wirken. Siehe R. van de Plassche et al, "A High-Speed 7 Bit A/D Converter," JSSC, Dez. 1979, S. 938-943. Siehe auch R. van de Grift et al, "A Monolithic 8-Bit Video A/D Converter", IEEE JSSC, Juni 1984, S. 374-378.
• Faltungssysteme bieten relativ gute Geschwindigkeit bei niedriger Verlustleistung. Das ihnen eigene "Abrunden" der Spitzen der wiederholten Dreieckswellenformen muß jedoch berücksichtigt werden, um Auflösungsverluste zu vermeiden. Es ist äußerst wünschenswert, über eine einfache Technik zu verfügen, die die linearen Teile dieser Wellenform mit maximalem Vorteil nutzt.
ALLGEMEINE BESCHREIBUNG DER ERFINDUNG
• Die zentrale Eigenschaft dieser Erfindung ist ein System zum Interpolieren zwischen Paaren komplementärer Signale, die mit einem Parameter variieren, um weitere Paare komplementärer Signale zu erzeugen, die den Parameter darstellen.
• Hierzu ist die elektronische Schaltung der eingangs beschriebenen Art dadurch gekennzeichnet, daß das Interpolationsmittel außerdem folgendes umfaßt:
• Verzögerungsmittel zur Lieferung der Interpolationsausgangssignale bei mehrfachen Paaren entsprechender Interpolationsausgangspunkte, wobei die Anzahl Ausgangspunkte gleich der Anzahl Knoten ist, wobei die Verzögerungsmittel mindestens zwei zusätzliche Paare von Impedanzelementen umfassen, für die a) jedes zusätzliche Paar zu einem anderen Paar entsprechender Knoten und zu einem anderen Paar entsprechender Ausgangspunkte gehört, b) die Impedanzelemente in jedem zusätzlichen Paar jeweils zwischen den zugehörigen Knoten gekoppelt sind und c) die verbleibenden Knoten, falls vorhanden, jeweils mit den verbleibenden Ausgangspunkten gekoppelt sind.
• Das Eingabemittel verschafft mehrfache Paare nahezu komplementärer Hauptsignale. Die Signale werden typischerweise als Antwort auf eine analoge Eingangsspannung in der Weise erzeugt, daß sie an sich linear (d. h. nicht digital) sind.
• Die Interpolation ist ein Verfahren in zwei Schritten. Der erste Schritt wird mit zwei Ketten einer ausgewählten Zahl einander entsprechender Impedanzelemente, vorzugsweise Widerstände, ausgeführt. Ein Knoten liegt zwischen jedem Paar aufeinanderfolgender Impedanzelemente in jeder Kette sowie an einem Ende der einen Kette und an einem entsprechenden Ende der anderen Kette. Die Knoten teilen sich in Paare entsprechender Eingangsknoten und Paare entsprechender Interpolationsknoten auf, die sich auf gleichen jeweiligen Positionen entlang der Ketten befinden. Die Interpolationsknoten sind so zwischen den Eingangsknoten verteilt, daß mindestens einer der Interpolationsknoten zwischen den beiden am weitesten entfernten Eingangsknoten in jeder Kette liegt. Jedes Paar entsprechender Eingangsknoten empfängt ein anderes der Paare von Hauptsignalen. Die Spannung an jedem Interpolationsknoten liefert eine Interpolation der Spannungen an den beiden nächsten Eingangsknoten an entgegengesetzten Seiten dieses Interpolationsknotens.
• Eine Ausgangsschaltung ist unveränderbar mit dem Interpolationssystem zum Empfangen der Ausgangssignale verbunden. Die Ausgangsschaltung lädt das Interpolationssystem. Dies führt dazu, daß in den Impedanzelementen Übertragungsverzögerungen auftreten. Bei Anwendungen für sehr hohe Geschwindigkeiten haben diese Verzögerungen einen nachteiligen Einfluß auf die Interpolationsgenauigkeit in den Interpolationsknoten. Dieses Problem wird in dem zweiten Schritt der Interpolation mit einem Verzögerungsnetz gelöst, das die vorangegangenen Verzögerungen kompensiert.
• Das Verzögerungsnetz wird mit zwei oder mehr zusätzlichen Paaren von Impedanzelementen gebildet, wiederum vorzugsweise Widerstände, die bei der Zuführung von Interpolationsausgangssignalen an mehrfache Paare entsprechender Interpolationsausgangspunkte verwendet werden. Die Anzahl Ausgangspunkte ist gleich der Anzahl Knoten. Jedes zusätzliche Impedanzpaar gehört zu einem anderen Paar entsprechender Knoten und einem anderen Paar entsprechender Ausgangspunkte. Die Impedanzelemente in jedem zusätzlichen Paar sind jeweils einerseits zwischen den zugehörigen Knoten und andererseits den zugehörigen Ausgangspunkten gekoppelt. Die übrigen Knoten (falls vorhanden) sind jeweils mit den übrigen Ausgangspunkten gekoppelt.
• Jedes Impedanzelement in einer Kette hat vorzugsweise den gleichen Wert wie das entsprechende Impedanzelement in der anderen Kette. Die Werte der Impedanzelemente in jedem zusätzlichen Paar sind gleichfalls vorzugsweise die gleichen.
• Entsprechend sind die Signale bei jedem Paar entsprechender Interpolationsausgangspunkte nahezu komplementär zueinander.
• Die Werte der zusätzlichen Impedanzelemente werden normalerweise so gewählt, daß die gesamten Übertragungsverzögerungen von den Eingangsknoten zu den Ausgangspunkten für alle Interpolationsausgangssignale weitgehend gleich sind. Daher liefern die Ausgangssignale eine sehr genaue Interpolation als Funktion der Zeit.
• Wenngleich das vorliegende Interpolationssystem in weitem Bereich anwendbar ist, ist es besonders für einen Faltungs-A/D-Umsetzer geeignet. Die Hauptsignale sind von einer Faltungsanordnung in dem Umsetzer gelieferte, wiederholt abgerundete dreieckige Wellenformen. Die Ausgangssignale der Interpolationsschaltung werden einer Gruppe von Komparatoren zugeführt, die eine Kette von digitalen Bits durch Vergleich der Spannungen jedes Ausgangssignalpaares erzeugen.
• Die Größen der Spannungsdifferenzen sind bei diesen Vergleichen unwichtig. Nur die "Nulldurchgänge", d. h. die Vorzeichen der Spannungsdifferenzen, sind wesentlich. Die Interpolation vermeidet die Schwierigkeit, das Abrunden der Wellenformspitzen einzubeziehen, da die Veränderung der Wellenformen als Funktion der Eingangsspannung in der Nähe der Nulldurchgänge im wesentlichen linear ist. Die Komponentenanzahl wird dadurch ohne Verlust an Geschwindigkeit oder Genauigkeitsabnahme reduziert.
KURZE BESCHREIBUNG DER ZEICHNUNG
• Fig. 1 ist ein Schaltbild einer Ausführungsform eines erfindungsgemäßen Interpolationssystems.
• Fig. 2 ist eine graphische Darstellung der Signale, die mit dem System aus Fig. 1 interpoliert werden können.
• Fig. 3 ist ein erweitertes Schaltbild eines Teils von Fig. 1 ohne die Kompensationswiderstände.
• Fig. 4 ist eine Zeitdarstellung zur Erläuterung der in Fig. 3 auftretenden Übertragungsverzögerungen.
• Fig. 5 wiederholt das Schaltbild von Fig. 3 unter Einschluß der Kompensationswiderstände.
• Fig. 6 ist eine Zeitdarstellung zur Erläuterung der in Fig. 5 erhaltenen Übertragungsverzögerungskompensation.
• Fig. 7 ist ein allgemeines Blockschaltbild eines Faltungs-A/D-Umsetzers, der das Interpolationssystem von Fig. 1 benutzt.
• Fig. 8 ist ein Schaltbild der Eingangsschaltung von Fig. 7.
• Fig. 9 ist eine graphische Darstellung der Ausgangsspannung eines typischen Eingangsverstärkers von Fig. 8.
• Fig. 10 ist ein Schaltbild dieses Verstärkers.
• Fig. 11 ist eine graphische Darstellung von von dem System von Fig. 12 interpolierten Signalen, die ein Schaltbild der Interpolations-/Ausgangsschaltung von Fig. 7 ist.
• Fig. 13 ist eine graphische Darstellung der durch die Interpolation erzeugten Signale.
• In der Zeichnung und den Beschreibungen der bevorzugten Ausführungsformen haben gleiche oder sehr ähnliche Teile die gleichen Bezugszeichen.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
• Mit Bezug auf die Zeichnung gibt Fig. 1 eine Schaltung zur Interpolation zwischen den Spannungspegeln von M+1 Hauptsignalen VB0, VB1, . . . VBM und M+1 weiteren Hauptsignalen VBN0, VBN1, . . . VBNM wieder. Diese 2M+2 Spannungen werden häufig zusammen als "VB"-Signale bezeichnet. M ist mindestens 1. Die Signale jedes Paares gleich numerierter VB-Signale sind nahezu zueinander komplementär. Das heißt, daß jede Spannung VBNj zum größten Teil das elektrisch Inverse der entsprechenden Spannung VBj ist, mit j von 0 bis M.
• Eine Eingangsschaltung 10 liefert komplementäre Signalpaare VB0 und VBN0 bis VBM-1 und VBNM-1 als Antwort auf einen Parameter VI, der typischerweise eine analoge Eingangsspannung ist. In irgendeiner Weise generiert Schaltung 10 auch Spannungen VBM und VBNM. Diese können sich von den anderen VB-Signalen unterscheiden. Wenn wiederholte Sprünge in den VB-Signalen auftreten, können die Spannungen VBM bzw. VBNM Spannungen VB0 bzw. VBN0 sein oder umgekehrt, um "Interpolation um die Ecken" zu verschaffen.
• Die VB-Signale haben Spannungskennlinien der in Fig. 2 allgemein angedeuteten Art. Der Einfachheit halber zeigt Fig. 2 nur die Wellenformen für VB0- VBM. Die VB0-Wellenform ist mit dickerer Linie dargestellt. Wenn die Wellenformen für VBN0-VBNM als Funktion von VI dargestellt worden wären, wären sie jeweils das Inverse der Wellenformen von VB0-VBM.
• Die VB-Signale liegen als Funktion von VI in einem Abstand voneinander. Sie variieren alle in nahezu dem gleichen Spannungsbereich, dessen Größe mit VS angedeutet wird. Ein aufeinanderfolgendes Paar der VB-Signale besteht aus Spannungen VBj-1 und VBj oder VBNj-1 und VBNj Die VB-Signale sind so numeriert, daß die höher numerierte Spannung VBj oder VBNj jedes aufeinanderfolgenden Paares bei einem größeren VI-Wert zwischen ihren extremen Spannungswerten springt als die niedriger numerierte Spannung VBj-1 oder VBNJ-1.
• Bei einem gegebenen Wert von VI st die Spannungsdifferenz zwischen zwei aufeinanderfolgenden VB-Signalen jedesmal, wenn sich mindestens eines von ihnen mit VI ändert, kleiner als VS. Das heißt, die Sprunggebiete für zwei aufeinanderfolgende VB-Signale "überlappen" teilweise als Funktion von VI. Auf diese Weise sind alle VB-Signale "lineare" Signale. Der Nulldurchgangspunkt liegt bei einer Spannung V&sub0; ungefähr auf der Hälfte zwischen den minimalen und maximalen VB-Pegeln.
• Zurückkehrend zu Fig. 1, so zeigt diese, daß eine Interpolationsschaltung 12 Spannungen erzeugt, die eine Interpolation zwischen den Spannungen jedes Paares aufeinanderfolgender VB-Signale liefern. Die Ergebnisse der Interpolation werden von N Paaren entsprechender Interpolationsausgangspunkte P&sub0; und PN0, P&sub1; und PN1, . . ., PN-1 und PNN-1 an eine Ausgangsschaltung 14 geliefert. Schaltung 12 führt eine Interpolation in zwei Schritten durch.
• Der erste Schritt erfolgt mit zwei Widerstandsketten S und SN. Kette S besteht aus N Interpolationswiderständen R&sub0;, . . . RN-1. Kette SN besteht aus N Interpolationswiderständen RN0, . . . RNN-1. Wenn q eine ganze Zahl von 0 bis N-1 ist, haben entsprechende Widerstände Rq und RNq nahezu den gleichen Widerstandswert.
• Ein Knoten Nq liegt zwischen jedem Paar aufeinanderfolgender Widerstände Rq-1 und Rq. Ein entsprechender Knoten NNq liegt ebenso zwischen jedem Paar aufeinanderfolgender Widerstände RNq-1 und RNq. Außerdem gibt es entsprechende Knoten N&sub0; und NN0 an den Enden der Ketten, wo die Widerstände R&sub0; bzw. RN0 gelegen sind. Einige der Paare entsprechender Knoten sind Eingangsknoten. Mindestens ein Eingangsknoten liegt zwischen den Enden jeder Kette S oder SN. Die übrigen Knoten sind Interpolationsknoten. Mindestens ein Interpolationsknoten liegt zwischen den beiden am weitesten entfernten Eingangsknoten in jeder Kette S oder SN.
• Entsprechende Eingangssignale VBj und VBNj werden den speziellen Eingangsknoten zugeführt, die in der gleichen relativen Position in Ketten S und SN liegen wie das Paar VBj und VBNj in der Folge der VB-Signale. Insbesondere empfangen die Eingangsknoten N&sub0; und NN0 die Spannungen VB0 bzw. VBN0. Wenn K und L ausgewählte ganze Zahlen in dem Bereich zwischen 2 und N sind (mit L größer als K), dann zeigt Fig. 1, daß das nächste Eingangsknotenpaar NK und NNK das nächste Paar VB1 und VBN1 empfängt und daß das Eingangsknotenpaar NL und NNL das Paar VBM-1 und VBNM-1 empfängt. Spannungen VBM bzw. VBNM werden den Anschlüssen an den Enden der Ketten S und SN zugeführt, wo die Widerstände RN-1 und RNN-1 gelegen sind. Diese Anschlüsse sind zusätzliche Eingangsknoten, wenn sich die Spannungen VBM und VBNM von den anderen VB-Signalen unterscheiden.
• Jedes Paar entsprechender Interpolationsknoten liefert ein Paar entsprechender interpolierter Signale, die im wesentlichen zueinander komplementär sind.
• Beispielsweise zeigt Fig. 1, daß Interpolationsknotenpaare N&sub1; und NN1, . . ., NK-1 und NNK-1 jeweils K-1 interpolierte Signalpaare VC1 und VCN1, . . ., VCK-1 und VCNK-1 liefern. Die gestrichelte Linie in Fig. 2 stellt eine typische Form für VC1 dar.
• Zur Vereinfachung der Erläuterung wird das "B" im Index jeder der Hauptsignale VB0-VBM-1 und VBN0-VBNM-1 in "C" verändert, nachdem diese die Ketten S und SN durchlaufen haben. Die Kettenausgangssignale bestehen daher aus N Signalpaaren VC0 und VCN0 bis VCN-1 und VCNN-1. Diese werden häufig zusammen als VC-Signale bezeichnet, von denen die NM-Paare die interpolierten Signalpaare und die übrigen M Paare hinsichtlich der Spannung gleich den entsprechenden Haupt-VB-Signalpaaren sind. Jede Spannung VCNq ist das Inverse der Spannung VCq.
• Die Ausgabeschaltung 14 hat Eingangskapazitäten, die die Interpolationsschaltung 12 laden. Die die Interpolationswiderstände durchlaufenden Ströme zur Bildung der N-M interpolierten VC-Signalpaare treffen somit auf eine gewisse von den die Haupt-VB-Signalpaare bildenden Strömen nicht erwartete RC-Impedanz. Dies führt dazu, daß die NM-interpolierten Signalpaare bezüglich der Haupt-VB-Signalpaare zeitlich leicht verzögert sind.
• Das Verständnis der Auswirkung dieser RC-Verzögerungen wird mit Hilfe der Fig. 3 und 4 erleichtert. Fig. 3 erläutert, wie ein Abschnitt von Kette S mit den Interpolationsausgangspunkten verbunden würde, wenn zur Kompensation der Verzögerungen keinerlei Maßnahmen getroffen würden. Insbesondere zeigt Fig. 3 den sich zwischen den die Spannungen VB0 und VB1 aufnehmenden Eingangsknoten erstreckenden Abschnitt für den Fall, daß K gleich 4 ist. Zu Ausgangspunkten P&sub0;, P&sub1;, . . . P&sub4; gehörende Kapazitäten CP0, CP1, . . . CP4 stellen die Eingangskapazitäten der Schaltung 14 dar. Die Kapazitäten CP0-CP4 werden gestrichelt gezeigt, da sie normalerweise parasitär sind. Es können jedoch teilweise auch echte Kondensatoren sein. Fig. 4 zeigt, wie die Spannungen VC0-VC4 sich mit der Zeit ändern.
• VC1 ist bezüglich der VB-Signale infolge des Stromdurchganges durch die Widerstände R&sub0;-R&sub3; um einen Betrag τ&sub1; verzögert. VC2 ist in gleicher Weise um einen Betrag τ&sub2; verzögert. Unter der Annahme, daß sich weder die Widerstände R&sub0;-R&sub3; noch die Kapazitäten CP0-CP4 wesentlich im Wert unterscheiden, ist τ&sub2; die maximale Übertragungsverzögerung τMAX von den Eingangsknoten zu den Interpolationsknoten. Für VC3 ist eine Übertragungsverzögerung τ&sub3; von gleicher Größenordnung wie τ&sub1; zu erwarten. Die Verzögerungen τ&sub1;, τ&sub2; und τ&sub3; werden in Fig. 4 anhand der Kurven L&sub1;, L&sub2; und L&sub3; erläutert, die wiedergeben, wie VC1, VC2 und VC3 aussehen würden, wenn es keine Verzögerungen gäbe.
• Der zweite Schritt der Interpolation liefert eine Verzögerungskompensation, um Genauigkeitsverlust zu vermeiden, der andernfalls durch die Übertragungsverzögerungen von den Eingangsknoten zu den Interpolationsknoten auftreten würde. Unter weiterem Bezug auf Fig. 1 wird die Kompensation mit einem Verzögerungsnetz D erhalten, das den VC-Signalen geeignete weitere Verzögerungen zuführt, um 2N Interpolationsausgangssignale VD0, VD1, . . . VDN-1 und VDN0, VDN1, . . . VDNN-1 zu erhalten, die zu den VB-Signalen um weitgehend gleiche Beträge verzögert sind.
• Verzögerungsnetz D besteht aus einem Satz zusätzlicher Widerstandspaare RD0 und RDN0, RD1 und RDN1, . . . RDN-1 und RDNN-1. Jeder Widerstand RDq ist zwischen einen Knoten Nq und einen Ausgangspunkt Pq geschaltet, von dem aus das Signal VDq geliefert wird. Jeder Widerstand RDNq ist gleicherweise zwischen einen Knoten NNq und einen Ausgangspunkt PNq geschaltet, der das Signal VDNq liefert. Entsprechende Kompensationswiderstände RDq und RDNq haben nahezu den gleichen Widerstandswert. Daher sind entsprechende Signale VDq und VDNq im wesentlichen komplementär.
• Es gibt bestimmte Werte für q, für die das Netz normalerweise keine Kompensationswiderstände hat. Ausgangspunkte Pq und PNq sind unmittelbar mit den jeweiligen Knoten Nq und NNq für diese Werte von q verbunden. (Dies entspricht Verbindungen durch nullwertige Widerstände). Fig. 1 zeigt beispielsweise keine Kompensationswiderstände, wenn q gleich J ist, wobei J eine ausgewählte ganze Zahl im Bereich von 1 bis K ist. Kompensationswiderstände werden normalerweise für die q- Werte, bei denen die Übertragungsverzögerung von den Eingangsknoten zu den Interpolationsknoten Nq und NNq sehr dicht bei τMAX liegt, nicht verwendet. Wenn sowohl M als auch N gerade ganze Zahlen sind, führt dies zu M Paaren von Stellen ohne Kompensationswiderstände.
• Der Einfachheit halber werden die VC-Signale für die q-Werte, für die es keine Kompensationswiderstände gibt, in Fig. 1 ebenfalls als VD-Signale bezeichnet. Beispiele hierfür sind VDJ und VDNJ. Entsprechend werden N Signalpaare VD0 und VDN0 bis VDN-1 und VDNN-1 als Interpolationsausgangssignale von der Schaltung 12 geliefert. Diese Signale werden häufig zusammen als "VD"-Signale bezeichnet.
• Die Werte jedes Widerstandes RDq oder RDNq werden vorzugsweise entsprechend der Beziehung
• RD = (τMAX-τ)/Cp (1)
• gewählt, wobei RD der Widerstand, τ die Übertragungsverzögerung von den Eingangsknoten zum Knoten Nq oder NNq und Cp die Kapazität am Ausgangspunkt Pq oder PNq ist. τ wird durch geeignete Modellierung bestimmt. Das gleiche gilt für τMAX.
• Aus Fig. 5 und 6 ist ersichtlich, wie die Kompensation arbeitet. Ähnlich wie Fig. 3 erläutert Fig. 5 den kompensierten Interpolationsschaltungsabschnitt, der die die Spannungen VB0 und VB1 aufnehmenden Eingangsknoten umfaßt, für den Fall K gleich 4. Kompensationswiderstände RD0, RD1, RD3 bzw. RD4 sorgen für eine Verzögerung von VD0, VD1, VD3 bzw. VD4 relativ zu VC0, VC1, VC3 bzw. VC4.
• Diese weiteren Verzögerungen sind in Fig. 6 angegeben. VD0 und VD4 sind jeweils hinsichtlich VB0/VC0 und VB1/VC1 um Beträge Δτ&sub0; und Δτ&sub4; verzögert, die gleich (oder nahezu gleich) τMAX sind. VD1 und VD2 sind jeweils um kleinere Beträge Δτ&sub1; und Δτ&sub3; hinsichtlich VC1 und VC3 verzögert, so daß τ&sub1; + Δτ&sub1; und τ&sub3; + Δτ&sub3; beide ungefähr gleich τMAX sind. VD2 ist ebenso groß wie VC2, die bereits um τMAX verzögert worden ist. Durch Verwendung der Beziehung (1) sind die Gesamtübertragungsverzögerungen von den Eingangsknoten zu den Interpolationsausgangspunkten für alle VD-Signale weitgehend gleich.
• Die Ausgangsschaltung 14 bearbeitet die VD-Signale in irgendeiner Weise. Fig. 1 zeigt beispielsweise, daß sie in einen digitalen Code (MSB . . . LSB) umgesetzt werden.
• Fig. 7 erläutert eine Anwendung des vorliegenden Interpolationssystems für einen mehrfachfaltenden 8-Bit-A/D-Umsetzer. Die Eingangsschaltung 10 von Fig. 1 besteht hier aus einer Eingangsverstarkeranordnung 16 und einer Faltungsanordnung 18. Die Ausgangsschaltung 14 von Fig. 1 besteht aus einer Gruppe 20 von Feinkomparatoren und einem Codierer 22. Der Umsetzer umfaßt auch eine Gruppe 24 von Grobkomparatoren und eine Interpolationsschaltung 12.
• Fig. 8 zeigt Einzelheiten der Anordnungen 16 und 18. Die Verstärkeranordnung 16 enthält 64 in 8 Zeilen und 8 Spalten angeordnete Eingangsverstärker A&sub0;- A&sub6;&sub3;. Wenn i eine ganze Zahl von 0 bis 63 ist, verstärkt jeder Verstärker Ai die Differenz zwischen der analogen Eingangsspannung VI und einer entsprechenden Bezugsspannung VRi, um eine verstärkte Ausgangsspannung VAi zu erhalten. Die Spannungen VR0-VR63 werden von einem Widerstandsteiler aus 63 Widerständen RD mit gleichen Werten, die zwischen die niedrige und die hohe Bezugsspannung VR0 bzw. VR63 geschaltet sind, geliefert.
• Fig. 9 erläutert die allgemeine Form für eine typische Spannung VAi als Funktion von VI. Das Signal VAi hätte idealerweise die mit gestrichelter Linie dargestellte Dreiecksform. Wegen der Eigenschaften der in der Praxis verwendeten Verstärker hat die Spannung VAi tatsächlich mehr abgerundete Form, wie mit der durchgezogenen Linie angedeutet wird.
• Der innere Aufbau eines typischen Verstärkers Ai ist in Fig. 10 dargestellt. Spannungen Vi bzw. VRi werden an die Basen bsL und bsR identischer npn- Transistoren QLi und QRi gelegt, deren Emitter emL und emR mit einer Stromquelle IEi verbunden sind. Der Kollektor cL von QLi ist mit dem Emitter eines npn-Kaskodentransistors QAi verbunden, dessen Basis eine gemeinsame Vorspannung VCA empfängt. Ein Lastwiderstand RAi ist zwischen eine Quelle einer hohen Speisespannung VCC und den Kollektor cCAi des Transistors QCAi geschaltet. Dieser Kollektor ist außerdem mit dem Eingang eines Pufferverstärkers AAi verbunden, dessen Ausgang die Spannung VAi liefert. Wichtig dabei ist, daß die Kollektoren cL und cR der Transistoren QLi bzw. QRi mit den Kollektoren cRi-8 und cLi+8 der Transistoren QRi-8 bzw. QLi+8 in den Verstärkern Ai-8 und Ai+8 verbunden sind.
• Der Verstärker Ai arbeitet mit dem Verstärker Ai-8 in differentieller Weise zusammen. Wenn VI gleich VRi ist, ist das Differentialpaar QLi und QRi symmetrisch, so daß VAi einen Nulldurchgang hat. Das Differentialpaar QLi-8 und QRi-R im Verstärker Ai-8 ist symmetrisch, wenn VI gleich VRi-8 wird. Wegen der Kollektorverbindung mit dem Transistor QRi-8 hat VAi an diesem Punkt einen weiteren Nulldurchgang. Das Ergebnis ist, daß VAi ein Spannungsmaximum erreicht, wenn VI gleich VRi-4 wird und bei einer Minimumspannung konstant ist, wenn VI kleiner als VRi-12 oder größer als VRi+4 ist. Die Wechselwirkung mit dem Verstärker Ai+8 steuert das Signal VAi+8 in gleicher Weise.
• Die Faltungsanordnung 18 kombiniert jedes sechzehnte Zwischensignal VAi elektrisch, um 16 Spannungen VB0-VB7 und VBN0-VBN7 zu erzeugen. Diese Signale werden von jeweils einem Ausgang der 16 Pufferverstärker B&sub0;-B&sub7; und BN0- BN7 geliefert, deren Eingänge selektiv mit den Ausgängen der gewünschten Ai-Verstärker gekoppelt sind. Die Kreise in Fig. 8 stellen diese Kopplungen dar.
• Fig. 11 stellt einen Teil der resultierenden VB-Signale als Funktion von VI dar. VB0 wird wieder mit dickerer Linie wiedergegeben. Die übrigen VB-Signale haben dieselben Formen und Abstände wie die abgebildeten. Wegen des Abrundens der Spitzen der VAi-Signale hat jedes VB-Signal in Fig. 11 eine wiederholt abgerundete Dreiecksform, beinahe die Form einer Sinuswelle. Die VB-Signale springen wiederholt zwischen ihren Extremwerten, wenn sich VI innerhalb des sich von VR0 bis VR63 erstreckenden Eingangsbereiches ändert.
• Fig. 12 zeigt Einzelheiten der Interpolationsschaltung 12 und der Feinkomparatoren 20. Die VBM- und VBNM-Anschlüsse in Schaltung 12 von Fig. 1 sind jeweils mit Knoten NN0 bzw. N&sub0; in Fig. 11 verbunden. Folglich sind VBM und VBNM aus Fig. 1 gleich VBN0 und VB0 von Fig. 12. Die Widerstandsketten werden im wesentlichen zu einem Ring von Widerständen. Dies ermöglicht es, daß die Interpolation sich über alle VB-Zyklen erstreckt, da VI von VR0 bis VR63 reicht.
• Die die Ketten S und SN bildenden Widerstände werden in Fig. 12 mit RI bezeichnet und haben daher alle den gleichen Wert. Zwischen jedem Paar aufeinanderfolgender Eingangsknoten liegen vier Interpolationswiderstände RI. In dem Verzögerungsnetz D haben die mit den Eingangsknoten verbundenen Kompensationswiderstände den gleichen Wert wie die Interpolationswiderstände. Die mit den den Eingangsknoten am nächsten liegenden Interpolationsknoten verbundenen Kompensationswiderstände haben einen Wert, der gleich einem Viertel der anderen Widerstände ist. Das Gesamtergebnis ist, daß die Schaltung 12 zwischen jedem aufeinanderfolgenden Paar von VB-Signalen mit dem Faktor 4 interpoliert, um 64 Spannungen VD0-VD31 und VDN0-VDN31 zu generieren.
• Die Komparatorgruppe 20 besteht aus 32 Master-Slave-Flipflops C&sub0;-C&sub3;&sub1;.
• Jeder Komparator Cq vergleicht komplementäre Signale VDq und VDNq, um ein digitales Bit Dq zu generieren. Die Größe der Spannungen VDq und VDNq ist nicht wesentlich, nur ob ein Nulldurchgang auftritt, d. h. ob ihre Differenz positiv oder negativ ist. Bit Dq ist (beispielsweise) eine logische "1", wenn VDq größer als VDNq ist und umgekehrt.
• Ein Beispiel für die Interpolation als Funktion von VI wird in Fig. 13 dargestellt. VD0 bzw. VD4 sind gleich VB0 und VB1, verzögert um τMAX, wie oben erläutert. VD0 wird in Fig. 13 mit einer dickeren Linie wiedergegeben. Da (a) die Interpolationswiderstände im Wert gleich und (b) VD1-VD3 (abgeleitet von VC1-VC3) ebenfalls bezüglich VB0 und VB1 um τMAX verzögert sind, sind die Spannungen VD1- VD3 zwischen den Spannungen VD0 und VD4 zu jedem Zeitpunkt gleich verteilt. Die Spannungen VDN1, VDN2 und VDN3 sind gleichermaßen zwischen den Spannungen VDN0 und VDN4 gleich verteilt.
• Das komplementäre Paar VD0 und VDN4 hat einen Nulldurchgang, wenn VI gleich VR0 wird. Das Paar VD4 und VDN4 hat gleichermaßen einen Nulldurchgang bei VR1. Was geschieht nun, wenn VI einen Wert zwischen VR0 und VR1 hat, wie beispielsweise in Fig. 13 durch die Linie 26 dargestellt wird. Die Komparatoren 20 liefern die Bits D0, D1, D2, D3 und D4 als "00111". Die aus den interpolierten Signalen resultierenden Bits, d. h. in diesem Beispiel die drei Zwischenbits "011", verschaffen eine feinere digitale Umsetzung als die allein von den VB-Signalen verfügbaren.
• Die Fähigkeit der Interpolation, eine genaue Wiedergabe der Eingangsspannung VI zu liefern, wird durch die Steilheiten der VD-Signale in der Nähe der Nulldurchgangsspannung V&sub0; bestimmt. Die VB-Signale ändern sich nahezu linear in der Nähe von V&sub0;. Das heißt, daß ihre Steilheiten als Funktion von VI in der Nähe von V&sub0; weitgehend konstant sind. Die VB-Signale haben auch nahezu die gleiche Steilheit nahe V&sub0;. Da aufeinanderfolgende VB-Signale einander als Funktion von VI teilweise überlappen, ändern sich die interpolierten Signale in nahezu linearer Weise nahe V&sub0; und haben dort weitgehend die gleiche Steilheit.
• Die VD-Signale ändern sich in nicht-linearer Weise in der Nähe ihrer extremen Spannungspegel. Für die Komparatoren 20 sind jedoch nur die Nulldurchgänge wesentlich. Sie liefern eine genaue Auflösung, wenn es um V&sub0; herum einen genügend breiten Bereich gibt, in dem die VD-Signale nahezu die gleiche, konstante Steilheit haben. Die nichtlinearen Bereiche beeinträchtigen die Genauigkeit nicht wesentlich. Wenn der Überlappungsgrad der VB-Signale geeignet gewählt wird, verschafft die Kombination der Schaltungen 12 und 20 hohe Auflösung, ohne daß eine allzu hohe Zahl von VB-Signalen benötigt wird.
• Für die minimale Interpolation gilt ein Faktor 2. Ein Faktor 8 ergibt normalerweise eine gute Auflösung.
• Zurückkehrend zu Fig. 7, so zeigt diese, daß der Codierer 22 die Kette von 32 Bits D0-D31 in die fünf Bits mit dem kleinsten Stellenwert MSB-3-MSB-7 eines digitalen Ausgangscodes codiert. Der Codierer 22 ist ein geeignet programmierter Festwertspeicher.
• Grobkomparatoren 24 enthalten drei Master-Slave-Flipflops, die als Antwort auf drei Paare nahezu komplementärer weiterer Signale 28 die drei Bits mit höchstem Stellenwert MSB-MSB-2 des digitalen Ausgangscodes liefern. Der A/D- Umsetzer erzeugt Signale 28 in weitgehend der gleichen Weise wie die VB-Signale. Die Signale 28 haben jedoch nicht die wiederholte Faltungsform der VB-Signale. Der Einfachheit halber zeigen
• Fig. 7 und 8, daß Spannungen 28 von Pufferverstärkern 30 in der Anordnung 18 geliefert werden.
• Verfahren zur Herstellung der verschiedenen Elemente der vorliegenden Erfindung sind in der Halbleitertechnik gut bekannt. Der A/D-Umsetzer wird vorzugsweise als monolithische integrierte Schaltung mit Oxidisolation zum Trennen der aktiven Bereiche in einer Halbleiterscheibe hergestellt.
• Der vorliegende A/D-Umsetzer nimmt deutlich weniger Chipfläche ein als der im übrigen vergleichbare 8-Bit-Flash-Converter. Während die Schaltungen 12, 18 und 20 ungefähr die gleiche Fläche benötigen wie die Codierungsschaltung des Flash- Converters, ist die Anzahl Transistoren in einem Komparator mehrere Male größer als in jedem Verstärker Ai. Folglich ist die Chipfläche typischerweise um ungefähr einen Faktor drei reduziert. Der vorliegende Umsetzer hat auch eine niedrige Eingangskapazität und niedrige Leistungsaufnahme.
• Wenngleich die Erfindung anhand spezieller Ausführungsformen beschrieben worden ist, dient diese Beschreibung nur der Erläuterung und soll den Rahmen der beanspruchten Erfindung nicht einschränken. Beispielsweise kann das Interpolationssystem mit zwischen den invertierenden und den nicht-invertierenden Eingängen der Feinkomparatoren vorhandenen Kapazitäten geladen werden, zusätzlich zu den zwischen Masse und den Komparatoreingängen vorhandenen Kapazitäten. Bei diesem Fall wird die Tatsache, daß eine Kapazität zwischen den Eingängen eines Komparators einem Paar doppelwertiger geerdeter Kapazitäten elektrisch gleichwertig ist, vorteilhaft ausgenutzt. Kapazität Cp in Gleichung (1) ist dann gleich der geerdeten Kapazität am Komparatoreingang plus einer Kapazität, die zweimal so groß ist wie die Kapazität zwischen diesem Eingang und dem anderen Eingang.

Claims (12)

1. Elektronische Schaltung mit auf einen Eingangsparameter (VI) ansprechenden Eingabemitteln (10), zum Liefern mehrerer Paare nahezu komplementärer Hauptsignale (VB0/VBN0, . . ., VBM-1/VBNM-1), von denen jedes mit dem Eingangsparameter (VI) variiert, und mit Interpolationsmitteln (12) mit:

zwei Ketten einer ausgewählten Zahl von Impedanzelementen (R&sub0;, . . , RN-1; RN0, . . ., RNN-1) worin a) zwischen jedem Paar aufeinanderfolgender Impedanzelemente in jeder Kette ein Knoten (N&sub1;, . . ., NN-1; NN1, . . ., NNN-1) liegt, sowie an einem Ende (N&sub0;) der einen Kette und an einem entsprechenden Ende (NN0) der anderen Kette, b) die Knotenpaare, die sich auf gleichen Positionen entlang der Ketten befinden, in Paare entsprechender Eingangsknoten (N&sub0;, NK, NL; NN0, NNK, NNL) und Paare entsprechender Interpolationsknoten (N&sub1;, N&sub2;, NK-1, NK+1; NN1, NN2, NNNK-1, NNK+1) aufgeteilt werden, wobei mindestens einer der Eingangsknoten (NK; NNK) zwischen den Enden jeder Kette liegt, c) mindestens einer der Interpolationsknoten (N&sub2;, NN2) zwischen den beiden am weitesten entfernten Eingangsknoten in jeder Kette liegt, und d) jedes Paar entsprechender Eingangsknoten (N&sub0;, NK, NL; NN0, NNK, NNL) ein anderes der Paare von Hauptsignalen (VB0/VBN0, . . ., VBM-1/VBNM-1) empfängt, dadurch gekennzeichnet, daß das Interpolationsmittel (12) außerdem folgendes umfaßt:

Verzögerungsmittel (D) zur Lieferung der Interpolationsausgangssignale (VD0, . . . VDN-1; VDN0, . . ., VDNN-1) bei mehrfachen Paaren entsprechender Interpolationsausgangspunkte (P&sub0;, . . . PN-1; PN0, . . ., PNN-1), wobei die Anzahl Ausgangspunkte gleich der Anzahl Knoten ist, wobei die Verzögerungsmittel (D) mindestens zwei zusätzliche Paare von Impedanzelementen (RDK/RDNK) umfassen, für die a) jedes zusätzliche Paar zu einem anderen Paar entsprechender Knoten und zu einem anderen Paar entsprechender Ausgangspunkte gehört, b) die Impedanzelemente in jedem zusätzlichen Paar (RDK/RDNK) jeweils zwischen den zugehörigen Knoten (NK/PK; NNK/PNK) gekoppelt sind und c) die verbleibenden Knoten, falls vorhanden, jeweils mit den verbleibenden Ausgangspunkten gekoppelt sind.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß jedes Impedanzelement (RK) in einer der Ketten weitgehend die gleiche Impedanz wie das gleichpositionierte Impedanzelement (RNK) in der anderen Kette hat und die Impedanzelemente (RDK/RDNK) in jedem zusätzlichen Paar weitgehend die gleiche Impedanz haben, wobei die Signale jedes Paares entsprechender Interpolationsausgangssignale nahezu komplementär zueinander sind.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Übertragungsverzögerungen von den Eingangsknoten zu den Ausgangspunkten für alle Interpolationsausgangssignale weitgehend gleich sind.

4. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß jedes Impedanzelement ein Widerstand ist.

5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß jeder Widerstand in den Verzögerungsmitteln einen Widerstandswert RD hat, der entsprechend

RD = (τMAX-τ)/Cp

gewählt wird, wobei τMAX die maximale Übertragungsverzögerung von den Eingangsknoten zu den Interpolationsknoten, τ die Übertragungsverzögerung von den Eingangsknoten zu dem speziellen zu diesem Widerstand gehörenden und mit ihm gekoppelten Knoten und Cp die Kapazität an dem in gleicher Weise zugehörigen Ausgangspunkt ist.

6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die zusätzlichen Paare von Widerständen in den Verzögerungsmitteln für alle Knoten außer denen vorgesehen ist, für die τ nahezu gleich τMAX ist.

7. Schaltung nach Anspruch 6, gekennzeichnet durch mit den Ausgangspunkten (PK) gekoppelte Ausgabemittel (14) zum Umsetzen der Interpolationsausgangssignale (VD) in einen digitalen Code (MSB, LSB).

8. Schaltung nach Anspruch 2, gekennzeichnet durch Mittel, die die Eingabemittel (10) mit den Ketten verbinden, um sie mit den Hauptsignalen zu versehen.

9. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß das oben erwähnte Ende jeder Kette mit dem anderen Ende dieser Kette oder dem anderen Ende der anderen Kette verbunden ist.

10. Schaltung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß das Eingabemittel (10) umfaßt: Mittel (RR) zur Verschaffung einer Anzahl über einen Eingangsspannungsbereich (VR0-VR63) verteilter Bezugsspannungen (VR0, . . ., VR63);

Mittel (16), die auf eine innerhalb eines Eingangsspannungsbereiches schwankende Eingangsspannung (VI) ansprechen, zur Erzeugung einer Anzahl von Zwischenspannungen (VA0-VA63), die jeweils den Bezugsspannungen (VR0-VR63) entsprechen und die Eingangsspannung (VI) kumulativ repräsentieren, wobei die Wellenform für jede Zwischenspannung (VAi) als Funktion der Eingangsspannung (VI) eine abgerundete Dreiecksform mit einem Extremwert ist, der auftritt, wenn die Eingangsspannung (VI) geringfügig kleiner ist als die entsprechende Bezugsspannung (VR); und Mittel (18) zur Kombinierung von aus den Zwischensignalen ausgewählten Signalen zur Erzeugung der Hauptsignale (VB0/VBN0, . . ., VBM-1/VBNM-1).

11. Schaltung nach Anspruch 10, weiterhin mit mit den Ausgangspunkten (P&sub0;, . . . PN-1; PN0, . . ., PNN-1) gekoppelten Ausgabemitteln (14) zur Umsetzung der Interpolationsausgangssignale (VD0, . . . VDN-1; VDN0, . . ., VDNN-1) in einen digitalen Code.

12. Digital-Analog-Umsetzer zur Umsetzung einer analogen, innerhalb eines Eingangsspannungsbereiches schwankenden Eingangsspannung (VI), in einen digitalen Code aus einem Satz von Bits mit höchstem Stellenwert (MSB, MSB-1, MSB-2) und einem Satz von Bits mit niedrigstem Stellenwert (MSB-3, . . . , MSB-7), wobei es folgende Elemente gibt: Mittel (24) zur Lieferung der Bits mit höchstem Stellenwert; Mittel (10, 16) zur Lieferung einer Anzahl über den Eingangsspannungsbereich verteilter Bezugsspannungen; auf die Eingangs- und Bezugsspannungen ansprechende Mittel (10, 18) zur Erzeugung von mehrfachen Paaren nahezu komplementärer Hauptsignale (VB0-VB7; VBN0-VBN7), wobei die Wellenform der Spannung für jedes Hauptsignal als Funktion der Eingangsspannung eine wiederholt abgerundete Dreiecksform ist; Mittel (12, 14, 20, 22), die auf die Hauptsignale (VB0-VB7; VBN0-VBN7) wirken, um Bits mit niedrigstem Stellenwert (MSB-3, . . . , MSB-7) zu erzeugen, mit Interpolationsmitteln (12) nach Anspruch 1, 2, 3, 4, 5, 6, 8 oder 9; und mit den Ausgangspunkten (P&sub0;, . . ., PN-1; PN0, . . . PNN-1) der genannten Interpolationsmittel (12) gekoppelte Mittel (20, 22) zur Umsetzung der Interpolationsausgangssignale (VD0, . . . VDN-1; VDN0, . . . VDNN-1) der Interpolationsmittel (12) in die Bits mit niedrigstem Stellenwert (MSB-3, . . . LSB-7).