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Die Erfindung betrifft einen Analog/Digital-Umsetzer nach dem Oberbegriff des Patentanspruches 1.
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Bei einem Analog/Digital-Umsetzer kann die Eichung auf digitale Weise ausgeführt werden, so daß bei einem Digital/Analog-Umsetzer mit niedriger Genauigkeit eine Charakteristik einer hohen Genauigkeit erreicht wird. Beispielsweise ist in dem Aufsatz "A/D and D/A-Converters" Digest of Technical Papers, 1980 IEEE International Solid- State Circuits Conference vom 13. Februar 1980, Seiten 12 und 13 ein monolithischer 13 Bit A/D-Umsetzer beschrieben. Im A/D-Umsetzer wird dabei ein örtlich vorhandener D/A- Umsetzer mit hoher Genauigkeit dadurch realisiert, daß man einen üblichen Analog/Digital-Umsetzer mit sukzessiver Approximation mit einem analogen Addierer/Subtrahierer kombiniert, und zwar weiterhin mit einem zusätzlichen D/A-Umsetzer zur Erzeugung eines analogen Eichungswertes und einer Eichungscodespeicherschaltung, wie einem ROM-Speicher.
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Ein großes Problem bei einem Analog/Digital-Umsetzer mit sukzessiver Approximation besteht darin, daß ein solcher Digital/Analog-Umsetzer verwendet werden muß, wobei eine hohe Betriebsgeschwindigkeit nicht erwartet werden kann. Obzwar es ausreicht, die Eichung nur hinsichtlich von Bits höherer Ordnung auszuführen, bei denen Fehler auftreten, ist es im Digital/Analog-Umsetzer doch erforderlich, einen Zugriff zu einer Speicherschaltung, wie beispielsweise einem ROM-Speicher oder einem RAM-Speicher zu haben, um einen ordnungsgemäßen Eichungscode auszulesen, und zwar jedesmal, wenn eine sukzessive Approximationsoperation der Bits höherer Ordnung ausgeführt wird. Es besteht daher ein Nachteil darin, daß die Umwandlungsoperation außerordentlich verzögert wird, wenn die Anzahl der Bits erhöht wird, um die Genauigkeit der Analog/Digital-Umwandlung zu verbessern.
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Wenn ein LSI-Verfahren der MOS-Familie zur Schaltungsherstellung verwendet wird, was viele Vorteile, wie beispielsweise eine niedrige Verlustleistung, eine hohe Integrationsdichte und die Realisationsmöglichkeit eines mit hoher Genauigkeit erfolgenden Tast- und Haltevorgangs (der für den Analog/Digital-Umsetzer mit sukzessiver Approximation wesentlich ist) zur Folge hat, wird eine Kondensatoranordnung vorzugsweise als eine Schaltungsanordnung für den Digital/Analog-Umsetzer verwendet. In diesem Falle kann zur Realisierung einer Genauigkeit von 14 Bits oder mehr eine Einheitskapazität vom Standpunkt der Komponentengenauigkeit aus gesehen nicht zuviel reduziert werden, selbst wenn die Eichung durchgeführt ist. Betrachtet man eine Beruhigungszeit des Digital/Analog-Umsetzers, eine Zugriffszeit der Speicherschaltung und eine Beruhigungszeit des Addierer/Subtrahierers, so ist es schwieriger, die Umwandlungszeit des Digital/Analog-Umsetzers zu verbessern, wenn eine höhere Genauigkeit gefordert wird. Demgemäß ist die Umwandlungszeit des Analog/Digital-Umsetzers viel schlechter, verglichen mit der des ursprünglichen Analog/Digital-Umsetzers, in dem die Eichung nicht ausgeführt wird. Wenn ein, eine hohe Leistungsfähigkeit besitzender Analog/Digital-Umsetzer mit einer Genauigkeit von 14 Bits oder mehr und einer Umwandlungsgeschwindigkeit von 60 ksps (kilo samples pro Sekunde), wie beispielsweise ein für die Sprachverarbeitung mit hoher Qualität erforderlicher Analog/Digital-Umsetzer, benötigt wird, so kann ein solcher Analog/Digital-Umsetzer kaum in der Form einer LSI-Schaltung oder dergl. realisiert werden.
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Zur Verbesserung der Genauigkeit des Analog/Digital-Umsetzers sind ein analoger Addierer/Subtrahierer mit hoher Genauigkeit und ein zusätzlicher Digital/Analog-Umsetzer zur Erzeugung eines analogen Eichungswertes erforderlich. Normalerweise ist es schwierig, eine Genauigkeit von 14 oder 25 Bits sicherzustellen, und zwar infolge des Nicht- Linearitätsfehlers des Addierer/Subtrahierers, der durch Rauschen usw. beeinflußt wird. Demgemäß verhindert der Addierer/Subtrahierer die Erhöhung der Genauigkeit des Analog/Digital-Umsetzers.
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Zur Realisierung der analogen Subtrahierfunktion sind speziell eine Polaritätsinvertierschaltung und eine Addierer- Subtrahierer-Steuerfunktion erforderlich. Dieses Erfordernis verhindert auch die Verbesserung der Genauigkeit und die Reduzierung der Chipfläche.
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Wie oben erwähnt, treten bei dem konventionellen Analog/Digital- Umsetzer dieser Bauart Probleme insofern auf, als nur eine geringe Verbesserung der Umwandlungsgeschwindigkeit möglich ist, daß eine Grenze hinsichtlich der Verbesserung der Genauigkeit durch die Eichung vorhanden ist, und daß insbesondere die Herstellung des Addierer/Subtrahierers schwierig ist.
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Aus der DE-OS 30 02 992 ist es bekannt, ein digitales Korrektursignal zu ermitteln, geeignet zu speichern und auf digitale Weise in einer Recheneinheit zu berücksichtigen.
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Die Aufgabe der vorliegenden Erfindung besteht demgegenüber darin, Analog/Digital-Umsetzer mit einer hohen Genauigkeit und einer hohen Umwandlungsgeschwindigkeit anzugeben.
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Diese Aufgabe wird durch einen Analog/Digital-Umsetzer der eingangs genannten Art gelöst, der durch die in dem kennzeichnenden Teil des Patentanspruches 1 aufgeführten Merkmale gekennzeichnet ist.
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Ein wesentlicher Vorteil der vorliegenden Erfindung besteht darin, daß eine hohe Genauigkeit und eine hohe Umwandlungsgeschwindigkeit mit Komponenten niedriger Anpassungstoleranzen erreichbar sind.
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Vorteilhafterweise kann bei der Erfindung die digitale Eichung in einer einfachen Weise ausgeführt werden.
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Im folgenden werden die Erfindung und deren Ausgestaltungen im Zusammenhang mit den Figuren näher erläutert. Es zeigt
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Fig. 1 ein Blockdiagramm eines bekannten Analog/Digital-Umsetzers mit sukzessiver Approximation;
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Fig. 2 eine graphische Darstellung zur Erläuterung des Prinzips der beim Umsetzer der Fig. 1 angewandten bekannten Eichungstechnologie;
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Fig. 3 ein Blockdiagramm des Grundaufbaus eines erfindungsgemäßen Analog/Digital-Umsetzers;
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Fig. 4 eine graphische Darstellung zur Erläuterung des Prinzips der Erfindung;
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Fig. 5 ein schematisches Diagramm zur Erläuterung der Bedingungen für die erfindungsgemäße Eichung;
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Fig. 6, 7 und 8 Blockschaltbilder von drei Ausführungsbeispielen eines erfindungsgemäßen Schiebecodegenerators; und
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Fig. 9 und 10 Schaltungsdiagramme von Ausführungsbeispielen eines örtlichen Digital/Analog- Umsetzers der Erfindung.
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Fig. 1 zeigt ein Ausführungsbeispiel eines bekannten Analog/ Digital-Umsetzers mit sukzessiver Approximation, der eine Digitaleichung ausführt, um eine Charakteristik oder Kennlinie hoher Genauigkeit zu erhalten, und zwar trotz der Verwendung von Komponenten mit geringer Genauigkeit. Mit dem Bezugszeichen 1 ist eine analoge Eingangsklemme bezeichnet. Ferner sind eine digitale Ausgangsklemme 2, ein sukzessives Approximationsregister 3, ein örtlicher Digital/Analog-Umsetzer 4, ein Komparator 5, eine Schiebecodegeneratorschaltung 6 in der Form eines Speichers, wie beispielsweise in der Form eines ROM zur Speicherung der Eichungscodes, ein analoger Addierer/ Subtrahierer 7, ein Digital/Analog-Umsetzer 8 zur Erzeugung eines analogen Eichungswertes eines ursprünglichen örtlichen Digital/Analog-Umsetzers 9, der der Eichung unterworfen ist, und eine Tast- und Halteschaltung 10 vorhanden. Zum Erhalt einer hohen Genauigkeit für den originalen örtlichen Digital/Analog-Umsetzer 9 verwendet der in Fig. 1 gezeigte Analog/Digital-Umsetzer den analogen Addierer/Subtrahierer 7, den Digital/Analog-Umsetzer 8 zur Erzeugung eines analogen Eichungswertes und einen ROM-Speicher 6 zur Speicherung der Eichungswerte, und zwar zusätzlich zum üblichen Analog/Digital- Umsetzer mit sukzessiver Approximation.
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Das Prinzip des Analog/Digital-Umsetzers mit sukzessiver Approximation ist in Fig. 2 dargestellt. Eine gestrichelte Linie zeigt in Fig. 2 die ideale Kennlinie des örtlichen Digital/Analog-Umsetzers an. Eine ausgezogene Linie zeigt eine Charakteristik oder Kennlinie des originalen örtlichen Digital/Analog-Umsetzers 9 vor der Eichung. Im allgemeinen ist bei einer Fehlerkennlinie des Digital/Analog-Umsetzers der Beitrag der entsprechenden Bits zum Fehler größer, wenn die Bit-Ordnung höher ist, und kleiner, wenn die Bit-Ordnung niedriger ist. Wie in Fig. 2 gezeigt, fällt die Kennlinienkurve des Original-Digital/Analog-Umsetzers bei den Bits niedriger Ordnung im wesentlichen mit dem entsprechenden Teil der idealen Kennlinie zusammen. Für die Eichung des Digital/Analog-Umsetzers ist es üblich, daß Fehlerwerte der Bits höherer Ordnung entsprechend den Bits höherer Ordnung erzeugt werden und einer Analogausgangsgröße vom original örtlichen Digital/Analog-Umsetzer 9 hinzugefügt oder davon subtrahiert werden. Speziell handelt es sich bei den segmentierten, mit R&sub1;, R&sub2;, . . .R&sub6; in Fig. 2 bezeichneten Zonen um die durch die Bits höherer Ordnung in der digitalen Eingangsgröße segmentierten Zonen. Die Fehlerwerte, d. h. die Eichungsanalogwerte AC&sub1;, AC&sub2;, . . .AC&sub6; werden entsprechend den jeweiligen Zonen erzeugt und dem Analogausgangssignal vom originalen örtlichen Digital/Analog-Umsetzer 9 zur Durchführung der Eichung hinzugefügt oder davon abgezogen.
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Im folgenden wird die Arbeitsweise der in Fig. 1 gezeigten Schaltungsanordnung beschrieben. Der Digital/ Analog-Umsetzer 8 erzeugt einen Absolutwert des Fehlers entsprechend den Bits höherer Ordnung in Eingangscodes zum original örtlichen Digital/Analog-Umsetzer 9. Der auf diese Weise erzeugte analoge Eichungswert wird zum Ausgangssignal vom originalen örtlichen Digital/Analog- Umwandler 9 hinzuaddiert oder subtrahiert, und zwar durch den analogen Addierer/Subtrahierer 7. Ein Digitalsignal zur Bestimmung der Addition oder der Subtraktion und Eingangscodes zur Veranlassung des Digital/Analog- Umsetzers 8 zur Erzeugung des analogen Eichungswertes zur Hervorrufung eines gegebenen Fehlerwertes werden zuvor in dem Speicher 6 gespeichert.
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Beim Betrieb des örtlichen Digital/Analog-Umsetzers 4 erfolgt entsprechend dem Code, bezeichnet durch das sukzessive Approximationsregister 3, der Zugriff zum Speicher 6 durch die Bits höherer Ordnung dieses Codes, so daß der den analogen Eichungswert erzeugende Digital/Analog- Umsetzer 8 einen Fehlerwert erzeugt, um so den Fehler des originalen örtlichen Digital/Analog-Umsetzers 9 auszulöschen. Der Eichungswert und die Umwandlungsausgangsgröße vom Digital/Analog-Umsetzer 9 werden der Addition oder Subtraktion im analogen Addierer/Subtrahierer 7 unterworfen. Wie oben beschrieben, wird bei der üblichen Arbeitsweise die Genauigkeitsverbesserung des Analog/Digital-Umsetzers mit aufeinanderfolgender Approximation mittels digitaler Verarbeitung dadurch ausgeführt, daß man den originalen örtlichen Digital/Analog-Umsetzer 9 eicht.
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Wenn der Analog/Digital-Umsetzer mit sukzessiver Approximation dadurch aufgebaut wird, daß man einen solchen Digital/ Analog-Umsetzer verwendet, so tritt ein Problem insofern auf, als eine hohe Umwandlungsgeschwindigkeit nicht erwartet werden kann. Obwohl es ausreicht, wenn das Eichungsverfahren nur bei den Bits höherer Ordnung der digitalen Eingangsgröße angewandt wird, so muß doch der Speicher 6, wie beispielsweise der ROM- oder RAM- Speicher, bei jedem sukzessiven Approximationsvorgang der Bits höherer Ordnung einem Zugriff unterworfen werden, um einen ordnungsgemäßgen Eichungswert auszulesen. Es besteht somit der Nachteil, daß ein Umwandlungsvorgang stark verzögert wird, wenn die Anzahl der Bits zur Verbesserung der Analog/Digital-Umwandlungsgenauigkeit erhöht wird. Es sei hier angenommen, daß die Anzahl der Bits höherer und niederer Ordnung m bzw. 1 sind, wobei die Umwandlungsgeschwindigkeit T CONV wie folgt gegeben ist.
T CONV = m × (T R + T DAC + T COM + T SAR ) + 1 × (T -DAC + T COM + T SAR ).
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Dabei sind T R eine Zugriffszeit des Speichers 6, T DAC eine Beruhigungszeit des örtlichen Digital/Analog-Umsetzers 4, T COM eine Ansprechzeit des Komparators 5 und T SAR eine Verzögerungszeit des sukzessiven Approximationsregisters 3.
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Wenn für die Schaltungsherstellung ein LSI-Verfahren der MOS Familie verwendet wird, was zahlreiche Vorteile zur Folge hat, wie beispielsweise ein niedrige Verlustleistung, eine hohe Integrationsdichte und die Möglichkeit einer Tast- und Halteschaltung mit hoher Genauigkeit, was für den Analog/Digital-Umsetzer mit sukzessiver Approximation wichtig ist, so wird vorzugsweise als Schaltungsanordnung für den örtlichen Digital/Analog- Umsetzer eine Kondensationsanordnung verwendet. In diesem Falle kann zur Realisierung einer Genauigkeit von 14 Bits oder mehr eine Einheitskapazität nicht so sehr vom Standpunkt einer Genauigkeit der Komponenten aus vermindert werden, selbst wenn die Eichung ausgeführt wird. Die Beruhigungszeit T DAC beträgt annähernd 500 ns. Die Zugriffszeit T R der Speicherschaltung beträgt 400 bis 1000 ns. Eine Beruhigungszeit des Addierer/Subtrahierers 7 beträgt ungefähr 1 µs. Diese Beruhigungszeit wird kaum verkürzt, wenn die Genauigkeit größer wird. Demgemäß hat sich die Umwandlungsgeschwindigkeit des Analog/Digital- Umsetzers stark gegenüber der des originalen oder ursprünglichen Analog/Digital-Umsetzers vor der Eichung verschlechtert.
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Wenn ein Analog/Digital-Umsetzer mit hoher Leistungsfähigkeit mit einer Genauigkeit von 14 Bits oder mehr und einer Umwandlungsgeschwindigkeit von 60 ksps (Umwandlungszeit T CONV = 16,7 µs) verwendet wird, wie beispielsweise ein Analog/Digital-Umsetzer, wie er für die Sprachverarbeitung erforderlich ist, so kann ein solcher Analog/Digital-Umsetzer kaum durch eine LSI-Technik oder dergl. realisiert werden.
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Zur Verbesserung der Genauigkeit des Analog/Digital-Umsetzers sind ein analoger Addierer/Subtrahierer 7 mit hoher Genauigkeit und ein einen analogen Eichwert erzeugender Digital/Analog-Umsetzer 8 erforderlich. Normalerweise ist es sehr schwer, eine Genauigkeit von 14 oder 15 Bits sicherzustellen, und zwar infolge des Nichtlinearitätsfehlers des Addierer/Subtrahierers 7, der durch Rauschen usw. beeinflußt wird. Demgemäß verhindert der Addierer/ Subtrahierer 7 eine Verbesserung der Genauigkeit des Analog/Digital-Umsetzers.
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Um die analoge Subtrahierfunktion zu realisieren, sind eine Polaritätsinvertierschaltung und eine Addierer/Subtrahierer- Steuerfunktion erforderlich. Das Erfordernis verhindert auch die Verbesserung der Genauigkeit und die Verminderung der Chipfläche.
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Wie aus den obigen Ausführungen hervorgeht, bestehen bei dem bekannten Analog/Digital-Umsetzer dieser Bauart Probleme insofern, als er nur eine geringe Verbesserung der Umwandlungsgeschwindigkeit ermöglicht und eine Grenze hinsichtlich der Genauigkeit bei der Eichung aufweist. Ferner tritt noch eine weitere Schwierigkeit speziell bei der Herstellung des Addierer/Subtrahierers auf.
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Der Grundaufbau des erfindungsgemäßen Analog/Digital-Umsetzers, der die oben erwähnten Nachteile nicht aufweist, ist in Fig. 3 dargestellt. Fig. 3 zeigt eine analoge Eingangsklemme 11, eine digitale Ausgangsklemme 12, ein sukzessives Approximationsregister 13, einen örtlichen Digital/ Analog-Umsetzer 14, einen Komparator 15, eine Eichungsverschiebecode- Generatorschaltung 16, die durch einen Speicher oder dergl. aufgebaut sein kann, eine Bezugsspannungsquelle 17 für eine Bezugsspannung V ref , eine Tast- und Halteschaltung 20 und eine Schaltung 21 zur Codeverschiebung, die durch einen üblichen Addierer/Subtrahierer gebildet sein kann.
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Der örtliche Digital/Analog-Umsetzer 14 weist einen ersten Digital/Analog-Umsetzer (MDAC) auf, der eine Ausgangsgröße von Bits höherer Ordnung erzeugt. Ferner ist ein zweiter Digital/Analog-Umsetzer (LDAC) vorgesehen, der eine Vollbereichsausgangsgröße erzeugt, und zwar als eine Ausgangsgröße von Bits niedriger Ordnung, wobei die letztgenannte Ausgangsgröße stets größer ist als jeder Quantisierungspegel (Niveau) des ersten Digital/Analog-Umsetzers. Die Ausgangsgröße der ersten und zweiten Digital/Analog-Umsetzer werden in analoger Form addiert, um eine analoge Ausgangsgröße zu erzeugen. Es sei hier angenommen, daß eine Linearität des ersten Digital/Analog-Umsetzers nicht notwendigerweise sichergestellt ist, daß aber eine Linearität des zweiten Analog/Digital-Umsetzers sichergestellt ist. Es sei ferner angenommen, daß im Falle des örtlichen Digital/Analog-Umsetzer 14 im vorliegenden Ausführungsbeispiel das sukzessive Approximationsregister 13 jeweils ebenfalls die Teile höherer und niederer Ordnung entsprechend dem ersten Digital/Analog-Umsetzer (MDAC) und dem zweiten Digital/Analog-Umsetzer (LDAC) aufweist.
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Alternativ kann der folgende Digital/Analog-Umsetzer als der örtliche Digital/Analog-Umsetzer 14 verwendet werden. Beim örtlichen Digital/Analog-Umsetzer 14 wird die Linearität über dem Bereich der N Bits niedriger Ordnung sichergestellt, aber die Linearität ist nicht notwendigerweise über dem Bereich der Bits höherer Ordnung vom (N + 1)ten Bit an sichergestellt. Zudem ist in diesem örtlichen Digital/ Analog-Umsetzer 14 eine Differenz zwischen einer analogen Ausgangsgröße bezüglich einer Eingangsgröße, bei der die N Bits niedriger Ordnung alle "1" sind, und einer weiteren analogen Ausgangsgröße, erhalten durch Addition von "1" zu einer Eingangsgröße, von der die N Bits niedriger Ordnung alle "1" sind, so daß die N Bits niedriger Ordnung alle "0" werden und das (N + 1)te Bit "1" wird, stets negativ.
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Im folgenden werden eine Kennlinie des örtlichen Digital/ Analog-Umsetzers 14 und das Eichprinzip im Zusammenhang mit Fig. 4 erläutert. In Fig. 4 bezeichnet die Abszisse eine digitale Eingangsgröße. Auf der Ordinate ist eine analoge Ausgangsgröße dargestellt.
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Wie gezeigt nimmt die analoge Ausgangsgröße an den Änderungspunkten der Eingangscodes des ersten Digital/Analog- Umsetzers (MDAC) stets ab. Dies zeigt an, daß die digitale Eingangsgröße stets kontinuierlich entsprechend der analogen Ausgangsgröße existiert. Demgemäß ist erkennbar, daß die Eichung dadurch ausgeführt werden kann, daß der Eingangscode derart verschoben wird, daß er mit einer Kennlinienkurve, die als eine ideale Kennlinienkurve dargestellt ist, zusammenfällt, die durch Erweiterung einer Kennlinienkurve des zweiten Digital/Analog- Umsetzers (LDAC) erhalten wird. Wenn die Auslegung derart erfolgt, daß ein zu verschiebender Code entsprechend dem Code des ersten Digital/Analog-Umsetzers (MDAC) erzeugt wird, so kann der derart ausgelegte Digital/Analog- Umsetzer einen richtigen Ausgangscode durch einen Analog/ Digital-Umsetzvorgang erzeugen, der später erläutert wird. Wenn ferner der Analog/Digital-Umsetzvorgang betrachtet wird, so repräsentieren in Fig. 4 die Abszisse die digitale Ausgangsgröße und die Ordinate die analoge Eingangsgröße.
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Nach Empfang einer analogen Eingangsgröße A (Fig. 4) wird ein Code D&sub1; aus dem Approximationsregister 13 durch den sukzessiven Approximationsvorgang erhalten. Durch Verwendung eines Codes "5" (Dezimalwert) entsprechend einer Eingangsgröße des Codes D&sub1; zum ersten Digital/Analog-Umsetzer (MDAC), wird ein vorbestimmter Schiebewert SC&sub5; erzeugt, und der Schiebewert SC&sub5; wird digital vom Code D&sub1; zum Erhalt des geeichten Codes D&sub2; abgezogen.
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Der Analog/Digital-Umsetzvorgang wird unter Bezugnahme auf den Schaltungsaufbau gemäß Fig. 3 weiter erläutert. Durch den üblichen sukzessiven Approximationsvorgang werden Codes erzeugt, welche gestatten, daß ein analoges Eingangssignal von der Eingangsklemme 11, gespeichert durch die Tast- und Halteschaltung 20, mit einem Ausgangssignal vom örtlichen Digital/Analog-Umsetzer 14 koincident ist. Die Schiebecodegeneratorschaltung 16 (Speicher) wird angesteuert, um einen vorbestimmten Schiebecode zu erzeugen; und zwar durch die unter den erhaltenen Codes dem Eingangssignal des ersten Digital/ Analog-Umsetzers (MDAC) des örtlichen Digital/Analog-Umsetzers 14 entsprechenden Codes höherer Ordnung. In der Schaltung 21 zur Codeverschiebung wird der Schiebecode vom Code vom Approximationsregister 13 subtrahiert, der durch den sukzessiven Approximationsvorgang gebildet wird, um so einen richtigen Ausgangscode zu erzeugen, der von der Ausgangsklemme 12 abgenommen wird.
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Die Eichungsbedingung der Erfindung wird nun unter Bezugnahme auf Fig. 5 erläutert. In Fig. 5 bezeichnet eine ausgezogene Linie I eine charakteristische Kurve des originalen örtlichen Digital/Analog-Umsetzers. Zwischen den digitalen Codes D und E gibt es einen Übertrag vom Eingangssignal des zweiten Digital/Analog-Umsetzers (LDAC) zum Eingangssignal des ersten Digital/Analog-Umsetzers (MDAC), und die Ausgangsgröße des örtlichen Digital/Analog- Umsetzers nimmt ab. Eine gestrichelte Linie II zeigt ein ideales Ausgangsniveau des originalen örtlichen Digital/ Analog-Umsetzers. Eine gestrichelte Linie III zeigt ein ideales Niveau an, welches durch die Codeverschiebung erzeugt werden kann. Es sei angenommen, daß eine Pegelabweichung, d. h. ein Fehler der tatsächlichen Kennlinie des originalen örtlichen Digital/Analog-Umsetzers bezüglich der idealen Kennlinie innerhalb ±1/2 LSB (Bits niedriger Ordnung), liegt. Es wird ferner angenommen, daß der Addierer zum Addieren des Ausgangssignals von dem zweiten Digital/Analog-Umsetzer (LDAC) zum Ausgangssignal vom ersten Digital/Analog-Umsetzer (MDAC) keinen Fehler besitzt, und daß der Komparator, wenn er den Analog/Digital- Umsetzer bildet, ebenfalls keinen Fehler aufweist. Bei Ausführung der Eichung durch Verschiebung des Eingangscodes des örtlichen Digital/Analog-Umsetzers kann ein Änderungswert V kontinuierlich jeden Wert annehmen, wenn der Code derart verschoben wird, daß ein idealer Pegel IV, angedeutet durch eine Strichpunktlinie, erzeugt wird, und zwar folgend auf die Ausgangsgröße des Digitalcode D. Wenn infolgedessen der Idealpegel III, der mit der Strichpunktlinie IV zusammenfällt, ausgewählt wird, kann der ideale Pegel innerhalb eines Bereiches eines Schrittwerts eines Pegels, d. h. eines Bereichs VI von ±1/2 LSB eingestellt werden, der durch Codeverschiebung erzeugt werden kann. Die Ausgangspegel E, F, G, . . . bis zu einem Ausgangspegel, wo der nächste Übertrag erzeugt wird, variieren um eine Fehlerkomponente von ±1/2 LSB bezüglich des Idealpegels, so daß ein Abfall innerhalb des Bereichs VII von ±1 LSB auftreten kann. Wenn daher der Addierer und der Komparator keinen Fehler besitzen, existiert mindestens ein Pegel im Bereich von ±1 LSB bezüglich des idealen Pegels, wenn der Fehler des zweiten Digital/Analog-Umsetzers (LDAC) ±1/2 LSB ist. Wenn demgemäß ein Quantisierungspegel 2 LSB ist, so kann der Digital/ Analog-Umsetzer geeicht werden, um dieser Linearität zu genügen, d. h., um einen Fehler kleiner als ±1 LSB zu besitzen. Wenn der Addierer und der Komparator Fehler aufweisen, kann die Eichung dadurch realisiert werden, daß der Fehler des zweiten Digital/Analog-Umsetzers in einem solchen Ausmaß, d. h. so, daß er kleiner ist als ±1/2 LSB, vermindert wird oder aber daß der Quantisierungspegel (Quantisierungsniveau) vermindert wird.
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In Fig. 6, 7 und 8 sind drei Ausführungsbeispiele der Schiebecodegeneratorschaltung 16 (Speicher) gemäß Fig. 3 gezeigt.
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Die Schaltung der Fig. 6 wird durch einen einzigen Speicher gebildet, in dem zuvor ein Eichungscode bezüglich der Codes des ersten Digital/Analog-Umsetzers (MDAC) gespeichert ist und entsprechend dem Code des ersten Digital/ Analog-Umsetzers (MDAC) ausgelesen wird. Wenn beispielsweise die Anzahl der Bits des ersten Digital/Analog-Umsetzers m ist, wird ein aus m Bits bestehendes Signal in eines von (2 m - 1) decodierten Signalen decodiert. Das decodierte Signal bezeichnet eine entsprechende Adresse im Speicher 16 für den Zugriff. Daher sind die Anzahl der Speicherelemente und die Speicherkapazität (2 m - 1) × C, wenn ein Eichungscode durch ein Digitalsignal von C Bits ausgedrückt ist.
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Das in Fig. 7 gezeigte Ausführungsbeispiel weist einen eine UND-Anordnung 30 und eine Sequenzschaltung 31 enthaltenden Block, eine erste Speicherschaltung 32, eine zweite Speicherschaltung 33, eine Bus-Wählschaltung 34, einen Addierer 35 und eine Verriegelungs- bzw. Latchschaltung 36 zur Bildung der Schiebecode-Generatorschaltung 16 auf. Die Sequenzschaltung 31 kann durch einen üblichen Zähler 37 und einen üblichen Decodierer gebildet sein, der die binäre Ausgangsgröße vom Zähler 37 in ein Signal umwandelt, um die einzelnen UND-Gatter der UND-Anordnung 30 eines nach dem anderen sukzessive vom Bit höchster Ordnung aus auszuwählen.
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Wenn allgemein der Fehler des Digital/Analog-Umsetzers nur durch die Fehlgewichtung bewirkt wird oder nicht abhängig ist von der Klemmenspannung und dem Zweigstrom der Schaltungselemente im Digital/Analog-Umsetzer, gilt folgendes. Wenn eine Ausgangsspannung V&sub1; + Δ V&sub1; für ein Eingangssignal 1000 . . . erzeugt wird, und in gleicher Weise eine Ausgangsspannung V&sub4; + Δ V&sub4; für das Eingangssignal 0010 . . . erzeugt wird usw., und zwar aus der niedrigen Ordnung, so wird eine Ausgangsspannung (V&sub1; + V&sub4;) + ( Δ V&sub1; + Δ V&sub4;) für das Eingangssignal 1010 . . . erzeugt. D. h., wenn die Fehler Δ V&sub1; und Δ V&sub4; sind, so wird ein addierter Fehler Δ V&sub1; + Δ V&sub4; für das Eingangssignal 1010 . . . erhalten. Dies ergibt eine Charakteristik oder Kennlinie, bei der ein addierter Fehler, wie Δ V&sub1; + Δ V&sub4; für das Eingangssignal 1010 . . . erhalten wird, wenn Δ V&sub1; und Δ V&sub4; die Fehler sind. Beim Ausführungsbeispiel gemäß Fig. 7 wird, wenn man diese Kennlinie verwendet, ein Fehler, wenn nur ein Bit im Eingangscode "1" ist, in der ersten Speicherschaltung 32 gespeichert. Berücksichtigt man, daß es einen gewissen Nichtlinearitätsfehler gibt, der durch eine Ursache mit Ausnahme der Fehlgewichtungskomponenten in einem tatsächlichen örtlichen Digital/ Analog-Umsetzer erzeugt wird, so wird eine solche Fehlerkomponente entsprechend dem Code höherer Ordnung in der zweiten Speicherschaltung 33, wie im Falle der Fig. 6, gespeichert. Ein Fehler bezüglich eines willkürlichen Eingangscodes wird durch die folgende Formel ausgedrückt: &udf53;np40&udf54;&udf53;vu10&udf54;&udf53;vz3&udf54; &udf53;vu10&udf54;dabei ist ε ROM 1 der Fehler jedes Bits, gespeichert in der ersten Speicherschaltung 32, ε ROM 2 der Nichtlinearitätsfehler, gespeichert in der zweiten Speicherschaltung 33, &udf53;np40&udf54;&udf53;vu10&udf54;&udf53;vz3&udf54; &udf53;vu10&udf54;
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Die Schaltungsanordnung gemäß Fig. 7 verkörpert die Gleichung 1. Die Sequenzschaltung 31 erzeugt ein Ausgangssignal mit einer Bitanzahl, die gleich der Anzahl der Bits des ersten Digital/Analog-Umsetzers (MDAC) ist. Im Ausgangssignal wird nur ein Bit sukzessive "1" im logischen Pegel von der höchsten Ordnung. Die Anzahl der die UND- Anordnung 30 bildenden UND-Gatter ist gleichfalls gleich der Anzahl der Bits des ersten Digital/Analog-Umsetzers (MDAC). Nur wenn "1" in entsprechenden Bits des Eingangscode enthalten ist, erzeugt das UND-Gatter entsprechend diesem "1" Bit an seinem Ausgang eine "1". Die erste Speicherschaltung 32, die Fehler entsprechend der Anzahl der Bits in dem ersten Digital/Analog-Umsetzer (MDAC) speichert, wird fortlaufend durch das Ausgangssignal von der UND-Anordnung 30 betrieben, um nur einen der Fehlerwerte, gespeichert entsprechend den Bitpositionen in dem ersten Digital/Analog-Umsetzer (MDAC), auszulesen. Eine erste Kontrolle wird durchgeführt, so daß der Bus-Selektor bzw. Bus-Wahlschalter 34 gestattet, daß ein Lesezugriffssignal von der Speicherschaltung 32 hindurchläuft. Der Fehler jedes Bits wird akkumuliert, und zwar entsprechend dem Eingangscode durch die Kombination des Addierers und der Verriegelungsschaltung 36, so daß die Operation &udf53;np40&udf54;&udf53;vu10&udf54;&udf53;vz3&udf54; &udf53;vu10&udf54;ausgeführt wird. Zu einem Zeitpunkt, den der Eingangscode zum ersten Digital/Analog-Umsetzer (MDAC) durch Betätigung des Approximationsregisters 13 angibt, wird die zweite Speicherschaltung durch den erhaltenen Eingangscode zum ersten Digital/Analog-Umsetzer (MDAC) betrieben. Dadurch wird der Wert ε ROM 2, d. h. der Nichtlinearitätsfehler, in obiger Gleichung erhalten. Schließlich werden die beiden Fehler durch den digitalen Addierer 35 zur Bildung einer Fehlerkomponente addiert.
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Bezüglich der Anzahl der Speicherelemente in dieser Anordnung sei bemerkt, daß die erste Speicherschaltung 32 m × C&sub1; Elemente enthält, wenn die entsprechenden Fehlerwerte ausgedrückt werden durch C&sub1; Bits, und daß die zweite Speicherschaltung 33 2 m - 1 × C&sub2; Elemente aufweist, wenn die entsprechenden Fehlerwerte durch C&sub2; Bits ausgedrückt werden. Die Nichtlinearität-Fehlerkomponente ist üblicherweise sehr klein, so daß im Ausführungsbeispiel der Fig. 7 die Anzahl der Speicherelemente stärker reduziert sein kann als im Falle der Fig. 6.
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Das Prinzip des Ausführungsbeispiels gemäß Fig. 8 ist ähnlich dem der Fig. 7, wobei aber die Anzahl der Speicherelemente kleiner ist als im Fall der Fig. 7. Bei diesem Ausführungsbeispiel wird zur Reduzierung der Anzahl der Elemente folgendermaßen vorgegangen. Aufmerksamkeit wird dabei gerichtet auf einen negativen Übergang in der Ausgangskennlinie an einem Punkt, der den Eingangscode des ersten Digital/Analog-Umsetzers (MDAC) ändert. Es sei nunmehr angenommen, daß der örtliche Digital/Analog- Umsetzer keinen Fehler mit Ausnahme des negativen Übergangs besitzt. Dann ergibt sich der Fehler wie folgt: &udf53;np40&udf54;&udf53;vu10&udf54;&udf53;vz3&udf54; &udf53;vu10&udf54;Wobei &udf53;np40&udf54;&udf53;vu10&udf54;&udf53;vz3&udf54; &udf53;vu10&udf54;ein Dezimalwert des Eingangscode zum ersten Digital/Analog-Umsetzer (MDAC) ist. JUMP ist ein Digitalwert entsprechend dem negativen Übergang in den Ausgangskennlinien an einem Punkt, wo sich der Eingangscode des ersten Digital/Analog-Umsetzers (MDAC) ändert.
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Wenn demgemäß der JUMP-Wert und die in dem örtlichen Digital/Analog-Umsetzer tatsächlich vorhandenen Linearitäts- und Nichtlinearitätsfehler gespeichert werden, kann eine Fehlerkomponente erzeugt werden, die sämtliche der tatsächlichen Fehlerfaktoren berücksichtigt. Obwohl zur Durchführung der Arbeitsweise gemäß obiger Gleichung (2) ein Multiplizierer erforderlich ist, kann die Arbeitsweise gemäß der obigen Gleichung (2) dann in einem einfachen Verschiebebetrieb ausgeführt werden, wenn dem JUMP-Wert eine Binärgewichtung 2, 4, 8, 16 . . . gegeben wird. Beim Ausführungsbeispiel gemäß Fig. 8 ist der JUMP-Wert in der Form eines binären Werts in der ersten Speicherschaltung 40 gespeichert, und das Schieberegister 41 führt eine Multiplikation des JUMP-Wertes aus. In der zweiten Speicherschaltung 42 ist das Ergebnis der Subtraktion des JUMP-Wertes in der obigen Gleichung vom tatsächlichen Fehler im örtlichen Digital/Analog-Umsetzer gespeichert. Infolgedessen kann der Gesamtfehler im Falle der Fig. 7 erzeugt werden. Die Anzahl der Speicherelemente beträgt in diesem Falle (m + 2 m - 1 × C&sub3;) auf der Basis der gleichen Definition wie beim Falle der Fig. 7, wobei C&sub3; die Anzahl der Bits wiedergibt, die den Nichtlinearitätsfehlerwert repräsentieren. In Fig. 8 werden zur Bezeichnung gleicher Teile die gleichen Bezugszeichen, wie in Fig. 7, verwendet. Aus Gründen der Einfachheit sind Erläuterungen dieser Teile hier weggelassen.
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Fig. 9 zeigt ein Ausführungsbeispiel des örtlichen Digital/ Analog-Umschalters 14 mit einer analogen Additionsfunktion. In Fig. 9 sind die gleichen Bezugszeichen, wie in Fig. 3 zur Bezeichnung gleichartiger Teile verwendet. Deshalb sind Erläuterungen dieser Teile hier weggelassen. Im vorliegenden Ausführungsbeispiel besitzt der örtliche Digital/Analog-Umsetzer 14 eine Kondensatoranordnung von Kondensatoren C&sub0;&sub0;, C L 0, C L 1 . . .C Ll - 1 niedriger Ordnung sowie eine Kondensatoranordnung aus Kondensatoren höherer Ordnung, nämlich der Kondensatoren C M 0, C M 1 . . .C Mm - 1, wobei ferner ein Kopplungskondensator C c vorgesehen ist, der diese Kondensatoranordnung koppelt, und wobei schließlich eine Analogschalteranordnung S L 0, S L 1 . . .S Ll - 1, S M 0, S M 1 . . .S Mm - 1 vorgesehen ist.
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Beim vorliegenden Ausführungsbeispiel sind eine Tast- und Halteschaltung 20 und der Digital/Analog-Umsetzer 14 in integraler Weise dadurch ausgebildet, daß man die Tatsache ausnutzt, daß der Digital/Analog-Umsetzer 14 unter Verwendung der Kondensatoranordnung auch die Tast- und Halteoperationen ausführt. Alle analogen Schalter sind zuerst in der Schalterposition 3 geerdet, um in sämtlichen Kondensatoren gespeicherte Ladungen zu entladen. Sodann werden die Schalter in die Schaltpositionen 1 gebracht, und zwar entsprechend einem Signal an Klemme 18, und der analoge Schalter S&sub0; wird geschlossen. Infolgedessen werden die Kondensatoren höherer und niedriger Ordnung entsprechend einer analogen Spannung von der Klemme 11 geladen. Das Signal an der Klemme 18 wird zum Öffnen des Schalters S&sub0; beendet, wodurch die analoge Spannung in der Kondensatoranordnung gehalten wird. Zu diesem Zeitpunkt wird die Schalteranordnung in der Weise gesteuert, daß dann, wenn ein an die Schalter gelieferter Eingangscode, den Ausgangssignalen oberer und unterer Ordnung von dem Approximationsregister 13, d. h. dem digitalen Eingangscode entspricht, "1" ist, die Bezugsspannung V ref von der Leistungsquelle 17 an die Kondensatoranordnung durch die Schalterpositionen 2 angelegt wird, und daß ferner dann, wenn der Eingangscode "0" ist, das Erdpotential GND durch die Schalterpositionen 3 an die Kondensatoranordnung angelegt wird. Bei dieser Steuerung durch die Schalteranordnung wird die Ladung entsprechend dem Code erzeugt, in dem Approximationsregister 13 von der Ladung subtrahiert, die entsprechend dem analogen Eingangssignal erzeugt wird. Am Ende der sukzessiven Approximation wird wenig Ladung in sämtlichen Kondensatoren übriggelassen, so daß ein digitaler Code des ursprünglichen Digital/ Analog-Umsetzers entsprechend dem analogen Eingangswert erhalten wird. Die digitale Ausgangsgröße von diesem ursprünglichen oder originalen Digital/Analog-Umsetzer wird dem Eichungsvorgang der Codeverschiebung unterworfen, wie dies in Fig. 3 gezeigt ist, so daß ein korrektes digitales Ausgangssignal erhalten wird.
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Eine Kennlinie des örtlichen Digital/Analog-Umsetzers, gezeigt in Fig. 9, wird durch die folgende Gleichung ausgedrückt: &udf53;np50&udf54;&udf53;vu10&udf54;&udf53;vz4&udf54; &udf53;vu10&udf54;
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Wenn hier ein Kapazitätswert des zweiten Digital/Analog- Umsetzers (LDAC) vom ersten Digital/Analog-Umsetzer aus, durch den Kopplungskondensator C c gesehen, gleich ist der Einheitskapazität C&sub0;, d. h., wenn
C c = {2 l /(2 l - 1)} C&sub0;
gilt, wird die Gleichung (3) in folgende Gleichung umgewandelt &udf53;np50&udf54;&udf53;vu10&udf54;&udf53;vz4&udf54; &udf53;vu10&udf54;
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Die Gleichung (4) zeigt, daß der örtliche Digital/Analog- Umsetzer als ein üblicher Digital/Analog-Umsetzer mit einer Auflösung von (m + 1) dient. Wenn &udf53;np20&udf54;&udf53;vu10&udf54;&udf53;vz1&udf54; &udf53;vu10&udf54;gilt, wird eine Kennlinie erhalten, bei der die Ausgangsänderung des Digital/Analog-Umsetzers stets an jedem Punkt verkleinert wird, wo sich der Eingangscode vom ersten Digital/Analog-Umsetzer (MDAC) ändert. Auf diese Weise kann eine gewünschte Kennlinie in kombinierter Weise ohne Verwendung des analogen Addierers realisiert werden.
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Fig. 10 zeigt ein Ausführungsbeispiel, bei dem eine einzige Kondensatoranordnung anstelle der getrennten Kondensatoranordnung hoher und niedriger Ordnung, wie in Fig. 9 gezeigt, verwendet ist, um den Digital/Analog-Umsetzer aufzubauen. Beim vorliegenden Ausführungsbeispiel werden Analogschalter S L 0, S L 1 . . . , S Ll - 1, S M 0, S M 1 . . .S Mm - 1, wie im Falle der Fig. 9 gesteuert, um die sukzessive Approximation auszuführen. Die Kapazitäten der Kondensatoren C&sub0;&sub0;, C L 0, C L 1 . . . , C L - 1; C M 0, C M 1 . . . , C Mm - 1 sind 1,1C, 1,1C, 2,2C, . . . , 2,2C . . . , (1,1 × 2 l - T )C; 2 l C, 2 l + 1 C, . . .2 m + l - 1 C. Der Bitteil niedriger Ordnung der Kondensatoren C&sub0;&sub0; - C Ll - 1 entspricht dem zweiten Digital/Analog-Umsetzer (LDAC) und sein voller Bereich beträgt (8,8C/128,8C) Vref, wenn 1 = 3 und wird derart ausgewählt, daß er größer ist als ein Schritt in den Kondensatoren C M 0, . . . , C Mm - 1 im Bitteil höherer Ordnung entsprechend dem ersten Digital/Analog- Umsetzer (MDAC), beispielsweise (8C/128,8C) V ref , wenn m = 4 ist. Ein Analog/Digital-Umsetzer gemäß der vorliegenden Erfindung kann derart ausgebildet sein, daß man den Digital/Analog-Umsetzer im vorliegenden Ausführungsbeispiel für den in Fig. 3 gezeigten Digital/Analog-Umsetzer verwendet.
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Bei den oben erwähnten Ausführungsbeispielen wies die Schaltung 21 zur Codeverschiebung die Form eines Subtrahierers auf, bei dem der Verschiebecode vom Speicher 16 von der Ausgangsgröße höherer Ordnung vom Approximationsregister 13 abgezogen wird. Alternativ kann die Schaltung 21 zur Codeverschiebung auch die Form eines Addierers aufweisen und es wird ein 2er Komplement des Verschiebecodes im Speicher 16 gespeichert. Die Komplement- oder Komplementärausgangsgröße wird zu der Ausgangsgröße höherer Ordnung des Approximationsregisters durch den Addierer hinzuaddiert.
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Wie oben beschrieben, wird der Nichtlinearitätsfehler, wie beispielsweise ein Umwandlungsfehler infolge eines Übertrages während des Laufes der Analog/Digital-Umwandlung, in der Art der Codeumwandlung geeicht. Um den Verschiebecode zu erzeugen, ist es beim Ausführungsbeispiel der Fig. 7 nicht notwendig, einen Zugriff zum Speicher zu jeder Zeit des sukzessiven Approximationsvorgangs zu haben. Es reicht vielmehr aus, daß der Speicher nur einmal dem Zugriff unterworfen wird, und zwar zum Zeitpunkt der Beendigung des sukzessiven Approximationsvorgangs der Bits höherer Ordnung, und der Zugriff zum Speicher kann parallel mit dem sukzessiven Approximationsvorgang der Bits niedriger Ordnung erfolgen. Infolgedessen wird die Umwandlungszeit beträchtlich verbessert. Normalerweise beträgt die Zugriffszeit zum Speicher ungefähr 300 ns bis 1 µs, und die Umwandlungszeit wird durch die Multiplikation der Bits, beispielsweise 4 bis 14 µs für 14 Bits, verbessert. Die Ansprechzeiten des örtlichen Digital/Analog- Umsetzers und des Komparators werden im wesentlichen gleich der des Speichers. In diesem Falle wird die Umwandlungszeit ungefähr um das 2fache verbessert. In den Fällen der Fig. 7 und 8 entspricht die Anzahl der Zugriffe zur Speicherschaltung der Anzahl der Bits im ersten Digital/ Analog-Umsetzer (MDAC) und es wird daher die Umwandlungsgeschwindigkeit in einem solchen Ausmaße verbessert.
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Wenn die in Fig. 9 gezeigte Kondensatoranordnung höherer und niedriger Ordnung oder die in Fig. 10 gezeigte Einzelkondensatoranordnung für den örtlichen Digital/Analog- Umsetzer verwendet wird, ist kein analoger Addierer erforderlich, so daß ein große Fehler verursachender Faktor infolge des Gebrauchs eines derartigen Addierers eliminiert wird, und demgemäß eine hohe Genauigkeit und eine hohe Geschwindigkeit erreichbar sind. In einem allgemein üblichen analogen Addierer ist es schwer, dessen Fehler innerhalb eines Genauigkeitsbereichs von 14 oder 15 Bits zu halten. Das bedeutet, daß die Verwendung des analogen Addierers nahezu eine Grenze für die Verbesserung der Genauigkeit des Analog/Digital-Umsetzers bestimmt. Bei einer Anordnung, wie der vorliegenden Erfindung, die keinen analogen Addierer verwendet, bestimmt nur der Fehler des Komparators die Grenze der Genauigkeitsverbesserung, und man erhält somit eine bemerkenswerte Verbesserung der Genauigkeit. Zudem wird die Geschwindigkeit der Analog/Digital-Umwandlung in dem Ausmaße der Ansprechzeit des analogen Addierers verbessert.
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Es sei die Umwandlungszeit betrachtet, wenn der Analog/ Digital-Umsetzer mit 14 Bits gemäß der Erfindung realisiert wird. Die Kondensatoren höherer Ordnung mit 8 Bits und die Kondensatoren niedrigerer Ordnung mit 8 Bits werden für den örtlichen Digital/Analog-Umsetzer verwendet. Die Gesamtauflösung beträgt 16 Bits. 2 Bits werden für die Eichung benutzt, und es kann ein Ausgangspegel mit einer Auflösung von 1/4 LSB ausgewählt werden. Die Anpassungstoleranz des Einheitskondensators von 1 pF beträgt ungefähr 1,26% (3 δ), wenn ein übliches CMOS-Verfahren verwendet wird, und ein Fehler des Digital/Analog-Umsetzers von 8 Bit beträgt ungefähr 0,04 LSB. Daher wird der Linearität des zweiten Digital/Analog-Umsetzers (LDAC) gut Genüge getan. Ein Fehler des Komparators ist in diesem Falle bis zu einem Wert von ±0,21 LSB zulässig, der durch Subtraktion des Fehlers 0,04 LSB des zweiten Digital/Analog-Umsetzers (LDAC) und der Eichungsauflösung 1/4 LSB von 1/2 LSB für 14 Bits erhalten wird, und zwar basierend auf der Konzeption der Fig. 3 und 6. Die Umwandlungszeit ist grob berechnet. Eine von uns durchgeführte Simulation zeigte, daß 400 ns für die Beruhigungszeit der Kondensatoranordnung möglich sind, obwohl die Beruhigungszeit von der Schalterabmessung abhängt. Wenn die Genauigkeit des Komparators ±0,21 LSB beträgt, so können 100 ns für die Betriebszeit des Komparators erhalten werden. Die Betriebszeit einer sukzessiven Approximation beträgt ungefähr 550 ns, wenn die Verzögerung des logischen Schaltungsabschnitts ungefähr 50 ns beträgt. Die die Anzahl von Malen, mit der die sukzessive Approximation ausgeführt wird, der Anzahl der Bits in dem örtlichen Digital/ Analog-Umsetzer, d. h. dem 16fachen, entspricht, ist die Umwandlungszeit ungefähr 8,8 µs. Schließlich ergibt sich dann, wenn die Verzögerung des Addierers 200 ns beträgt, die Gesamtumwandlungszeit, die auf diese Weise erhalten wird, zu 9 µs, d. h. 110 ksps.
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Aus der vorstehenden Beschreibung erkennt man, daß gemäß der Erfindung ein Analog/Digital-Umsetzer mit einer Genauigkeit von 14 Bits mit einer hohen Geschwindigkeit von 110 ksps unter Anwendung eines üblichen CMOS-Verfahrens realisiert werden kann. Dies ist in herkömmlicher Weise durch eine LSI-Technologie nicht möglich.
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Da ein Analog/Digital-Umsetzer für hohe Leistungsfähigkeit in der konventionellen Technik durch Verwendung diskreter Komponenten realisiert wird, sind die Herstellungskosten sehr hoch. Andererseits ermöglicht die vorliegende Erfindung die Realisierung des Analog/Digital-Umsetzers unter Verwendung des üblichen CMOS-Verfahrens, wodurch sich eine beträchtliche Kostenverminderung ergibt.
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Der erfindungsgemäße Analog/Digital-Umsetzer kann bei verschiedenen digitalen Signalverarbeitungen effektiv eingesetzt werden, die eine hohe Geschwindigkeit und eine hohe Genauigkeit erfordern. Beispielsweise ist dies beim Breitband-Sprach-CODEC, einer Sprachsynthetisiervorrichtung, einer Spracherkennungsvorrichtung oder dergl., der Fall, bei denen ein analoges Signal in ein digitales Signal zur digitalen Signalverarbeitung umgewandelt wird. Eim gemäß der Erfindung ausgebildeter Analog/Digital- Umsetzer kann in kompakter Größe in der Form eines LSI-Chips hergestellt werden. Es kann somit in einer effektiven Weise für verschiedene Signalverarbeitungen zusammen mit einem 1-Chip-Mikroprozessor benutzt werden. Der erfindungsgemäße Digital/Analog-Umsetzer kann durch Verwendung zweier conventioneller integrierter Digital/ Analog-Umsetzkreise aufgebaut sein, die im Handel verfügbar sind und eine niedrige Auflösung besitzen, wobei noch einige diskrete Komponenten hinzukommen. In diesem Falle werden ebenfalls eine hohe Genauigkeit und eine hohe Auflösung erreicht. Die Erfindung ist also auch dann vorteilhaft, wenn sie nicht nur durch die LSI-Technik, sondern durch die Verwendung diskreter Komponenten realisiert wird.