JPH09500243A - デジタル的に較正された出力を備えたアルゴリズムａ／ｄコンバータ - Google Patents

Abstract

(57)【要約】 マルチステージ・パイプライン化・アルゴリズム・Ａ／Ｄコンバータ（３４、３６）は、電荷注入、オフセットおよびコンデンサ不整合によるエラーを回避するために、デジタル的に較正される。コンデンサ不整合の程度は、較正されるべき各ステージのための測定のシーケンスを通じて決定される。測定がなされた後、その値は、オフセットおよびコンデンサ不整合によるエラーをキャンセルするために、その後の変換の間に用いるべくメモリ装置に記憶される。

Description

【発明の詳細な説明】 デジタル的に較正された出力を備えたアルゴリズムＡ／Ｄコンバータ 発明の背景 １、発明の分野 この発明は、アナログ−デジタル（Ａ／Ｄ）コンバータに関する。さらに詳細 には、この発明は、出力デジタルワードのための対応するビットをそれぞれ作り 出すステージの縦続列を有するアルゴリズムタイプのようなコンバータに関する 。このようなステージの縦続列は、ときどき、パイプライン化された配置として 参照される。 ２、先行技術の説明 種々の種類のアルゴリズム・コンバータが長年の間にその技術分野において知 られて来た。パイプライン化されたアルゴリズムＡ／Ｄコンバータは、フィリッ プ・イー・アレンおよびダグラス・アール・ホルベックによるテキストブック“ ＣＭＯＳアナログ回路デザイン”（１９８７）の第５６５頁以降において説明さ れている。この出願の図１は、この説明から複製され、そして、縦続された１ビ ット／ステージ・コンバータを示している。このコンバータは、それぞれの比較 器によって決定されるような各ステージに対する入力電圧の符号に応じて各ステ ージに対する入力電圧が２倍にされかつ正または負のＶ_REFと組み合わされるア ルゴリズムを実行する。パイプライン化されたステージのための信号は、クロッ クコントロール下のステージの間でシフトされ、そして、シフトの間の遅延は、 ブロック“Ｚ^-1”によって図式的に表わされる。 このようなアルゴリズム・コンバータは、比較器オフセット電圧 と、アルゴリズムを実行するのに一般的に用いられるトランジスタ・スイッチか らの電荷注入とを含むいくらかのエラー源を有している２を乗算する機能は、一 対の切り換え可能なコンデンサを用いた。増幅器によって好都合に達成される。 このような増幅器回路でもって、ゲインエラーがコンデンサ不整合によって引き 起こされ、その結果として微分的な非直線性（ＤＮＬ）および積分的な非直線性 （ＩＮＬ）を生じる。比較器オフセットおよび電荷注入からのエラーは、いわゆ る１．５ビット／ステージ・アルゴリズムを実行するためにステージごとに２つ の比較器を用いる修正されたアルゴリズムを採用することによって、本質的には 中和することができる。しかし、コンデンサ不整合によるエラーは、そのような アルゴリズムによっては低減されない。この発明は、そのようなコンバータにお けるコンデンサ不整合からのエラーを、デジタル領域において総て機能する自己 較正技術によって、できるだけ小さくすることに向けられている。 発明の概要 以下に詳細に説明されるべきであるこの発明の実施例においては、較正される べき各ステージのためのコンデンサ不整合の程度を決定するために、測定がコン バータでなされる。実用性の理由のために、最上位のビット（ＭＳＢ）のステー ジの幾つか（おそらくは、ちょうど１つ）を較正することのみが一般的には必要 である。説明されている好ましい実施例においては、コンバータの残りのステー ジは、測定されるべきステージのためにデジタル較正データを展開するのに用い られる。この較正データは、コンバータのメモリ形成部分に記憶される。記憶さ れたデータは、その後、コンデンサ不整合によるエラーをキャンセルするために 各変換の間に用いられる。 図面の簡単な説明 図１は、先行技術のパイプライン化したアルゴリズムＡ／Ｄコンバータをを示 すブロック図である。 図２は、この発明に従ったコンバータの１つのステージの基本的な要素を示す 回路図である。 図３は、この発明に従ったマルチステージ・コンバータ・システムを示すブロ ック図である。 図４は、上記コンバータのシーケンシャルステージのためのクロック波形を示 すタイミング図である。 図５Ａおよび図５Ｂは、そのオペレーションの間におけるコンバータのシング ルステージの２つのコンデンサのための２つの回路構成を示している。 図６Ａおよび図６Ｂは、較正されるべきコンバータステージの或る特徴につい て測定がなされているときの図５Ａおよび図５Ｂの２つのコンデンサのための２ つの回路構成を示している。 そして、図７Ａおよび図７Ｂは、較正されるべきコンデンサステージの別の特 徴の測定を達成するための回路構成における図６Ａおよび図６Ｂのコンデンサを 示している。 好ましい実施例の詳細な説明 図２は、この発明に従ったパイプライン化されたコンバータのシングルステー ジの要素を示している。このようなステージの列は、高分解能を得るために、完 成したコンバータにおいては縦続されている。１つのステージの出力は、次のス テージに対する入力として役立つ。 図２のシングルステージのための入力電圧Ｖ_INは、それぞれの電圧V₁（正）と V₂（負）との比較のために、２つの比較器１０、１２ に接続されている。比較器１０のデジタル出力Ｄ＋は、もしＶ_INがV₁よりも大き ければ“１”であり、そうでなければ、Ｄ＋はゼロである。他方の比較器１２の デジタル出力Ｄ−は、もしＶ_INがV₂よりもさらに負であれば“１”であり、そう でなければ、Ｄ−はゼロである。 また、入力電圧Ｖ_INは、２つのスイッチ１４、１６のそれぞれのポジション１ において入力端子に向けられている。また、これらのスイッチは、スイッチが基 準電圧Ｖ_REFおよび−Ｖ_REFを含むステージ回路の他の接続点に接続されるポジシ ョン２、３、４を有している。コンバータの適切なオペレーションのためには、 正の比較器電圧V₁はゼロよりも大きくかつＶ_REF／２よりも小さくなければなら ず、そして、負の電圧V₂は−Ｖ_REF／２とゼロとの間でなければならない。V₁お よびV₂の正確さは、コンバータの機能において重要ではない。好都合なために、 V₁はＶ_REFの２分の１であってよく、そして、V₂は−Ｖ_REFの２分の１であってよ い。 １対のコンデンサ２０、２２は、オペアンプ２４の反転出力に接続されている それらの右側プレートを有している。その左側プレートは、スイッチ１４、１６ によってスイッチ・ポジション１〜４において端子にそれぞれ接続可能である。 第１のスイッチ１４は、Ｖ_IN、Ｖ_OUT、Ｖ_REFおよびアースから選択し、また、第 ２のスイッチ１６は、Ｖ_IN、Ｖ_REF、−Ｖ_REFおよびアースから選択する。Ｖ_REF およびＶ_-REFは、それぞれ正および負のフルスケール電圧であり、そして、典型 的には外部電源から供給される。スイッチ１８は、オペアンプ２４の反転入力と その出力電圧Ｖ_OUTとの間に接続されている。 図３は、図２に開示されているような個々のステージが完成され たコンバータの一部として縦続されているコンバータ・システムをブロック形式 で示している。この実施例は、呈示を簡単化するために、３ビットの出力だけを 作り出すための手段を含んでいる。商業的に実施可能なコンバータは全部で１２ または１４となるようなもっと多くのステージを含むであろうことが理解される だろう。しかし、そのようなより以上のステージに適用可能な一般的な原理は、 簡単化された配置においても同一である。 ３ビットのコンバータの最初の２つのステージ３４、３６は、図２に示されて いるのと同一のものであり、そして、簡単化のために、ブロック形式で示されて いる。しかし、第３の（そして、最後の）ステージは、それ以上のステージが入 力信号を供給されるために存在しないので、比較器である。スイッチ・コントロ ール・ロジック３２は、比較器信号Ｄ＋およびＤ−を受け取り、そして、説明さ れるように、スイッチ１４、１６のポジションをコントロールするためのコント ロール信号を作り出すために、最初の２つのステージに結合されている。 コンバータ入力電圧Ｖ_IN（１）は、第１のステージ３４に供給される。第１の ステージの出力電圧Ｖ_OUT（１）は、第２のステージ３６の入力に供給され、そ して、Ｖ_IN（２）として識別される。最後のステージは、その入力が第２のステ ージの出力に接続されている比較器３８である。 第１のステージの比較器１０、１２のデジタル出力Ｄ＋（１）およびＤ−（１ ）は、シフトレジスタ４０、４２、４４および４６によって２つのクロック位相 までシフトされる。第２のステージの比較器のデジタル出力Ｄ＋（２）およびＤ −（２）は、シストレジスタ４８および５０によって１つのクロック位相までシ フトされる。 シフトレジスタ４２の出力ａ₂、シフトレジスタ４８の出力ａ₁および比較器３８ の出力ａ₀は、デジタル減算器５４の１つの入力ポートに接続されている。シフ トレジスタ４２の出力ｂ₂、シフトレジスタ４８の出力ｂ₁およびインバータ５２ の出力ｂ₀は、デジタル減算器５４の別の１つの入力ポートに接続されている。 デジタル減算器５４は、４ビットで表されるデジタル出力ｃ₃ｃ₂ｃ₁ｃ₀を作り出 すために、デジタル数ａ₂ａ₁ａ₀からデジタル数ｂ₂ｂ₁ｂ₀を減算する。減算器５ ４の最後の２ビットｃ₁およびｃ₀は、ランダム・アクセス・メモリ（ＲＡＭ）５ ６の入力に接続され、そして、以下に説明されるように、プリオペレーション・ 較正サイクルの一部としてＲＡＭに転送される。較正ロジック５８は、減算器５ ４のデジタル出力ｃ₃ｃ₂ｃ₁ｃ₀およびＲＡＭ５６のデジタル出力ｄ₁ｄ₀を取り込 み、そして、最終のデジタル出力ｑ₂ｑ₁ｑ₀を発生する。較正ロジック５８は、 シフトレジスタ４２および４４の出力ａ₂およびｂ₂によってコントロールされる 。 上述の３ビットＡ／Ｄコンバータは、第１のステージ３４、第２のステージ３ ６および比較器３８のオペレーション位相と共にその波形が図４に示されている クロックパルスによってコントロールされる。各ステージのオペレーションは、 ２つの位相、サンプリング位相および２倍位相を有している。図４においてサン プルとして示されているサンプリング位相の間には、ステージがその入力に現れ る入力電圧をサンプリングする。図２を参照すれば、サンプリング位相の間には 、スイッチ１８が閉じられ（オン）、そして、スイッチ１４および１６が両方と もポジション１にある。 サンプリング位相の間における第１のステージ３４の回路構成は、図５Ａに幾 分簡単化されて示されている。スイッチ１４、１６およ び１８は明瞭さのために省略され、そして、その結果としての構成だけが示され ている。この時点においては、比較器１０および１２は、対応するデジタル出力 Ｄ＋（１）およびとＤ−（１）を作り出すために、電圧Ｖ_IN（１）をV₁およびV₂ と比較する。図４においてX2として示されている２倍位相の間には、ステージは 、図５Ｂに示されているような回路構成でもって、サンプリング位相の間にサン プリングされた入力電圧Ｖ_IN（１）に２を乗算し、そして、その結果としての出 力からＶ_REF、−Ｖ_REFまたは０を減算する。２倍位相の間には、スイッチ１８は 開き（オフ）、スイッチ１４はポジション２に置かれ、そして、スイッチ１６は その前のサンプリング位相において決定されたＤ＋（１）およびＤ−（１）の値 に応じてポジション２、３または４に置かれる。図３におけるスイッチ・コント ロール・ロッジック３２は、出力Ｄ＋（１）およびＤ−（１）を取り込み、そし て、２倍位相の間に次のようにしてスイッチ１６のポジッションをコントロール する： スイッチ１６が２、３および４に置かれるときには、Ｖ_REF、−Ｖ_REFおよびア ースは、コンデンサ２２の左側のプレートにそれぞれ接続される。もしコンデン サ２０および２２が同一の値を有し、そして、もしスイッチ１８が電荷注入を起 こさなければ、２倍位相の最終における第１のステージ３４のその結果としての 出力電圧Ｖ_OUT（１）は、 Ｖ_OUT（１）＝２Ｖ_IN−Ｄ＋（１）Ｖ_REF＋Ｄ−（１）Ｖ_REF （１） であることを示すことができる。この出力電圧は、そのときに同一の方法で信号 を処理する第２のステージ３６の入力に現れ、デジタル出力Ｄ＋（２）およびＤ −（２）を作り出し、そして、比較器３８のために出力電圧Ｖ_OUT（２）を作り 出す。 もし第１のステージ３４および第２のステージ３６の両方が理想的であれば（ すなわち、同一のコンデンサ２０および２２であり、そして、電荷注入がなけれ ば）、より容易な理解のために十進数の値に変換されたときに、次の関係が入力 電圧Ｖ_IN（１）とコードｃ₃ｃ₂ｃ₁ｃ₀との間に得られる。 上記表から、上記関係が理想的な３ビットのＡ／Ｄコンバータと同様であるこ とは明らかである。これは、７が加えられ、そして、 その結果が０から７まで並んでいるコードを得るために２で割算されている３番 目の欄において一層明らかである。 上記表における理想的なＡ／Ｄ変換特性は、もしコンデンサ２０および２２の 値が同一ではないか、または、スイッチ１８が開かれるときに電荷注入が生じれ ば、乱される。例えば、第１のステージ３４におけるコンデンサ２０が値Ｃを有 し、また、第１のステージにおけるコンデンサ２２が値（１＋α）Ｃを有し、そ して、第１のステージにおけるスイッチ１８がターンオフされるときにオフセッ トV_OSが出力電圧Ｖ_OUT（１）に加えられると考えなさい。分析を簡単化するため に、第２のステージは理想的であると想定されてもよい。 この場合における２倍位相の最終での第１のステージ３４の出力電圧Ｖ_OUT（ １）は、 Ｖ_OUT（１）＝（２＋α）Ｖ_IN（１）−Ｄ＋（１）（１＋α）Ｖ_REF＋Ｄ−（１） （１＋α）Ｖ_REF＋Ｖ_OS （２） である。この出力電圧は、第２のステージ３６の入力に現れ、そして、第２のス テージ３６および比較器３８によって２ビットのデジタル値に変換される。しか し、式（１）における理想的な場合に較べて、式（２）における電圧は、コンデ ンサ２０と２２との間におけるコンデンサ不整合により、そして、オフセット電 圧 Ｖ_OSにより、誤ったものである。したがって、第２のステージ３６の入力に おいて導入されたエラーVerrorの量は、式（２）における実際の電圧から式（１ ）における理想的な電圧を減算することによって計算されることができ、次のよ うな結果が得られる ： Verror＝αＶ_IN（１）−Ｄ＋（１）αＶ_REF＋Ｄ−（１）αＶ_REF＋Ｖ_OS （３） 後に説明されるように、値Ｖ_OSおよびαは、Ａ／Ｄコンバータの正常なオペレ ーションに先行する“較正”サイクルの間に測定され、そして、図３におけるＲ ＡＭ５６に記憶される。したがって、値Ｖ_OSおよびαは、変換の正常なオペレー ションが始まるときには、すでに知られている。α、Ｖ_OS、Ｄ＋（１）およびＤ −（１）のデジタル値はすべて知られているので、式（３）の右側の２番目、３ 番目および４番目の項は、従来の論理回路の場合のように、簡単に計算される。 また、残りの項αＶ_IN（１）は、デジタルコードａ₂ａ₁ａ₀およびｂ₂ｂ₁ｂ₀から 得られるＶ_IN（１）のデジタル値をαにデジタル的に乗算することによって、計 算されることができる。この方法でもって得られたαＶ_IN（１）のデジタル値は 式（２）におけるエラーによりＶ_IN（１）を算定するエラーにもかかわらず正確 であることが示されることができる。したがって、式（３）におけるエラーVerr orは、較正ロジック５８によって正確に計算されることができる。次いで、Verr orのデジタル値は、較正ロジック５８によって非較正出力ｃ₂ｃ₁ｃ₀から減算さ れて、正確な３ビットのデジタルコードｑ₂ｑ₁ｑ₀を生じさせる。 上述のように、この発明を実施するＡ／Ｄコンバータは、このコンバータが変 換を達成するためにオペレーションされる前に、まず“較正”サイクルを行い、 このサイクルの間には、Ｖ_OSおよびαの値は、較正されるべく各ステージのため に測定され、そして、ＲＡＭ５８において記憶される。再び、簡単化のために、 第１のステージ３４のＶ_OSおよびαの値を測定するための較正サイクルが説明さ れ、また、第２のステージは理想的であると想定されている。所望されるような いかなるそれ以上のステージも、同一の方法において実行されるであろう。 まず、第１のステージ３４のオフセットＶ_OSは、第１のステージにおけるコン デンサ２０および２２の左側のプレートがアースに接続されるように、スイッチ １４および１６の両方をポジション４に置き、そして、スイッチ１８を閉じる（ オン）ことによって測定される。その結果としての構成は、図６Ａに示され、そ こでは、比較器およびスイッチは明瞭さのために省略されている。第２の位相の 間には、スイッチ１８は開かれ、オフセット電圧Ｖ_OSとして表われる電荷注入が 生じる。スイッチ１４はポジション２にシフトされ、そして、スイッチ１６はポ ジション４にシフトされて、図６Ｂにおける構成が与えられる。この場合におけ る出力電圧Ｖ_OUT（１）は正確にＶ_OSである。これは第２のステージに入力とし て現れるので、Ｖ_OSは第２のステージ３６および比較器３８から成る２ビットの Ａ／Ｄコンバータによって２ビットのデジタル値に変換される。この結果は、前 述のようにＡ／Ｄコンバータの正常なオペレーションの間に用いられるためにＲ ＡＭ５６に記憶される。 次に、コンデンサ不整合エラーαが測定される。また、この測定は２つの位相 においてなされる。第１の位相の間には、図７Ａに示されるように、コンデンサ ２０の左側のプレートはＶ_REFに接続され、また、コンデンサ２２のそれはアー スに接続される。再び、比較器およびスイッチは明瞭さのために省略されている 。第２の位相（図７Ｂ）の間には、スイッチ１８は開かれ、コンデンサ２２の左 側のプレートはＶ_REFに接続され、そして、コンデンサ２０のそれはＶ_OUT（１） に接続される。この場合における出力は、 Ｖ_OUT（１）＝αＶ_REF＋Ｖ_OS （４） によって与えられる。スイッチ１８はそれがターンオフされるときに以前と同一 の量の電荷を注入するから、出力電圧はここでは以前 のように同一のＶ_OSを含んでいる。この電圧は、第２のステージ３６および比較 器３８から成る２ビットのＡ／Ｄコンバータによって２ビットのデジタル値に変 換される。次いで、αＶ_REFの値は、ＲＡＭ５６にすでに記憶されていた以前に 決定されたＶ_OSの値をこの値から減算することによって、簡単に決定されること ができる。その結果としてのαＶ_REFのデジタル値は、前述のようにＡ／Ｄコン バータの正常なオペレーションの間に用いられるために、ＲＡＭ５６に記憶され る。Ｖ_OSおよびαＶ_REFは、最終の較正要素を決定するためのそれ以上の計算の ためにアクセスし得るように、対応するメモリ・ロケーッションに記憶される。 ２ビットの測定信号（ｃ₁ｃ₂）のＲＡＭ５６への転送、これらの数に関する計 算および較正データ（ｄ₁ｄ₀）の較正ロジック５８への転送は、詳述には示され ていないが、較正ロジック５８にか、あるいは、ＲＡＭ５６と関連する別個のロ ジックにか組み込まれてよい従来の処理ロジックによって、コントロールされる 。この処理は種々の方法において実行されることができる。例えば、Ｖ_OSおよび αのデジタル値は、前述のような較正サイクルの間に、ＲＡＭ５６の第１および 第２のロケーションにそれぞれ直接に記憶されてよい。 先ず、較正サイクルのオフセット測定部分の間には、最後の２ビットの測定値 （ｃ₁ｃ₀）はオフセットＶ_OSのデジタル表示である。この量はＲＡＭ５６の第１ のロケーションに２ビットのデジタルデータとして記憶される。サイクルの不整 合（α）測定部分の間には、最後の２ビットの測定値（ｃ₁ｃ₀）は、式（４）に 関連して前述したように、αＶ_REF＋Ｖ_OSのデジタル表示に対応している。較正 ロジツクは、ＲＡＭ５６の第１のロケーションにすでに記憶された この値Ｖ_OSから減算される。これは、その結果として２ビットのデジタル値αＶ_REF を残す。この２ビットのデジタルデータはＲＡＭ５６の第２のロケーション に記憶される。 正常な変換シーケンスの間には、較正ロジックはＲＡＭ５６の第１のロケーシ ョンをアドレスする。この時点では、出力（ｄ₁ｄ₀）はＶ_OSに対応した値である 。較正ロジック５８は、（ｃ₃ｃ₂ｃ₁ｃ₀）からこの値（ｄ₁ｄ₀）を減算して、式 （２）において与えられたＶ_OUT（１）からＶ_OSを効果的に取り除く。このよう にすれば、その結果としての新しいデジタル出力（ｃ₃ｃ₂ｃ₁ｃ₀）′はオフセッ トを含んでいない。次に、較正ロジック５８はＲＡＭの第２のロケーションをア ドレスする。この時点では、出力（ｄ₁ｄ₀）はαＶ_REFに対応する値である。デ ジタル較正ロジック５８は、Ｄ＋（１）−Ｄ−（１）の遅延した値である（ａ₂ −ｂ₂）を値（ｄ₁ｄ₀）に乗算する。その結果であるα（ａ₂−ｂ₂）Ｖ_REFは（ｃ₃ ｃ₂ｃ₁ｃ₀）・から減算されて（ｃ₃ｃ₂ｃ₁ｃ₀）″を生じる。このオペレーショ ンは、式（２）において与えられた出力からエラー−Ｄ＋（１）αＶ_REF＋Ｄ− （１）αＶ_REFを取り除く。最後に、較正ロジックは、（ｃ₃ｃ₂ｃ₁ｃ₀）″を（ ｄ₁ｄ₀）にデジタル的に乗算して、Ｖ_IN（１）／Ｖ_RETを算定する。その結果で あるαＶ_IN（Ｉ）は（ｃ₃ｃ₂ｃ₁ｃ₀）″から減算され、そして、最後のビットは 切り捨てられて３ビットのデータｑ₂ｑ₁ｑ₀を与える。式（２）における総ての エラーが上述のプロセスにおいて取り除かれるので、ｑ₂ｑ₁ｑ₀がＶ_IN（１）の 正確なデジタル表示を表していることが認められるだろう。 ここに開示されている技術は、どのような周期的なまたはパイプライン化され たアルゴリズムコンバータにも適用されることができ、 変換の間に余分なクロックサイクルを必要せず、そして、追加のアナログ回路も 必要としない。ステージごとに１つの演算増幅器と２つのラッチとを用いるので 、アナログ回路は異常に簡単である。１．５ビット／ステージ・アルゴリズムは 、デジタル領域において簡単な自己較正を可能にする。デジタルエラー訂正およ び較正の組み合せは、コンデンサ不整合、電荷注入、オフセットを含む比較器エ ラーおよびノイズによるいかなるエラーでも取り除く。１／４フルスケールまで の比較器決定エラーは訂正されるので、比較器は、オペアンプが十分に整定する 前に、ストローブされることができる。したがって、比較器決定遅延は変換時間 に割り込まない。さらに、簡単なラッチが比較器として用いられることができる 。これらの理由のために、ここで呈示されたコンバータは、オペアンプ整定時間 によってのみ制限される最大可能率においてオペレーションされることができる 。 この２つの比較器アルゴリズムにおいては、オフセットを含むどのような比較 器エラーも排除され、そして、電荷注入はオフセット電圧に関連した全体の入力 としてのみ現れる。しかし、コンデンサ不整合は、ＤＮＬおよびＩＮＬに増大を 与え、そして、デジタル較正によって訂正されなければならない。全差動構成が 実際には好ましいけれども、シングル・エンデット・バージョンが簡単化のため に示されている。全差動回路においては、Ｖ_REFと−Ｖ_REFとの間の整合は必要で はない。 この発明の好ましい実施例がこゝに詳細に開示されているけれど、これは、こ の発明の説明の目的のためであり、そして、こゝに請求されている発明をさらに 実施するときに多くの変形が当業者によってなされ得ることが明らかであるので 、この発明の範囲の必要な制 限であると解釈されるべきではないことが理解されるべきである。

Claims (1)

1. 【特許請求の範囲】 １、少なくとも１つのステージが数字的機能を達成するために切り換え可能な２ つのコンデンサを有する回路を用い、そして、コンデンサ不整合によるエラーが コンバータ出力をデジタル的に較正することによって回避されるようにしている タイプのアルゴリズムＡ／Ｄコンバータを較正する方法であって、 コンデンサ不適合の測定を展開するために前記回路における前記コンデンサを ２つの異なった構成において接続することによって、前記１つのステージを動作 させることと、 前記不整合の測定のデジタル表示を作り出すことと、 変換が実行されるときにはその較正を達成するために、前記デジタル表示を利 用すべく前記コンバータのデジタル出力を供給するためにメモリ装置に前記デジ タル表示を記憶することとのステップから成る方法。 ２、前記数学的機能は電圧値を一定値で乗算することである請求の範囲第１項の 方法。 ３、前記機能は前記電圧値を２倍することである請求の範囲第２項の方法。 ４、その１つのステージとして役立つ前記回路でもってマルチステージＡ／Ｄコ ンバータを較正するのに用いるための請求の範囲第１項の方法であって、 前記コンバータの少くとも１つの低有効性ビット・ステージに前記回路から出 力電圧を供給することと、前記デジタル表示を展開するのに用いるための対応す るデジタル信号をそこから展開することとのステップを含むプロセスによって、 前記デジタル表示が作り出 される方法。 ５、マルチステージＡ／Ｄコンバータの１つのステージを較正するのに用いるた めの請求の範囲第１項の方法であって、 前記１つのステージは、 のようにして、ステージ入力信号Ｖ_INを異なる電圧レベルV₁およびV₂と比較する ための２つの比較器を含んでいる方法。 ６、前記１つのステージを動作させることによって、オフセット電圧のデジタル 表示を展開させることと、 前記コンバータの前記デジタル出力を得るために用いられるように、前記メモ リ装置に前記オフセット電圧表示を記憶することとのステップを含む請求の範囲 第１項の方法。 ７、数学的機能を提供するために２つの回路構成に切り換え可能である一対のコ ンデンサを備えた少くとも１つのステージを有し、そして、そのようなステージ におけるコンデンサ不整合がコンバータ出力信号におけるエラーを展開すること ができるアルゴリズムＡ／Ｄコンバータであって、 コンバータのデジタル出力を受け取るための出力レジスタと、 前記コンバータの一部を形成するメモリ手段と、 前記少なくとも１つのステージのためのデジタル較正データを含みかつ前記コ ンデンサ不整合の程度を表す前記メモリ手段と、 コンバータのための較正された最終出力信号を提供するために、 前記出力レジスタにおける出力信号と共に前記メモリ手段からのデータを利用す るための手段とをさらに有するアルゴリズムＡ／Ｄコンバータ。 ８、前記メモリ手段は、オフセット電圧を表しかつ前記較正された最終の出力信 号を供給するのに用いられるべきデジタル較正データを含んでいる請求の範囲第 ７項におけるような装置。