JPS6256022A - 電子回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔（概要〕 本発明は、例えばＡ／Ｄ　−Ｄ／Ａ変換器の構成要素と
して用いられる電子回路に於いて、演算増幅器と、該演
算増幅器の反転入力端子及び出力端子間に挿入されたス
イッチと、該反転入力端子に一端が接続され他端がスイ
ッチに接続されたコンデンサと、前記反転入力端子に一
端が接続され他端がスイッチに接続され且つ前記コンデ
ンサと略等容量であるｎ個（ｎ≧１）のコンデンサを含
む電荷充放電ユニットとを備え、それ等のスイッチを適
宜切り換えて前記各コンデンサの充放電を制御すること
に依り、従来のＡ／Ｄ　−Ｄ／Ａ変換器に於ける変換ブ
ロック＋サンプル蓄積ブロックなどのような回路に依存
することなく、容易に且つ簡単に変換出力を得られるよ
うにし、また、演算増幅器に於けるオフセット電圧やク
ロック・フィード・スルーなどの問題を解消し３、更に
また、Ａ／Ｄ　−Ｄ／Ａ変換器に適用した場合には、例
えばｎ＝１とし且つ複数の比較器を用いることに依リ、
従来１ビツトの変換に２ステツプを必要としたものを１
ステツプで行うことが可能であるようにしたものである
。

（産業上の利用分野〕 本発明は、入力端子を増幅或いは減衰させると共にそれ
に依り得られた電圧に対し基準電圧の加減を行う電子回
路の改良に関する。

〔従来の技術］ 従来、入力電圧を増幅し且つそれに依り得られた電圧に
対し選択的に基準電圧の減算を行う電子回路が応用され
る電子機器としてＡ／Ｄ変換器が知られている。

第８図は循環比較方式と呼ばれるＡ／Ｄ変換器の従来例
を表す要部ブロック図である。

図に於いて、■は変換ブロック、２はサンプル蓄積ブロ
ック、３゛は比較器、■、は外部からの入力電圧、Ｖｏ
。、Ｖｏ１・・・は変換ブロック１の出力電圧、■□は
基準電圧、’Ａ　Ｖ　Ｒは比較レベル、ＶＡＤはディジ
タル出力をそれぞれ示している。

このＡ／Ｄ変！１！３器では、入力電圧■、を２倍にし
、そこから基準電圧■８を減算するか否かの過程を繰り
返しながら、ディジタル出力ＶＡＤを最ト位桁から定め
てゆくことを基本にしているものであり、次に、その動
作の概略を説明する。

最初、変換ブロック１に入力電圧ｖ８が加えられると、
変換ブロック１からは出力電圧Ｖ０゜が得られ、その出
力電圧■。。はサンプル蓄積ブロック２と比較器３に送
出される。

サンプル蓄積ブロック２では、内蔵するコンデンサに電
圧■。０を蓄積する。

比較器３では、電圧■。０と基準電圧ＶＲの半分の電圧
である比較レベル％■７とを比較し、■。。

≧ｚＶえであれば、ディジタル出力ＶａＯとしてビット
“１”を、また、Ｖｏ。〈ｚＶえであれば、ディジタル
出力ＶＡｏとしてビット“０”をたて、また、その結果
を変換ブロック１に送り、次のステップで変換電圧を発
生させる際に基準電圧ＶＲを減算するか否かを指示する
。

さて、サンプル蓄積ブロック２に蓄積されていた電圧Ｖ
。０は変換ブロック１に入力として加えられ、変換ブロ
ック１に於いては、さきに入力電圧Ｖ、に基づいて発生
された出力電圧として保持していた電圧■。に対し、サ
ンプル蓄積ブロック２からの入力である電圧Ｖ０゜を加
えると共に比較器３からの指令に依って基準電圧■８を
減算するか或いは減算することなく、その変換結果を出
力電圧■。１として送出するものである。

前記説明を纏めると、Ｖｏ＋　＝　２　ＶＯＯＶＲのと
き、ＶＱＯ≧％ＶＲであって、ディジタル出力ｖｔｔ。

はビット″１”であり、また、Ｖ　ｏ＋　＝　２　Ｖ　
ｏｏのとき、Ｖｏｏ＜′ＡＶ、ｌであって、ディジタル
出力■。

はビット″０”である。尚、０≦ＶＯＯ＜Ｖｌｌである
。

前記説明した第８図に見られるＡ／Ｄ変換器の動作につ
き、具体的数値を用い、且つ、順を追って詳細に説明す
る。

ここで、 入力電圧■、＝０．８７５　〔Ｖ） 基準電圧ｖＲ＝１　　（Ｖ） 比較レベル’Ａ　Ｖ＊　＝　０　、　５　（Ｖ）である
とする。

（１）変換ブロック１に於いて 入力電圧■、として０．８７５　（Ｖ）が印加されると
出力電圧Ｖ０としては０．８７５　（Ｖ）がそのまま現
れる。

（２）比較器３に於いて 電圧■。。＝０．８７５　ｆ：Ｖ）と比較レベル％Ｖ８
＝０．５　（Ｖ）とを比較すると、勿論、Ｖｏｏ＞％■
７であるから、ディジタル出力■。とじてビット“１”
が出力され、また、変換ブロック１に対し、次のステッ
プで基準電圧ＶＲ＝１　　（ｖ）の減算を行うように指
令を送出する。

（３）　　サンプル蓄積ブロック２に於いて電圧■。。

＝０．８７５　（Ｖ）を内蔵コンデンサにコピーし、そ
の電圧■。。＝０．８７５　（Ｖ）を変換ブロック１に
内部からの入力電圧として印加する。

（４）変換ブロック１に於いて 入力電圧■、に対する出力電圧■。。とじて保持してい
た０、８７５　（Ｖ）に対し、サンプル蓄積ブロック２
からの入力電圧としてＶ。Ｏ＝０．８７５　〔■〕が加
えられ、その電圧から基準電圧ＶＲ＝ＩＣＶ）が減算さ
れる。

従って、この時の変換ブロック１の出力電圧である■。

１は２ｘＯ，８７５−１＝０．７５　ＥＶ）となる。

（５）比較器３に於いて 電圧Ｖｏ＋＝０．７５　（Ｖ）と比較レベルｚＶＲ＝０
．５　　（Ｖ）とを比較すると、■。Ｉ　＞　Ｖ２Ｖ　
１１であるから、ディジタル出力ＶＡＤとしてビット“
１”が出力され、また、変換ブロック１に対し、次のス
テップで基準電圧ｖＲ＝１　　（Ｖ）の減算を行うよう
に指令を送出する。

（６）　　サンプル蓄積ブロック２に於いて電圧■。、
＝０．７５　（Ｖ）を内蔵コンデンサにコピーし、その
電圧Ｖｏ＋＝０．７５　　（Ｖ：ｌを変換ブロック１に
内部からの入力電圧として印加する。

（７）変換ブロック１に於いて 電圧ＶＯＯに対する出力電圧Ｖ。Ｉとして保持していた
０、７５　（Ｖ）に対し、サンプル蓄積ブロック２から
の入力電圧として■。、＝０．７５　（Ｖ）が加えられ
、その電圧から基準電圧ＶＲ−１（Ｖ）が減算される。

従って、この時の変換ブロック１の出力電圧である■。

２は２Ｘ０．７５−１＝０．５　（Ｖ）となる。

（８）比較器３に於いて 電圧Ｖ。２＝ｏ、５　（Ｖ）と比較レベル！／！Ｖ　Ｒ
−・０．５　　（Ｖ）とを比較すると、Ｖｏｚ＝！４Ｖ
Ｒであるから、ディジタル出力■。としてビット“１”
が出力され、また、変換ブロック１に対し、次のステッ
プで基準電圧Ｖ、＝１　　（ｖ）の減算を行うよ・）に
指令を送出する。

（９）　　サンプル蓄積ブロック２に於いて電圧■。２
−０．５　〔Ｖ］を内蔵コンデンサに二１ビーし、その
電圧■。２＝０．５　　（Ｖ）を変換ブロック１に内部
からの入力電圧として印加する。

００）変換ブロック１に於いて 電圧■。１に対する出力電圧■。２として保持していた
０、５　（Ｖ）に対し、サンプル蓄積ブロック２からの
入力電圧として■。２＝０．５　　（ｖ）が加えられ、
その電圧から基準電圧Ｖ、ｌ＝ｌ　　（ｖ）が減算され
る。

従って、この時の変換ブロック１の出力電圧である■。

３は２ｘＯ，５−１＝０　（Ｖ）となってＡ／Ｄ変換が
完了する。

前記説明で判るように、入力電圧■、はディジタル出力
１１１に変換されたことになる。

〔発明が解決しようとする問題点〕

前記説明したＡ／Ｄ変換器に用いる電子回路では、入力
電圧を変換処理する変換ブロックと、その変換出力電圧
をサンプル・ホールドするリーンプル蓄積ブロックとか
らなっていて、変換処理と再サンプルとを一つの回路で
実施している為、１ビツトの変換をするのに２ステツプ
が必要、即ち、換言すると、変換ブロックとサンプル蓄
積ブロックとからなるループを信号が１周して１ビツト
の変換しかできず、また、クロック・フィード・スルー
の発生源となるアナログ・スイッチの数が多い。

本発明は、前記変換ブロックの機能とサンプル蓄積ブロ
ックの機能とを併せ持つような電子回路を提供する。

〔問題点を解決するだめの手段〕

本発明に依る電子回路に於いては、少なくとも入力端子
と反転入力端子と出力端子とを有する演算増幅器（例え
ば演算増幅器ＯＰ）と、前記反転入力端子と前記出力端
子との間に挿入されたスイッチ（例えばスイッチＳｌ）
と、一端が前記反転入力端子に接続され他端が回路の入
力端子或いは回路の出力端子に切り喚え接続する為のス
イッチ（例えばスイッチＳ２）に接続されたコンデンサ
（例えばコンデンサＣ２）と、一端が前記反転入力端子
に接続され他端が回路の入力端子或いは回路の基準電圧
端子或いは接地端子に切り換え接続するか若しくは回路
の出力端子或いは接地端子に切り換え接続する為のスイ
ッチ（例えばスイッチＳ３）に接続され且つ前記コンデ
ンサ（例えばコンデンサＣ２）と略等容量であるｎ個（
ｎ≧１）のコンデンサ（例えばコンデンサＣＩ）を含む
電荷充放電ユニットとを備えてなる構成を採っている。

〔作用〕

前記手段に依ると、従来のＡ／Ｄ　−Ｄ／Ａ変換器に於
ける変換ブロック＋サンプル蓄積ブロックのような回路
を用いることなく、容易且っＷｉ単に変換出力が得られ
、また、演算増幅器のオフセント電圧が出力中に現れる
こともなく、そして、クロック・フィード・スルーなど
の問題も生じないから、Ａ／Ｄ　−Ｄ／Ａ変換器の構成
要素として好適である。

〔実施例〕

第１図（Ａ）乃至（Ｈ）は本発明一実施例を説明する為
の要部回路説明図であり、第８図に於いて用いた記号と
同記号は同部分を示すか或いは同じ意味を持つものとす
る。

図に於いて、ＯＰは演算増幅器、Ｇｏ、ＣＩ。

Ｃ２は略等しい容量を有するコンデンサ、ｓｌ。

Ｓ２，３３．Ｓ４はスイッチ、ＯＴは出力端をそれぞれ
示している。尚、この電子回路をＡ／Ｄ・Ｄ／Ａ変換器
に応用する場合には、コンデンサＣ２に於ける電圧がこ
の電子回路の出力となるものであり、Ａ／Ｄ変換器では
出力端ＯＴが比較器の入力端に接続されるものであり、
また、コンデンサＣ１とスイッチＳ３とは電荷充放電ユ
ニー／　ｈを構成する素子になっていて、この電荷充放
電ユニットは、図示のように、１個のコンデンサ及びそ
れに対応する１個のスイッチからなるものに限定される
ことはなく、同じコンデンサ及び同じ構成のスイッチか
らなる回路の複数個を並列的に設置して構成することが
でき、これについては、後に詳記する。

この電子回路に依ると、出力端ＯＴには、（１）　　２
Ｖ；　　　ＶＲ （２）２Ｖ。

（３１２Ｖ□　＋Ｖ、ｌ の３種類の出力、或いは、 （４）　　’Ａ　（Ｖｌ　　＋Ｖ＊　）（５）　　％Ｖ
ｔ （６）　　’Ａ　（Ｖｔ　　　ＶＲ） の３種類の出力を得ることができる。

前記した出力のうち（３）の２ｖｔ＋ｖ＊或いは％（Ｖ
；　　ＶＲ）は、本実施例に於いて付設されているコン
デンサＣＯとスイッチＳ４に依って発生させているもの
であり、従来通りのＡ／ＤまたはＤ／Ａ変換シーケンス
を実行するのみであるなら必要ではないが、これ等の出
力が得られると、後に詳記する変換シーケンスが可能と
なり、大きな変換誤差を発生する危険がある上位桁での
判定誤動作を回避できる利点を生ずる。

このような出力を得る為の各スイッチＳ１乃至Ｓ４の開
閉シーケンス及びそのソーケンスに対応したコンデンサ
ＣＯ乃至Ｃ２の接続状態を説明すると次の通りである。

前記（１１乃至（３）に見られる出力を得る為には、次
のｆａ）乃至（ｄ）に説明する操作を行えば良く、これ
はＡ／Ｄ　−Ｄ／Ａ変換器に於けるＡ／Ｄ変漠に応用す
ることができる。

（ａｌ　　入力電圧■、のサンプリング（第１図（Ａ）
参照） スイッチＳにオン スイッチＳ２：Ｖ１ヘ スイソチＳ３：Ｖ、ヘ スイソチＳ４：■□ヘ コンデンサＣＯ：Ｖ。

コンデンサＣ１：Ｖ。

コンデンサＣ２：Ｖ。

（ｂｌ　　前記（ａｌの後、−ＶＲの変換（第１図（Ｂ
）参照） スイッチＳ１：オフ スイソチＳ２：ＯＴへ スイッチＳ３二■８ヘ スイソチＳ４：ＶＲヘ コンデンサＣＯ：　Ｖ。

コンデンサＣ１：Ｖ。

コンデンサＣ２：　２Ｖ□−ＶＲ （Ｃ）前記（ａ）の後、Ｏの変換（第１図（Ｃ）参照）
スイッチＳにオフ スイッチＳ２：ＯＴへ スイッチＳ３：接地へ スイッチＳ４：ＶＲヘ コンデンサｃＯ：ｖ＊ コンデンサＣ１：接地 コンデンサＣ２：２Ｖｉ （ｄ）　　前記（ａ）の後、＋Ｖ、の変換（第１図（Ｄ
）参照） スイッチＳ１：オフ スイッチＳ２：ＯＴへ スイッチＳｌ接地へ スイッチＳ４：接地へ コンデンサＣＯ：接地 コンデンサＣ１：接地 コンデンサＣ２：　２ｖ、＋ｖえ このようにして、２Ｖｉ　−ｖＪｌ　、２Ｖｉ　、２Ｖ
ｉ→−■８の３種類の出力が得られる。

前記（４）乃至（６）に見られる出力を得る為には、次
の−（ｅ）乃至（Ｊ）に説明する操作を行えば良く、こ
れはＡ／Ｄ・Ｄ／Ａ変換器に於けるＤ／Ａ変換に応用す
ることができる。尚、この場合は、サンプリングも＋Ｖ
Ｒ７０＋　　　ＶＲそれぞれの変換に対応して行う必要
がある。

ｔｅｌ　　＋１７．の変換を行う場合に於ける入力電圧
Ｖ。

のサンプリング（第１図（Ｅ）参照） スイッチＳｌオン スイッチＳ２：Ｖｉへ スイッチＳ３：接地へ スイッチＳ４：Ｖ、ヘ コンデンサＣＯ’　：　ＶＲ コンデンサＣ１：接地 コンデンサｃ２：ｖ。

（ｆ）０の変換を行う場合に於ける入力電圧■３ののサ
ンプリング（第１図（Ｆ）参照） スイッチＳにオン スイッチＳ２：ＶＲヘ スイッチＳ３：接地へ スイッチＳ４：接地へ コンデンサＣＯ：接地 コンデンサＣ１：接地 コンデンサＣ２：Ｖｉ （ｇ）　　　Ｖ　＊の変換を行う場合に於ける入力電圧
■。

のサンプリング 前記ｆｆ）と同じ （ｈｌ　　前記（ｅｌＯ後、十ＶＲの変換（第１図（Ｇ
）参照） スイッチＳｌオン スイッチＳ２：ＯＴヘ スイッチＳ３：ＯＴヘ スイッチＳ４：接地へ コンデンサＣＯ：接地 コンデンサＣ１：、ＯＴ コンデンサＣ２：Ｖ２（Ｖ直＋Ｖ、Ｉ）ｆｌ）　　前記
（ｆ）の後、０の変換 コンデンサＣ２：％Ｖｔ となる外、前記（ｈｌと同じ （Ｊ）　　前記（ｇｌの後、−ＶＲの変換（第１図（Ｈ
）参照） スイッチＳ１：オフ スイソチＳ２：ＯＴへ スイッチＳ３二〇Ｔへ スイッチＳ４：ＶＲへ コンデンサＣＱ：Ｖ＊ コンデンサＣ１：ＯＴ コンデンサＣ２：　’Ａ　（Ｖｔ　−Ｖ、　）このよう
にして、各（■１＋■、Ｉ）、％■１、’Ａ　（Ｖｌ−
Ｖえ）の３種類の出力が得られる。

この電子回路は、第８図に関して説明したＡ／Ｄ変換器
に於ける変換ブロックｌとサンプル蓄積ブロック２とを
併せたような機能を有し、しかも、ハード・ウェアの量
からすると変換ブロック１と殆ど変わらないので、この
電子回路を二つ用意して変換処理と再サンプルとを並行
して交互に行うことに依り、多くの利点が得られる。

第２図は前記電子回路を二つ用いてＡ／Ｄ　−Ｄ／Ａ変
換器を構成した場合を説明する為の要部ブロック図であ
り、第８図に於いて用いた記号と同記号は同部分を示す
か或いは同じ意味を持つものとする。

図に於いて、ＩＩＡ及びＩＩＢは変換・蓄積ブロック、
１２は制御回路、ＳＷは入力切り換えスイッチをそれぞ
れ示している。

変換・蓄積ブロフクＩＩＡ及びＩＩＢは同じものであり
、第１図（Ａ）乃至（Ｈ）に関して説明した電子回路で
ある。

制御回路１２は変換・蓄積ブロックＩＩＡからの電圧を
比較レベル電圧と比較する比較器、ディジタル出力を送
出する為の直並列変換用シフト・レジスタや加算器、入
力切り換えスイッチＳＷや変換・蓄積ブロックＩＩＡ及
び１１Ｂ内のスイッチ群を制御するスイッチ制御用ゲー
ト回路、比較器データ・ラッチ用フリップ・フロップな
どを含んでいる。

本実施例では、二つの変換・蓄積ブロック１１Ａ及びＩ
ＩＢに於いて、交互にサンプリングと変換を繰り返すよ
うになっている為、それ等が構成するループを一周する
と２ビツトの変換を行うことができる。

第２図に見られる実施例は有用であるから、第３図に更
に詳細な回路図を示して説明する。

第３図は第１図（Ａ）乃至（Ｄ）について説明した電子
回路を二つ用いて構成したＡ／Ｄ変換器の要部回路説明
図であり、第１図及び第８図に於いて用いた記号と同記
号は同部分を示すか或いは同じ意味を持つものとする。

図に於いて、ＳＡ及びＳＢは入力切り換えスイッチ、Ｓ
ＩＡ乃至Ｓ７Ａ及びＳＩＢ乃至３７Ｂはコンデンサ切り
換え接続スイッチ、Ｓ８／４びＳ８Ｂは自動零設定スイ
ッチ、ＣＯＡ乃至Ｃ２Ａ及びＣＯＢ乃至Ｃ２Ｂは変換用
コンデンサ、ＯＰＡ及びＯＰＢは演算増幅器、ＣＰＲ１
及びＣＰＲ２は比較器、ＳＲＩ及びＳＲ２は直並列変換
用シフレ・レジスタ、ＣＴはコード変換用加算器、Ｆｌ
及びＦ２は比較器出力データ・ランチ用フリップ・フロ
ップ、ＳＧＴはアンド（ＡＮＤ）ゲート或いはノア（Ｎ
ＯＲ）ゲートなどからなるスイッチ制御信号発生用ゲー
ト回路、ＡＩＮはＡ／Ｄ変換入力電圧、ＶｏＡ及びＶ。

、は演算増幅器出力電圧、Ｖ　ＣＨＰは比較器入力電圧
、ｃｐ及びＣＮは比較器出力電圧、Ｄ　ｉ　ｎはシフト
・レジスタのデータ入力端、ＤＰ及びＤＮは成る時点で
フリップ・フロップＦ１及びＦ２とシフト・レジスタＳ
ＲＩ及びＳＲ２に同時に取り込まれた電圧、ＣＬＫ　１
及びＣＬＫ２はクロック信号、Ｃｉ　ｎは加算器に於け
るクロック入力端、Ｃｏｕｔは加算器に於けるキャリー
出力端、ＬＳＢは最下位桁、ＭＳＢは最上位桁を示して
いる。尚、図では、ゲート回路ＳＧＴの各出力やクロッ
ク信号に各スイッチと同じ記号が付されているが、これ
は、その記号に対応するスイッチを制御することを意味
し、また、各変換用コンデンサの容量は、Ｃ０Ａ＝ＣＩ
Ａ＝Ｃ２Ａ、そして、Ｃ０Ｂ＝ＣＩＢ＝Ｃ２Ｂになって
いる。

第４図は第３図に見られる実施例の動作を説明する為の
もので、（Ａ）はクロック信号ＣＬＫ　１及びＣＬＫ２
の波形及びスイッチＳＡ及びＳＢの動作タイミングを表
し、（Ｂ）はコンデンサ切り換え接続スイッチや自動零
設定用スイッチの動作及び主要な個所に於ける電圧或い
は信号を表している。

図に於いて、１，２，３．４は動作ステップを表す記号
、ＯＮ及びＯＦＦはオン及びオフを表す記号、Ｈはハイ
・レベル、Ｌはロー・レベルヲ表す記号、＊印は入力電
圧ＡＩＮの如何に依って決められることを表す記号であ
る。尚、本実施例では、基準電圧■え＝１（Ｖ）、入力
電圧ＡＩＮ＝３／８　（Ｖ）として説明する。従って、
＊印が付されていながらオン・オフ或いはＨ−Ｌが確定
しているのは、前記数値の電圧を例として採用している
ことに依る。

第３図に見られる実施例の動作について第４図を参照し
つつ説明する。尚、第３図に示した実施例では、本発明
の電子回路をＡ側及びＢ側の二つを用い、Ａ側では、ス
イッチやコンデンサの記号にＡが含まれ、Ｂ側ではＢが
含まれていることに留意すると理解し易い。

ステップ１ 最初、入力電圧ＡＩＮを取り込む際、スイッチＳＩＡ乃
至Ｓ８Ａが図示の状態にある。このようなサンプリング
を行う場合、Ｂ側のスイッチに於ける接続状態を特に規
定する必要はない。

さて、前記のように各スイッチの接続がなされると、コ
ンデンサＣＯＡは基準電圧■えでチャージ・アップされ
、コンデンサＣＩＡ及びＣ２Ａは入力電圧ＡＩＮでチャ
ージ・アップされる。

また、スイッチＳ２Ａがオンになっていることから、入
力電圧ＡＩＮは、そのままＶ　ＣＨＩ−として比較器Ｃ
ＰＲ１及びＣＰＲ２にも加えられ、そこで、比較レベル
電圧（十ＶＲ／４）及び比較レベル電圧（−Ｖ、／４）
と比較されることになる。

勿論、ＡｉＮ＝３／８　（Ｖ）のほうが比較レベル電圧
よりも大であるから、比較器出力電圧ｃｐ及びＣＮはＩ
（レベルとなって出力される。

ステップ２ スイッチＳＩＡ乃至Ｓ８Ａ、スイッチＳＩＢ乃至３８Ｂ
が図示の状態に接続されると、ステップ１に於いて得ら
れた比較器出力電圧ｃｐ及びＣＮは二つのフリップ・フ
ロップＦ１及びＦ２に取り込まれると共に二つのシフト
・レジスタＳＲ１及びＳＲ２にも入力される。

フリップ・フロップＦ１及びＦ２からは、比較器出力電
圧ＣＰ及びＣＮが入力されたことに依り、電圧ＤＰ及び
ＤＮが出力される。従って、シフト・レジスタＳＲＩ及
びＳＲ２には電圧ＤＰ及びＤＮがデータとして入力され
たものと考えて良い。

また、この時、クロック信号ＣＬＫ２は工］；／ベル６
、二なっている。そこで、Ａ側では演算増幅器出力電圧
■。、１＝２ｘ３／８−１＝−１／４　（ｖ）なる変換
が行われ、そして、Ｂ側ではコンデンサＣＯＢが基準電
圧■やでチャージ・アップされ、コンデンサＣＩＢ及び
Ｃ２Ｂが演算増幅器出力電圧Ｖｏａ＝　　１　／　４　
［Ｖ）でチャージ・アップされることになる。

更に、スイッチＳＩＡがオンになっていることから、演
算増幅器出力電圧Ｖ。Ａ＝−１／４　（Ｖ）はＶ　ＣＭ
Ｐとなって比較器ＣＰＲ１及びＣＰＲ２に伝達され、そ
こで比較レベル電圧（＋Ｖ１１　／４）及び比較レベル
電圧（−ＶＲ／４）と比較されることになる。

その比較は、１／４＞−１／４≧−１／４、となり、比
較器出力電圧ＣＰはＬレベル、比較器出力電圧ＣＮはＨ
レベルとなって出力される。

このステップに於いて、１ビツトの変換が行われ、発生
ディジットは図示されているように１がたっている。

ステップ３ スイッチＳＩＡ乃至Ｓ８Ａ、スイツチＳＩＢ乃至３８Ｂ
が図示の状態に接続されると、ステップ２に於いて得ら
れた比較器出力電圧ＣＰ及びＣＮがフリップ・フロップ
Ｆ１及びＦ２とシフト・レジスタＳＲＩ及びＳＲ２に取
り込まれ、新たな電圧ＤＰ及びＤＮとして処理される。

このステップ３では、Ｂ側に於いて演算増幅器出力電圧
■。、＝２ｘ　（−１／４）＝−１／２　（Ｖ）なる変
換が行われ、この演算増幅器出力電圧■。。

＝−１／２　（Ｖ）は、比較器入力電圧Ｖ　ＣＭＰとな
って比較器ＣＰＲ１及び比較器ＣＰＲ２に入力される。

そこでは、−１／４＞−１／２なる比較が行われ、比較
器出力電圧ＣＰ及びＣＮは両方ともＬレベルとなって出
力される。

この場合の発生ディジットは図示されているようにＯが
たっている。

ステップ４ スイッチＳＩＡ乃至Ｓ８Ａ、スイツチＳＩＢ乃至Ｓ８Ｂ
が図示の状態に接続されると、ステップ３に於いて得ら
れた比較器出力電圧ＣＰ及びＣＮがフリップ・フロップ
Ｆ１及びＦ２とシフト・レジスタＳＲＩ及びＳＲ２に取
り込まれ、新たな電圧ＤＰ及びＤＮとして処理される。

このステップ４では、Ａ側に於いて演算増幅器出力電圧
■。！１＝２Ｘ　（−１／２）＋１＝０　（Ｖ）なる変
換が行われ、この演算増幅器出力電圧Ｖ。３＝Ｏ［Ｖ）
は、比較器入力電圧ＶＣ，４Ｆとなって比較器ＣＰＲ１
及び比較器ＣＰＲ２に入力される。

そこでは、１／４＞０＞−１／４なる比較が行われ、比
較器出力電圧ＣＰはＬレベル、比較器出力電圧ＣＮはＨ
レベルとなって出力される。

この場合の発生デ゛イジツトは図示されているように−
１である。

以上でステップ１乃至４からなる変換が終了したことに
なるが、ステップｌに於いてはディジットの発生はない
ので、実際には、次の変換に於けるステップｌに依って
得られる発生ディジット０を用い１０（−１）Ｏとする
。

第５図は第３図及び第４図に関して説明したシフト・レ
ジスタ及び加算器の動作説明図を表し、第３図並びに第
４図に於いて用いた記号と同記号は同部分を表すか或い
は同じ意味を持つものとする。尚、次の説明には第３図
及び第４図も参照するものとする。

ここで用いたシフト・レジスタＳＲＩ及びＳＲ２では、
最初に入力されたデータ即ち電圧ＣＰ＝ＤＰ、或いは、
電圧ＣＮ＝ＤＮが最上位桁になるので、データ入力端Ｄ
　ｉ　ｎに近いデータが最下位桁になる。

二つのシフト・レジスタＳＲＩ及びＳＲ２に入力された
データは、それぞれ対応術どうしを加算器ＣＴで加算す
る。

加算器ＣＴは４ビツトであるが、最上位桁から出た桁上
がり出力をインバータで反転し、所謂、１）補数２進コ
ードの符号ビットとして用いているので、シフト・レジ
スタＳＲＩ及びＳＲ２に蓄積されるデータが４桁である
が、実際に２進に変換すると５ビツトになる。

さて、第３図及び第４図に関して説明したように、発生
ディジットは１０　（−１）０であるが、シフト・レジ
スタに実際に蓄えられるデータである電圧ＣＰ　（＝Ｄ
Ｐ）或いは電圧ＣＮ　（＝ＤＮ）は第５図に見られるよ
うにシフト・レジスタＳＲ１に於いては１０００、シフ
ト・レジスタＳＲ２では１１０１である。即ち、発生デ
ィジットが１の場合、電圧ＣＰは１、発生ディジットが
＝１の場合、電圧ＣＮはＯである。

ところで、シフト・レジスタＳＲ２に於けるデータは、
実際には００　　（−１）Ｏ＝−００１０であり、２の
補数表現で表したような形になっている。

そこで、シフト・レジスタＳＲＩ及びＳＲ２に入力され
ているデータの各桁同志を加算し、そして、最下位桁に
１を加えると元のコードに戻り、通常のＡ／Ｄ変換の場
合に於ける出力と同じ形となるものである。

ここで用いる加算器ＣＴとしては、周知のものであって
良く、例えば４ビツト２進全加算器ＭＢ７４Ｌ３２８３
　　（富士通型）を用いることができる。

第６図はＭＢ７４Ｌ３２８３のブロック図を表し、また
、第７図はその機能の説明図を表している。

ところで、Ｄ／Ａ変換を行う場合のシーケンスは基本的
には前記と同様であるが、唯、比較器を用いてディジタ
ル出力を発生することは不要であり、前記の出力（４）
〜（６）の３種を利用するものであればそのうちの一つ
をディジタル入力に対応する前記の２の補数２進コード
の各ディジットに対応して順次発生させて行（ことに依
り、最終的に第２のコンデンサＣ２にアナログ出力電圧
を発生させることができる。尚、この場合、Ｄ／Ａ変換
開始時の入力電圧■、としてはＯ〔Ｖ）を入力すれば良
い。

前記説明した実施例は、電荷充放電ユニットとして、コ
ンデンサが１個及びそれに対応するスイッチが１個、即
ち、コンデンサＣ１及びスイッチＳ３で構成されたもの
であり、ｎ≧１のコンデンサのうち、ｎ＝１のものにつ
いて例示しである。

然しなから、コンデンサＣ１及びスイッチＳ３と同じ構
成の回路を併設し、また、Ａ／Ｄ変換の場合には、その
回路の数に対応して比較器を増設すると、より一層の高
速変換を行うことが可能になる。

次に、前記電荷充放電ユニット内のコンデンサ及びそれ
に対応するスイッチが複数である場合に於けるＡ／Ｄ変
換について説明する。

この場合に於いても、ｎ個のコンデンサに関する制御の
外は前記説明した実施例と変わりないものとし、また、
それ等コンデンサの容量は全て略等しく、そして、その
数を（ｎ−１＞個（ｎは３以上の整数）とする。

Ａ／Ｄ変換器としては第２図に見られる構成を採るもの
とし、制御回路１２の中には（ｎ−１）組の比較器及び
その出力データ・ラッチ用フリップ・フロップ、そのフ
リップ・フロップの出力及びクロック信号が入力される
四つのアンド（ＡＮＤ）回路などが含まれていて、その
うちの−組の結線関係は第３図に見られる比較器ＣＰＲ
１、フリップ・フロップＦｌ、そのフリップ・フロップ
Ｆ１に於ける出力Ｑ及び司に接続された四つのＡＮＤ回
路に関するものと同じである。

電荷充放電ユニット内の各コンデンサ、制御回路１２内
の各組に対してｌから（ｎ−１）までの番号を割り付け
る。

１番目（以下、１≦Ｉ≦ｎ−１とする）のコンデンサの
他端を切り換えるスイッチは、制御回路１２内の１番目
の組に於ける四つのＡＮＤ回路からの出力で制御される
。この制御に於ける信号の接続関係も、第３図に見られ
るＳ３Ａ、Ｓ４Ａ。

Ｓ５Ａ、Ｓ３Ｂ、Ｓ４Ｂ、Ｓ５Ｂの記号が付された制御
信号のそれと等しい。

１番目の組に於ける比較器には■え　・Ｉ　／　ｎなる
比較レベル電圧が供給され、第２図に見られる変換・蓄
積ブロックＩＩＡに相当する変換・蓄積ブロック内のコ
ンデンサＣ２に於ける他端の電圧と比較され、その比較
結果に基づきＭビット（ｎ＝２’）分のＡ／Ｄ変換結果
を得ることが可能となる。但し、２値デイジタル出力を
得るには、後述のエンコード操作が必要である。

一方の変換・蓄積ブロックにＶＩ（Ｖ□　・Ｉ／ｎ≦Ｖ
ｌ＜Ｖｉ　　・　（１＋１）／ｎ）なる入力電圧が加わ
ると、第１＠目から第１番目までの比較器がＨレベルを
出力し、残りの比較器は１７１ノベルを出力する。

この時、コンデンサＣ２と電荷充放電ユニット内の全て
のコンデンサは入力電圧に接続される。

次に、フリップ・フロップ及びＡＮＤ回路を介し、比較
器の出力が、変換出力状態となった当該変換・蓄積ブロ
ックに印加される。

この結果、電荷充放電ユニット内の第１番目から第１番
目までのスイッチがコンデンサの他端を比較電圧■、に
接続し、残りのコンデンサの他端を接地することになり
、出力電圧■。ば、Ｖ。＝ｎ・ＶＩ　　Ｉ・Ｖｔ＋ となり、その範囲は、 ０≦■ｏくＶＲ であり、これは入力電圧範囲に一致するので、この変換
出力を他方の変換・蓄積ブロックがサンプリングし、変
換を継続することが可能であり、従って、この変換方法
は適当であるとして良い。

Ａ／Ｄ変換結果は（ｎ−１）個の比較器の出力をプライ
オリティ・エンコーダ（例えば、５Ｎ７４ＬＳ１４８　
　米国ＴＩ社製）に加えることに依り、プライオリティ
・エンコーダ出力として得ることができる。この時、プ
ライオリティ・エンコーダの信号０入力端子は活性とし
、第１番目の比較器出力をプライオリティ・エンコーダ
の信号１入力端子に加え、以下、（ｎ−１）番目まで順
に接続する。尚、正論理、負論理の違いに依り、比較器
とプライオリティ・エンコーダ間にインバータ回路が必
要となる場合もある。

ここで、ｎとして２°　（Ｍは２以上の整数）を考える
と、プライオリティ・エンコーダ出力には最初の変換サ
イクルで最上位からＭビットのＡ／Ｄ変換結果が得られ
、以下、１回の変換サイクル毎に上位からＭビットずつ
出力される。従って、１回に１ビア　＋−ずつ変換出力
が得られる前記の方法に比較して高速化されることにな
る。然しなから、この実施例では、回路が複雑化するこ
と、変換・蓄積ブロックに於ける変換出力時の出力整定
時間が長くなること、高い相対精度を必要とするコンデ
ンサの数が増加すること等の問題を解決することが必要
である。

〔発明の効果〕

本発明に依る電子回路では、少なくとも入力端子と反転
入力端子と出力端子とを有する演算増幅器と、前記反転
入力端子と前記出力端子との間に挿入されたスイッチと
、一端が前記反転入力端子に接続され他端が回路の入力
端子或いは回路の出力端子に切り換え接続する為のスイ
ッチに接続されたコンデンサと、一端が前記反転入力端
子に接続され他端が回路の入力端子或いは回路の基準電
圧端子或いは接地端子に切り換え接続するか若しくは回
路の出力端子或いは接地端子に切り換え接続する為のス
イッチに接続され且つ前記コンデンサと略等容量である
ｎ個（ｎ≧１）のコンデンサを含む電荷充放電ユニット
とを備えてなる構成を採っている。

この構成からなる電子回路に依ると、従来のＡ／Ｄ　−
Ｄ／Ａ変換器に於いて必要とされていた変換ブロック＋
サンプル蓄積ブロックからなる回路を用いることなく変
換出力を容易且つ簡単に得ることができ、また、演算増
幅器のオフセット電圧が出力中に現れることがなく、更
にまた、クロック・フィード・スルーの問題も発生しな
い。

【図面の簡単な説明】

第１図（Ａ）乃至（Ｈ）は本発明一実施例の動作を説明
する為の要部回路説明図、第２図は第１図に見られる電
子回路を二つ用いて構成したＡ／Ｄ　−Ｄ／Ａ変換器の
要部ブロック図、第３図は第１図に見られる電子回路を
二つ用いて構成したＡ／Ｄ　−Ｄ／Ａ変換器を具体的に
した要部回路説明図、第４図は第３図に見られる実施例
の動作を説明する為のものであり、（Ａ）はクロック信
号の波形及びスイ・７チの動作タイミング図、（Ｂ）は
スイッチの動作並びに主要個所の信号や電圧を示す説明
図、第５図はシフト・レジスタ及び加算器の動作説明図
、第６図は加算器のブロック図、第７図は加算器の機能
を説明する図、第８図は従来例の要部ブロック図をそれ
ぞれ示している。 図に於いて、ＯＰは演算増幅器、ｃｏ、ｃｉ。 Ｃ２はコンデンサ、Ｓｌ、Ｓ２．Ｓ３．Ｓ４はスイッチ
、ＯＴは出力端、■、は入力電圧、Ｖｏは出力電圧、■
、は基準電圧をそれぞれ示している。 特許出願人　　　富士通株式会社 代理人弁理士　　相　谷　昭　司 代理人弁理士　　渡　邊　弘　− （Ａ） 第１図 （Ｂ） 第１図 に） 第１図 （Ｄ） 第１図 （Ｅ） 第１図 （Ｆ） 第１図 ＣＧ） 第１図 （Ｈ） 一実施例の要部回路説明図 第１図 一実施例の要部ブロック図 第２図 ＼＜−」 く　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　リ　　Ｌ、Ｊ（Ａ）　ＣＬにｌ−し」−し−
「］−工］、−「１−Ｆ］−Ｉ−し一実施例に於けるク
ロック及びスイッチ動作はどの説明図第４図 一シフト方向 ヤ ０　　０　　１　　１　　　Ｑ＝雀 位　（−１）　　　　　ユ　　　　　１　　　１　　　
１シフト・レジ゛スタ及び加算器の動作説明図第５図 従来例の要部ブロック図 第８図

Claims (1)

1. 【特許請求の範囲】 少なくとも入力端子と反転入力端子と出力端子とを有す
   る演算増幅器と、 前記反転入力端子と前記出力端子との間に挿入されたス
   イッチと、 一端が前記反転入力端子に接続され他端が回路の入力端
   子或いは回路の出力端子に切り換え接続する為のスイッ
   チに接続されたコンデンサと、一端が前記反転入力端子
   に接続され他端が回路の入力端子或いは回路の基準電圧
   端子或いは接地端子に切り換え接続するか若しくは回路
   の出力端子或いは接地端子に切り換え接続する為のスイ
   ッチに接続され且つ前記コンデンサと略等容量であるｎ
   個（ｎ≧１）のコンデンサを含む電荷充放電ユニットと を備えてなることを特徴とする電子回路。