JPS639231A - D/a変換方法 - Google Patents

D/a変換方法

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JPS639231A
JPS639231A JP61151696A JP15169686A JPS639231A JP S639231 A JPS639231 A JP S639231A JP 61151696 A JP61151696 A JP 61151696A JP 15169686 A JP15169686 A JP 15169686A JP S639231 A JPS639231 A JP S639231A
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    • H03M1/66Digital/analogue converters
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  • Theoretical Computer Science (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、D/A変換方法に於いて、入力コードをその
ままD/A変換することはせずに、一旦、新たなコード
に変換し、その新たなコードは、上位二つのメジャー・
キャリーの入力コード変化に対して最下位桁のみが変化
するようなコードであるようにするごとに依り、微分非
直線性誤差を最小にすることを可能にしたものである。
〔産業上の利用分野〕
本発明は、D、/A変換器に入力されるコードから成る
アルゴリズムにしたがって新しいコードを作成してD/
A変換を行う方法に関する。
〔従来の技術〕
従来、D/、A変換を行う場合、D<、A変換器に入力
されたコードをそのまま変換するようにしている。
即ち、  。
外部からの入力コードd、 =0. 1  (j、−0
〜m)j、=Oが最上位桁(MSB) j−mが最下位桁(L S B) に対して、 内部コードa、=−1,0,1(i=l〜n)(尚、n
=m+11.a、=−do 、al=dt +1  (
i=2〜n)、j=i+1.j=1〜m)として、  
             。
j   01234567 i   123、 j  5. 6.、.7  、El
のように変換される内部コードal を使用している。
尚、ここで、do−1は負、do=oは正を表曾ている
。本明細書に於いては、特に断らない限り、2の補数コ
ードで表現するものとし、以下の記述に於いても同様で
ある。また、前記例示は8ビツト・コードの場合である
ことは云うまでもない。
〔発明が解決しようとする問題点〕
前記説明したようなコードa、を用い、D/A変換器に
入力されたコードをそのまま変換する場合、(ai )
 −一1と(at)−〇とでは、−1:1111111
1 (−128+64+32+16+8+4+2+1)o=
ooooooo。
となって、全ビットが反転し、最大の微分非直線性誤差
が発生することが多い。
即ち、D/A変換器に−1を表すコードである1111
1111が入力され、次に、それより1だけ大きい0を
表すコードであるoooooo。
Oが入力されたような場合、理論上からすれば、出力電
圧の差は最下位ビットの分のみが相違する筈である。然
しなから、実際には、D/A変換器の各ビットについて
誤差があり、従って、理論的な値からかなりずれたもの
となる。これを更に詳細に説明すると、前記したように
、2の補数コードを用い得るD/A変換器に於いては、
最左端のビットが1であれば、変換器内部では、それを
−1と解釈して内部各回路が動作するようになっていて
、その−1の値は、8ビットの場合、前記したように最
左端の桁が−128であり、それに続いて+64+32
・・・・+1となって、その全部を加えると=1となる
のであるが、D/A変換器を構成する内部素子には誤差
があるので、1゜2.4.8・・・・等と倍々の関係に
ある重みが狂ってしまい、それ等の誤差は、−1のコー
ドの場合、全桁が1である為、全部加算されてしまい、
その出力誤差、即ち、微分非直線性誤差は非常に大きな
ものとなる。
本発明は、各桁に対する内部コードal として+1.
O,−1を適用し得るD/A変換器を用い、入力コード
に極めて簡単な操作を施すことに依り、D/A変換を行
った場合の出力誤差の低減を図るものである。
〔問題点を解決するための手段〕
本発明では、外部からの入力コードd、をそのまま内部
コードa、で変換するのではなく、入力コードd、から
成るアルゴリズムにしたがって新しいコードを作成して
D/A変換を行うようにしている。例えば、0に対応す
る入力コードd、がooooooooであれば内部コー
ドa1は00oooooとなるように、また、−1に対
応する入力コードd、が11111111であれば内部
コードa1は000000 (−1)となるようにして
いる。即ち、入力がOから−1に或いは−1からOに変
化した際、最下位桁のみが0から(−1)に或いは(−
1)から0に変化するものである。
このようにする為、本発明に依るD/A変換方法では、
入力コードを1でSRT除算或いはそれと等しい結果が
得られる方法にてコード変換し、次いで、該コード変換
された新たなコードについてD/A変換を行うようにし
ている。
〔作用〕
前記手段を採ると、入力コードd、が変化した際、例え
ば8ビツトの最下位桁のみが変化するので、その最下位
桁には誤差が発生する可能性はあるものの、それ以外の
桁は変化しないから、誤差は全くなく、従って、微分非
直線性誤差は最小になる。
また、前記手段を採ると、7ビツトで−127〜127
を表現することができる。即ち、127は111111
1、−127は−11−1−1−1−1となる。因に、
従来技術では、127は01111111、−127は
10000001であり、8ビツトを必要とする。尚、
本発明に依った場合、7ビツトで−128を表現するこ
とはできないが、−127〜127を表現することがで
きれば実用上は十分である。
〔実施例〕
前記したように、本発明に於いては、入力コードをlで
SRT除算して得られるコードをD/A変換入力とする
ものである。
本発明を実施するD/A変換器としては、内部コードa
、=1.O,−1(i=l〜n  i=1がMSB、、
i−nがLSB)を用いることができるものであって、
そのような内部コードa、に対し、外部からV rGf
なる基準電圧を与えた際、V 0−Vret ・、<、
 2−’ ・a 4なる出力電圧(電流)を発生する回
路を備え、そして、外部からの入力コードd+ =O,
l  (i−〇〜n i−0がMSB、i=nがLSB
)で表現されたディジタル・コードを第1図に見られる
フロー・チャートに示すアルゴリズムにしたがって内部
コードai −−1,0,1(i=1〜n)で変換した
後、そのコードをD/A変換するものを必要とする。
第1図は本発明一実施例に於いてコード変換を行うアル
ゴリズムについて説明する為のフロー・チャートを表し
ている。
本発明に於けるコード変換の概略としては、外部から与
えられる入力コードd、をi=Q側、即ち、最上位桁側
から順にチェックし、そのチェックした結果にしたがっ
て、内部コードa、をやはり最上位桁から順に作ってゆ
くものである。
さて、第1図に於いて、コード変換はi=lからスター
トしてinnになると終了するものとしている。
先ず、i=1が入ってくると、dt=1或いはdt4+
=1で且つdt−+=0であるかどうかのチェックを行
う。これは、数値的には、入力コードd、として1,0
で表現された数が2より大きいかどうかをチェックする
ものであり、大きければ「はい」で、小さければ「いい
え」である。
次に、d8−0或いはdt++=0で且つdl−1=1
であるかどうかのチェックを行う。これは、数値的には
、前記と同様に人力コードd、として1.0で表現され
た数が−2より大きいか否かをチェックするものであり
、小さければ「はい」で、大きければ「いいえjである
このようなチェック結果にしたがって内部コードa、を
決定する。即ち、Zより大きくて「はい」の時はa□=
1、−2より小さくて「はい」の時はa、−−1である
前記両条件を満足しない場合には、a(−Qと決定する
前記のようにa、−1或いは−1と決定された場合には
、d、=d、、即ち、1と0を逆転させて新しいコード
の一つの桁を作るものである。
以上が1回の操作であって、これが終了すると一つ右の
桁に移って再び前記操作を行って、その桁を新コードに
変換し、以下、この操作をi>nとなるまで繰り返して
コードを完成させるものである。
第2図及び第3図は本発明を実施する場合に用いるD/
A変換回路の要部回路図であって、第2図はサンプリン
グ状態にある場合、第3図は出力状態にある場合をそれ
ぞれ表している。
図に於いて、OPは演算増幅器、CO,CI。
C2は略等しい容量を有するコンデンサ、Sl。
S2.、S3.S、Zはスイッチ、INは入力端、0T
は出力端、refは基準電圧入力端、VINは入力電圧
、V OTは出力電圧、V r−ifは基準電圧、1及
び2はスイッチS1の接点、3及び4はスイッチS2の
接点、R及びGはスイッチS3の接点をそれぞれ示して
いる。
このD/A変換回路に於いては、第2図に見られるサン
プリング状態で入力端INから入力電圧VINを取り込
み、第3図に見られる出力状態で出力端OTから出力電
圧VOTを送出するものであり、これ等の制御は前記の
ようにして得られた内部コードai =l、o、−1を
制御入力として与えることで実行される。尚、各図では
スイッチS3が接点R及びGの何れにもコンタクトして
いないが、第2図、即ち、サンプリング状態に於いては
、内部コードa、=1のとき接点Rが閉成され、そして
、内部コードar −0或いは−1のとき接点Gが閉成
され、また、第3図、即ち、出力状態に於いては、内部
コードa(=1或いは0で接点Gが閉成され、そして、
内部コードa、−一1で接点Rが閉成されるものとする
その結果、出力端○Tからは、 VOT=% (V I N 十ai  HVret )
  ・・・・filなる式で表される出力電圧VOTを
取り出すことができる。尚、第2図及び第3図に見られ
るD/A変換回路の動作に関する詳細は本発明者の発明
に係わる特願昭60−192038号を参照されると良
い。
第4図は本発明を実施する場合に使用されるD/A変換
器を説明する為の要部ブロック図を表すもので、第2図
及び第3図に於いて用いた記号と同記号は同部分を表す
か或いは同じ意味を持つものとする。
図に於いて、CVは第2図及び第3図について説明した
D/A変換回路、S/Hはサンプル・ホールド回路、C
Tは第2図及び第3図について説明したスイッチS3を
制御する為の制御回路、S4はスイッチ、G及びLはス
イッチS4の接点をそれぞれ示している。尚、制御回路
CTは内部コードである入力ディジタル・コードa、の
如何に依ってスイッチS3の接点R或いはGの何れかを
閉成するように制御する為のものであり、人力ディジタ
ル・コードa、と接点R或いはGとの対応関係は第2図
及び第3図に関して説明した通りである。
第5図は第4図に見られるD/A変換器に於ける要所の
動作状態を説明する為のタイミング・チャートを表し、
第4図に於いて用いた記号と同記号は同部分を表すか或
いは同じ意味を持つものとする。
図に於いて、S4は第4図に見られるスイッチS4の接
点G及びLの閉成状態を、CVは第4図に見られるD/
A変換回路CVがサンプリング状態SMPにあるのか或
いは出力状態OUTにあるのかを、S/Hはサンプル・
ホールド回路S/Hがサンプリング状Bsにあるのか或
いはホールド状111Hにあるのかをそれぞれ示し、ま
た、all。
an−11a、、−2・・・・a、は入力コードを示し
ていることは勿論である。
第4図に見られるD/A変換器に於いて、入力ディジタ
ル・コードai  (i=I〜n)をその下位桁(i=
n側)から順に制御回路CTに入力するとnサイクル後
に弐(11で表される出力電圧VOTが得られるもので
ある。
前記した構成の外、第4図に見られるD/A変換器に於
いて、サンプル・ホールド回路S−/’Hの代わりに、
もう一つのD/A変換回路C■を配置したり、或いは、
それをn個並設する構成にすることもでき、そのような
構成にすると、D/A変換を更に高速化することができ
る。
第6図はコード変換回路を説明する為の要部論理回路図
を表している。
図に於いて、LI、MI、Hlは入力端端子、PO,N
O,Qは出力側端子をそれぞれ示している。
この回路に於いて、 PO=NO=Oでa、−〇 PO−1及びN0=Oでa、−1 po=o及びN0=1でa、’=’−1なる各a、が得
られる。
実際のコード変換を行うには、第6図に見られるコード
変換回路をビット数に応じて並設して用いる。
第7図は第6図に見られるコード変換回路をビット数に
対応して配置したコード変換回路を説明する為の要部ブ
ロック図を表し、第6図に於いて用いた記号と同記号は
同部分を示すか或いは同じ意味を持つものとする。
図では一つのブロックが第6図に見られるコード変換回
路を表し、do’−d、は外部からの入力コード、a1
〜a0は変換された内部コードをそれぞれ示している。
第7図に見られるコード変換回路の出力である内部コー
ドa、は第4図に見られる制御回路CTに於いてa、、
→a1と順に切り替えられて送出され、□その出力に依
ってスイッチS3が制御されてD/A変換が行われるも
のである。
この場合、スイッチS3に対しては、サンプリング状態
でコード変換回路に於ける出力側端子POの出力が印加
され、また、出力状態でコード変換回路に於ける出力側
端子Noの出力が印加されるようになっていて、それ等
出力が1のときにはスイッチS3の接点Rが閉成され、
そして、出力が0のときにはスイッチS3の接点Gが閉
成されるものである。
前記説明した内部コードai、コード変換回路の出力側
端子PO及びNoに於ける出力、スイッチS3に於ける
接点の閉成状況、D/A変換器の出力電圧VOT等の関
係を表にすると次の通りである。
次に、D/A変換を行う場合の具体例を説明するが、そ
れに先立ち、入力コードd、を内部コードa、に変換し
ておくことは云うまでもない。
即ち、例えば、 a、 −11001010(=−54)を =  (−1)  01  (−1)  1  (−1
)  O(−−54)に変換しておき、この新たなコー
ドについてD/A変換を行うものとする。尚、次の説明
では、式を簡単にする為、基準電圧V refをVRと
表示しである。
D/A変換を各桁毎に説明すると、 ステップ1 (最下位桁) VOT=!4 (0+0 ・VR) −〇    ・=
−atステップ2 VOT=% (0+ (1)  ・VR)= −VR/
2−−−−−− a  6 ステップ3 VOT=z(%VR+1 ・VR)=!4VR−−響・
暑・・會 a5 ステップ4 VOT=% (V4VR+(−1)  ・VR)=−3
/8  ・ VR・・・・・・a4ステップ5 VOT=% ((3/8 ・VR)+1 ・VR)−5
/16・VR・・・・・・a3 ステップ6 V OT = ’A (5/ l 6 ・V R+O・
V R)−5/ 32 ・VR・−−−−・a2ステッ
プ7(最上位桁) VOT=% (5/32 ・VR十(1)  ・VR)
−−27/64・VR m−54/128・VR・・・・・・alとなり、期待
通りの変換がなされたことが判る。
〔発明の効果〕
本発明に依るD/A変換方法に於いては、入力コードを
そのままD/A変換することはせずに、例えば1のSR
T除算、或いは、それに相当する方法でコード変換を行
って、そのコード変換された新たなコードについてD/
A変換を行うようにしている。
このような構成を採ることに依り、少なくとも上位二つ
のメジャー・キャリーの入力コード変化に対して、最下
位桁以外の桁は変化せず、従って、最下位桁には誤差が
発生ずる可能性はあるものの、それ以外の桁には誤差が
全くなく、従って、微分非直線性誤差を最小にすること
ができ、しかも、例えば、−127〜127を表現する
のには7ビツトで済み、従来技術に依る場合に比較して
1ビツト少なくすることができる。尚、理論的説明は未
だ完成していないが、16ビツト程度までのコードであ
れば、相隣る入力コードに対しては内部コードが最大二
指しか異ならないことが確認されている。
【図面の簡単な説明】
第1図は本発明一実施例に於いてコード変換を行うアル
ゴリズムについて説明する為のフロー・チャート、第2
図及び第3図は本発明を実施する場合に用いるD/A変
換回路の要部回路図、第4図は本発明を実施する場合に
用いるD/A変換器の要部ブロック図、第5図はD/A
変換器の動作を説明する為のタイミング・チャート、第
6図はコード変換回路の要部論理回路図、第7図はコー
ド変換回路の要部ブロック図をそれぞれ表している。 図に於いて、OPは演算増幅器、co、ci。 C2は略等しい容量を有するコンデンサ、St。 S2,33.SZはスイッチ、INは入力端、OTは出
力端、refは基準電圧入力端、V、INは入力電圧、
VOTは出力電圧、V rafは基準電圧、■及び2は
スイッチS1の接点、3及び4はスイッチS2の接点、
R及びGはスイッチS3の接点、d、は外部人力コード
、alは内部コード、CVはD/A変換回路、S/Hは
サンプル・ホールド回路、CTは制御回路をそれぞれ示
している。 特許出願人   冨士通株式会社 代理人弁理士  相 谷 昭 司 代理人弁理士  渡 邊 弘 − D/A変換回路の要部回路図 哨2図 D/A変換回路の要部回路図 第3図 D/A変換器の要部ブロック図 給4図 D/A変換器の動作を説明すう為のタイミング・チャー
ト第5図

Claims (1)

  1. 【特許請求の範囲】 入力コードを1でSRT除算或いはそれと等しい結果が
    得られる方法にてコード変換し、 次いで、該コード変換された新たなコードについてD/
    A変換を行うこと を特徴とするD/A変換方法。
JP61151696A 1986-06-30 1986-06-30 D/a変換方法 Granted JPS639231A (ja)

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Application Number Priority Date Filing Date Title
JP61151696A JPS639231A (ja) 1986-06-30 1986-06-30 D/a変換方法
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EP87305770A EP0251758B1 (en) 1986-06-30 1987-06-30 Digital-to-analog conversion system
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