JPS639231A - Ｄ／ａ変換方法 - Google Patents
Ｄ／ａ変換方法Info
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- JPS639231A JPS639231A JP61151696A JP15169686A JPS639231A JP S639231 A JPS639231 A JP S639231A JP 61151696 A JP61151696 A JP 61151696A JP 15169686 A JP15169686 A JP 15169686A JP S639231 A JPS639231 A JP S639231A
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- 230000004069 differentiation Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/02—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word
- H03M7/06—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word the radix thereof being a positive integer different from two
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
- H03M1/069—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy by range overlap between successive stages or steps
- H03M1/0695—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy by range overlap between successive stages or steps using less than the maximum number of output states per stage or step, e.g. 1.5 per stage or less than 1.5 bit per stage type
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/16—Conversion to or from representation by pulses the pulses having three levels
- H03M5/18—Conversion to or from representation by pulses the pulses having three levels two levels being symmetrical with respect to the third level, i.e. balanced bipolar ternary code
-
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/667—Recirculation type
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、Ｄ／Ａ変換方法に於いて、入力コードをその
ままＤ／Ａ変換することはせずに、一旦、新たなコード
に変換し、その新たなコードは、上位二つのメジャー・
キャリーの入力コード変化に対して最下位桁のみが変化
するようなコードであるようにするごとに依り、微分非
直線性誤差を最小にすることを可能にしたものである。
ままＤ／Ａ変換することはせずに、一旦、新たなコード
に変換し、その新たなコードは、上位二つのメジャー・
キャリーの入力コード変化に対して最下位桁のみが変化
するようなコードであるようにするごとに依り、微分非
直線性誤差を最小にすることを可能にしたものである。
本発明は、Ｄ、／Ａ変換器に入力されるコードから成る
アルゴリズムにしたがって新しいコードを作成してＤ／
Ａ変換を行う方法に関する。
アルゴリズムにしたがって新しいコードを作成してＤ／
Ａ変換を行う方法に関する。
従来、Ｄ／、Ａ変換を行う場合、Ｄ＜、Ａ変換器に入力
されたコードをそのまま変換するようにしている。
されたコードをそのまま変換するようにしている。
即ち、 。
外部からの入力コードｄ、 ＝０． １ （ｊ、−０
〜ｍ）ｊ、＝Ｏが最上位桁（ＭＳＢ） ｊ−ｍが最下位桁（Ｌ Ｓ Ｂ） に対して、 内部コードａ、＝−１，０，１（ｉ＝ｌ〜ｎ）（尚、ｎ
＝ｍ＋１１．ａ、＝−ｄｏ 、ａｌ＝ｄｔ ＋１ （
ｉ＝２〜ｎ）、ｊ＝ｉ＋１．ｊ＝１〜ｍ）として、
。
〜ｍ）ｊ、＝Ｏが最上位桁（ＭＳＢ） ｊ−ｍが最下位桁（Ｌ Ｓ Ｂ） に対して、 内部コードａ、＝−１，０，１（ｉ＝ｌ〜ｎ）（尚、ｎ
＝ｍ＋１１．ａ、＝−ｄｏ 、ａｌ＝ｄｔ ＋１ （
ｉ＝２〜ｎ）、ｊ＝ｉ＋１．ｊ＝１〜ｍ）として、
。
ｊ ０１２３４５６７
ｉ １２３、 ｊ ５． ６．、．７ 、Ｅｌ
のように変換される内部コードａｌ を使用している。
のように変換される内部コードａｌ を使用している。
尚、ここで、ｄｏ−１は負、ｄｏ＝ｏは正を表曾ている
。本明細書に於いては、特に断らない限り、２の補数コ
ードで表現するものとし、以下の記述に於いても同様で
ある。また、前記例示は８ビツト・コードの場合である
ことは云うまでもない。
。本明細書に於いては、特に断らない限り、２の補数コ
ードで表現するものとし、以下の記述に於いても同様で
ある。また、前記例示は８ビツト・コードの場合である
ことは云うまでもない。
前記説明したようなコードａ、を用い、Ｄ／Ａ変換器に
入力されたコードをそのまま変換する場合、（ａｉ ）
−一１と（ａｔ）−〇とでは、−１：１１１１１１１
１ （−１２８＋６４＋３２＋１６＋８＋４＋２＋１）ｏ＝
ｏｏｏｏｏｏｏ。
入力されたコードをそのまま変換する場合、（ａｉ ）
−一１と（ａｔ）−〇とでは、−１：１１１１１１１
１ （−１２８＋６４＋３２＋１６＋８＋４＋２＋１）ｏ＝
ｏｏｏｏｏｏｏ。
となって、全ビットが反転し、最大の微分非直線性誤差
が発生することが多い。
が発生することが多い。
即ち、Ｄ／Ａ変換器に−１を表すコードである１１１１
１１１１が入力され、次に、それより１だけ大きい０を
表すコードであるｏｏｏｏｏｏ。
１１１１が入力され、次に、それより１だけ大きい０を
表すコードであるｏｏｏｏｏｏ。
Ｏが入力されたような場合、理論上からすれば、出力電
圧の差は最下位ビットの分のみが相違する筈である。然
しなから、実際には、Ｄ／Ａ変換器の各ビットについて
誤差があり、従って、理論的な値からかなりずれたもの
となる。これを更に詳細に説明すると、前記したように
、２の補数コードを用い得るＤ／Ａ変換器に於いては、
最左端のビットが１であれば、変換器内部では、それを
−１と解釈して内部各回路が動作するようになっていて
、その−１の値は、８ビットの場合、前記したように最
左端の桁が−１２８であり、それに続いて＋６４＋３２
・・・・＋１となって、その全部を加えると＝１となる
のであるが、Ｄ／Ａ変換器を構成する内部素子には誤差
があるので、１゜２．４．８・・・・等と倍々の関係に
ある重みが狂ってしまい、それ等の誤差は、−１のコー
ドの場合、全桁が１である為、全部加算されてしまい、
その出力誤差、即ち、微分非直線性誤差は非常に大きな
ものとなる。
圧の差は最下位ビットの分のみが相違する筈である。然
しなから、実際には、Ｄ／Ａ変換器の各ビットについて
誤差があり、従って、理論的な値からかなりずれたもの
となる。これを更に詳細に説明すると、前記したように
、２の補数コードを用い得るＤ／Ａ変換器に於いては、
最左端のビットが１であれば、変換器内部では、それを
−１と解釈して内部各回路が動作するようになっていて
、その−１の値は、８ビットの場合、前記したように最
左端の桁が−１２８であり、それに続いて＋６４＋３２
・・・・＋１となって、その全部を加えると＝１となる
のであるが、Ｄ／Ａ変換器を構成する内部素子には誤差
があるので、１゜２．４．８・・・・等と倍々の関係に
ある重みが狂ってしまい、それ等の誤差は、−１のコー
ドの場合、全桁が１である為、全部加算されてしまい、
その出力誤差、即ち、微分非直線性誤差は非常に大きな
ものとなる。
本発明は、各桁に対する内部コードａｌ として＋１．
Ｏ，−１を適用し得るＤ／Ａ変換器を用い、入力コード
に極めて簡単な操作を施すことに依り、Ｄ／Ａ変換を行
った場合の出力誤差の低減を図るものである。
Ｏ，−１を適用し得るＤ／Ａ変換器を用い、入力コード
に極めて簡単な操作を施すことに依り、Ｄ／Ａ変換を行
った場合の出力誤差の低減を図るものである。
本発明では、外部からの入力コードｄ、をそのまま内部
コードａ、で変換するのではなく、入力コードｄ、から
成るアルゴリズムにしたがって新しいコードを作成して
Ｄ／Ａ変換を行うようにしている。例えば、０に対応す
る入力コードｄ、がｏｏｏｏｏｏｏｏであれば内部コー
ドａ１は００ｏｏｏｏｏとなるように、また、−１に対
応する入力コードｄ、が１１１１１１１１であれば内部
コードａ１は００００００ （−１）となるようにして
いる。即ち、入力がＯから−１に或いは−１からＯに変
化した際、最下位桁のみが０から（−１）に或いは（−
１）から０に変化するものである。
コードａ、で変換するのではなく、入力コードｄ、から
成るアルゴリズムにしたがって新しいコードを作成して
Ｄ／Ａ変換を行うようにしている。例えば、０に対応す
る入力コードｄ、がｏｏｏｏｏｏｏｏであれば内部コー
ドａ１は００ｏｏｏｏｏとなるように、また、−１に対
応する入力コードｄ、が１１１１１１１１であれば内部
コードａ１は００００００ （−１）となるようにして
いる。即ち、入力がＯから−１に或いは−１からＯに変
化した際、最下位桁のみが０から（−１）に或いは（−
１）から０に変化するものである。
このようにする為、本発明に依るＤ／Ａ変換方法では、
入力コードを１でＳＲＴ除算或いはそれと等しい結果が
得られる方法にてコード変換し、次いで、該コード変換
された新たなコードについてＤ／Ａ変換を行うようにし
ている。
入力コードを１でＳＲＴ除算或いはそれと等しい結果が
得られる方法にてコード変換し、次いで、該コード変換
された新たなコードについてＤ／Ａ変換を行うようにし
ている。
前記手段を採ると、入力コードｄ、が変化した際、例え
ば８ビツトの最下位桁のみが変化するので、その最下位
桁には誤差が発生する可能性はあるものの、それ以外の
桁は変化しないから、誤差は全くなく、従って、微分非
直線性誤差は最小になる。
ば８ビツトの最下位桁のみが変化するので、その最下位
桁には誤差が発生する可能性はあるものの、それ以外の
桁は変化しないから、誤差は全くなく、従って、微分非
直線性誤差は最小になる。
また、前記手段を採ると、７ビツトで−１２７〜１２７
を表現することができる。即ち、１２７は１１１１１１
１、−１２７は−１１−１−１−１−１となる。因に、
従来技術では、１２７は０１１１１１１１、−１２７は
１００００００１であり、８ビツトを必要とする。尚、
本発明に依った場合、７ビツトで−１２８を表現するこ
とはできないが、−１２７〜１２７を表現することがで
きれば実用上は十分である。
を表現することができる。即ち、１２７は１１１１１１
１、−１２７は−１１−１−１−１−１となる。因に、
従来技術では、１２７は０１１１１１１１、−１２７は
１００００００１であり、８ビツトを必要とする。尚、
本発明に依った場合、７ビツトで−１２８を表現するこ
とはできないが、−１２７〜１２７を表現することがで
きれば実用上は十分である。
前記したように、本発明に於いては、入力コードをｌで
ＳＲＴ除算して得られるコードをＤ／Ａ変換入力とする
ものである。
ＳＲＴ除算して得られるコードをＤ／Ａ変換入力とする
ものである。
本発明を実施するＤ／Ａ変換器としては、内部コードａ
、＝１．Ｏ，−１（ｉ＝ｌ〜ｎ ｉ＝１がＭＳＢ、、
ｉ−ｎがＬＳＢ）を用いることができるものであって、
そのような内部コードａ、に対し、外部からＶ ｒＧｆ
なる基準電圧を与えた際、Ｖ ０−Ｖｒｅｔ ・、＜、
２−’ ・ａ ４なる出力電圧（電流）を発生する回
路を備え、そして、外部からの入力コードｄ＋ ＝Ｏ，
ｌ （ｉ−〇〜ｎ ｉ−０がＭＳＢ、ｉ＝ｎがＬＳＢ
）で表現されたディジタル・コードを第１図に見られる
フロー・チャートに示すアルゴリズムにしたがって内部
コードａｉ −−１，０，１（ｉ＝１〜ｎ）で変換した
後、そのコードをＤ／Ａ変換するものを必要とする。
、＝１．Ｏ，−１（ｉ＝ｌ〜ｎ ｉ＝１がＭＳＢ、、
ｉ−ｎがＬＳＢ）を用いることができるものであって、
そのような内部コードａ、に対し、外部からＶ ｒＧｆ
なる基準電圧を与えた際、Ｖ ０−Ｖｒｅｔ ・、＜、
２−’ ・ａ ４なる出力電圧（電流）を発生する回
路を備え、そして、外部からの入力コードｄ＋ ＝Ｏ，
ｌ （ｉ−〇〜ｎ ｉ−０がＭＳＢ、ｉ＝ｎがＬＳＢ
）で表現されたディジタル・コードを第１図に見られる
フロー・チャートに示すアルゴリズムにしたがって内部
コードａｉ −−１，０，１（ｉ＝１〜ｎ）で変換した
後、そのコードをＤ／Ａ変換するものを必要とする。
第１図は本発明一実施例に於いてコード変換を行うアル
ゴリズムについて説明する為のフロー・チャートを表し
ている。
ゴリズムについて説明する為のフロー・チャートを表し
ている。
本発明に於けるコード変換の概略としては、外部から与
えられる入力コードｄ、をｉ＝Ｑ側、即ち、最上位桁側
から順にチェックし、そのチェックした結果にしたがっ
て、内部コードａ、をやはり最上位桁から順に作ってゆ
くものである。
えられる入力コードｄ、をｉ＝Ｑ側、即ち、最上位桁側
から順にチェックし、そのチェックした結果にしたがっ
て、内部コードａ、をやはり最上位桁から順に作ってゆ
くものである。
さて、第１図に於いて、コード変換はｉ＝ｌからスター
トしてｉｎｎになると終了するものとしている。
トしてｉｎｎになると終了するものとしている。
先ず、ｉ＝１が入ってくると、ｄｔ＝１或いはｄｔ４＋
＝１で且つｄｔ−＋＝０であるかどうかのチェックを行
う。これは、数値的には、入力コードｄ、として１，０
で表現された数が２より大きいかどうかをチェックする
ものであり、大きければ「はい」で、小さければ「いい
え」である。
＝１で且つｄｔ−＋＝０であるかどうかのチェックを行
う。これは、数値的には、入力コードｄ、として１，０
で表現された数が２より大きいかどうかをチェックする
ものであり、大きければ「はい」で、小さければ「いい
え」である。
次に、ｄ８−０或いはｄｔ＋＋＝０で且つｄｌ−１＝１
であるかどうかのチェックを行う。これは、数値的には
、前記と同様に人力コードｄ、として１．０で表現され
た数が−２より大きいか否かをチェックするものであり
、小さければ「はい」で、大きければ「いいえｊである
。
であるかどうかのチェックを行う。これは、数値的には
、前記と同様に人力コードｄ、として１．０で表現され
た数が−２より大きいか否かをチェックするものであり
、小さければ「はい」で、大きければ「いいえｊである
。
このようなチェック結果にしたがって内部コードａ、を
決定する。即ち、Ｚより大きくて「はい」の時はａ□＝
１、−２より小さくて「はい」の時はａ、−−１である
。
決定する。即ち、Ｚより大きくて「はい」の時はａ□＝
１、−２より小さくて「はい」の時はａ、−−１である
。
前記両条件を満足しない場合には、ａ（−Ｑと決定する
。
。
前記のようにａ、−１或いは−１と決定された場合には
、ｄ、＝ｄ、、即ち、１と０を逆転させて新しいコード
の一つの桁を作るものである。
、ｄ、＝ｄ、、即ち、１と０を逆転させて新しいコード
の一つの桁を作るものである。
以上が１回の操作であって、これが終了すると一つ右の
桁に移って再び前記操作を行って、その桁を新コードに
変換し、以下、この操作をｉ＞ｎとなるまで繰り返して
コードを完成させるものである。
桁に移って再び前記操作を行って、その桁を新コードに
変換し、以下、この操作をｉ＞ｎとなるまで繰り返して
コードを完成させるものである。
第２図及び第３図は本発明を実施する場合に用いるＤ／
Ａ変換回路の要部回路図であって、第２図はサンプリン
グ状態にある場合、第３図は出力状態にある場合をそれ
ぞれ表している。
Ａ変換回路の要部回路図であって、第２図はサンプリン
グ状態にある場合、第３図は出力状態にある場合をそれ
ぞれ表している。
図に於いて、ＯＰは演算増幅器、ＣＯ，ＣＩ。
Ｃ２は略等しい容量を有するコンデンサ、Ｓｌ。
Ｓ２．、Ｓ３．Ｓ、Ｚはスイッチ、ＩＮは入力端、０Ｔ
は出力端、ｒｅｆは基準電圧入力端、ＶＩＮは入力電圧
、Ｖ ＯＴは出力電圧、Ｖ ｒ−ｉｆは基準電圧、１及
び２はスイッチＳ１の接点、３及び４はスイッチＳ２の
接点、Ｒ及びＧはスイッチＳ３の接点をそれぞれ示して
いる。
は出力端、ｒｅｆは基準電圧入力端、ＶＩＮは入力電圧
、Ｖ ＯＴは出力電圧、Ｖ ｒ−ｉｆは基準電圧、１及
び２はスイッチＳ１の接点、３及び４はスイッチＳ２の
接点、Ｒ及びＧはスイッチＳ３の接点をそれぞれ示して
いる。
このＤ／Ａ変換回路に於いては、第２図に見られるサン
プリング状態で入力端ＩＮから入力電圧ＶＩＮを取り込
み、第３図に見られる出力状態で出力端ＯＴから出力電
圧ＶＯＴを送出するものであり、これ等の制御は前記の
ようにして得られた内部コードａｉ ＝ｌ、ｏ、−１を
制御入力として与えることで実行される。尚、各図では
スイッチＳ３が接点Ｒ及びＧの何れにもコンタクトして
いないが、第２図、即ち、サンプリング状態に於いては
、内部コードａ、＝１のとき接点Ｒが閉成され、そして
、内部コードａｒ −０或いは−１のとき接点Ｇが閉成
され、また、第３図、即ち、出力状態に於いては、内部
コードａ（＝１或いは０で接点Ｇが閉成され、そして、
内部コードａ、−一１で接点Ｒが閉成されるものとする
。
プリング状態で入力端ＩＮから入力電圧ＶＩＮを取り込
み、第３図に見られる出力状態で出力端ＯＴから出力電
圧ＶＯＴを送出するものであり、これ等の制御は前記の
ようにして得られた内部コードａｉ ＝ｌ、ｏ、−１を
制御入力として与えることで実行される。尚、各図では
スイッチＳ３が接点Ｒ及びＧの何れにもコンタクトして
いないが、第２図、即ち、サンプリング状態に於いては
、内部コードａ、＝１のとき接点Ｒが閉成され、そして
、内部コードａｒ −０或いは−１のとき接点Ｇが閉成
され、また、第３図、即ち、出力状態に於いては、内部
コードａ（＝１或いは０で接点Ｇが閉成され、そして、
内部コードａ、−一１で接点Ｒが閉成されるものとする
。
その結果、出力端○Ｔからは、
ＶＯＴ＝％ （Ｖ Ｉ Ｎ 十ａｉ ＨＶｒｅｔ ）
・・・・ｆｉｌなる式で表される出力電圧ＶＯＴを
取り出すことができる。尚、第２図及び第３図に見られ
るＤ／Ａ変換回路の動作に関する詳細は本発明者の発明
に係わる特願昭６０−１９２０３８号を参照されると良
い。
・・・・ｆｉｌなる式で表される出力電圧ＶＯＴを
取り出すことができる。尚、第２図及び第３図に見られ
るＤ／Ａ変換回路の動作に関する詳細は本発明者の発明
に係わる特願昭６０−１９２０３８号を参照されると良
い。
第４図は本発明を実施する場合に使用されるＤ／Ａ変換
器を説明する為の要部ブロック図を表すもので、第２図
及び第３図に於いて用いた記号と同記号は同部分を表す
か或いは同じ意味を持つものとする。
器を説明する為の要部ブロック図を表すもので、第２図
及び第３図に於いて用いた記号と同記号は同部分を表す
か或いは同じ意味を持つものとする。
図に於いて、ＣＶは第２図及び第３図について説明した
Ｄ／Ａ変換回路、Ｓ／Ｈはサンプル・ホールド回路、Ｃ
Ｔは第２図及び第３図について説明したスイッチＳ３を
制御する為の制御回路、Ｓ４はスイッチ、Ｇ及びＬはス
イッチＳ４の接点をそれぞれ示している。尚、制御回路
ＣＴは内部コードである入力ディジタル・コードａ、の
如何に依ってスイッチＳ３の接点Ｒ或いはＧの何れかを
閉成するように制御する為のものであり、人力ディジタ
ル・コードａ、と接点Ｒ或いはＧとの対応関係は第２図
及び第３図に関して説明した通りである。
Ｄ／Ａ変換回路、Ｓ／Ｈはサンプル・ホールド回路、Ｃ
Ｔは第２図及び第３図について説明したスイッチＳ３を
制御する為の制御回路、Ｓ４はスイッチ、Ｇ及びＬはス
イッチＳ４の接点をそれぞれ示している。尚、制御回路
ＣＴは内部コードである入力ディジタル・コードａ、の
如何に依ってスイッチＳ３の接点Ｒ或いはＧの何れかを
閉成するように制御する為のものであり、人力ディジタ
ル・コードａ、と接点Ｒ或いはＧとの対応関係は第２図
及び第３図に関して説明した通りである。
第５図は第４図に見られるＤ／Ａ変換器に於ける要所の
動作状態を説明する為のタイミング・チャートを表し、
第４図に於いて用いた記号と同記号は同部分を表すか或
いは同じ意味を持つものとする。
動作状態を説明する為のタイミング・チャートを表し、
第４図に於いて用いた記号と同記号は同部分を表すか或
いは同じ意味を持つものとする。
図に於いて、Ｓ４は第４図に見られるスイッチＳ４の接
点Ｇ及びＬの閉成状態を、ＣＶは第４図に見られるＤ／
Ａ変換回路ＣＶがサンプリング状態ＳＭＰにあるのか或
いは出力状態ＯＵＴにあるのかを、Ｓ／Ｈはサンプル・
ホールド回路Ｓ／Ｈがサンプリング状Ｂｓにあるのか或
いはホールド状１１１Ｈにあるのかをそれぞれ示し、ま
た、ａｌｌ。
点Ｇ及びＬの閉成状態を、ＣＶは第４図に見られるＤ／
Ａ変換回路ＣＶがサンプリング状態ＳＭＰにあるのか或
いは出力状態ＯＵＴにあるのかを、Ｓ／Ｈはサンプル・
ホールド回路Ｓ／Ｈがサンプリング状Ｂｓにあるのか或
いはホールド状１１１Ｈにあるのかをそれぞれ示し、ま
た、ａｌｌ。
ａｎ−１１ａ、、−２・・・・ａ、は入力コードを示し
ていることは勿論である。
ていることは勿論である。
第４図に見られるＤ／Ａ変換器に於いて、入力ディジタ
ル・コードａｉ （ｉ＝Ｉ〜ｎ）をその下位桁（ｉ＝
ｎ側）から順に制御回路ＣＴに入力するとｎサイクル後
に弐（１１で表される出力電圧ＶＯＴが得られるもので
ある。
ル・コードａｉ （ｉ＝Ｉ〜ｎ）をその下位桁（ｉ＝
ｎ側）から順に制御回路ＣＴに入力するとｎサイクル後
に弐（１１で表される出力電圧ＶＯＴが得られるもので
ある。
前記した構成の外、第４図に見られるＤ／Ａ変換器に於
いて、サンプル・ホールド回路Ｓ−／’Ｈの代わりに、
もう一つのＤ／Ａ変換回路Ｃ■を配置したり、或いは、
それをｎ個並設する構成にすることもでき、そのような
構成にすると、Ｄ／Ａ変換を更に高速化することができ
る。
いて、サンプル・ホールド回路Ｓ−／’Ｈの代わりに、
もう一つのＤ／Ａ変換回路Ｃ■を配置したり、或いは、
それをｎ個並設する構成にすることもでき、そのような
構成にすると、Ｄ／Ａ変換を更に高速化することができ
る。
第６図はコード変換回路を説明する為の要部論理回路図
を表している。
を表している。
図に於いて、ＬＩ、ＭＩ、Ｈｌは入力端端子、ＰＯ，Ｎ
Ｏ，Ｑは出力側端子をそれぞれ示している。
Ｏ，Ｑは出力側端子をそれぞれ示している。
この回路に於いて、
ＰＯ＝ＮＯ＝Ｏでａ、−〇
ＰＯ−１及びＮ０＝Ｏでａ、−１
ｐｏ＝ｏ及びＮ０＝１でａ、’＝’−１なる各ａ、が得
られる。
られる。
実際のコード変換を行うには、第６図に見られるコード
変換回路をビット数に応じて並設して用いる。
変換回路をビット数に応じて並設して用いる。
第７図は第６図に見られるコード変換回路をビット数に
対応して配置したコード変換回路を説明する為の要部ブ
ロック図を表し、第６図に於いて用いた記号と同記号は
同部分を示すか或いは同じ意味を持つものとする。
対応して配置したコード変換回路を説明する為の要部ブ
ロック図を表し、第６図に於いて用いた記号と同記号は
同部分を示すか或いは同じ意味を持つものとする。
図では一つのブロックが第６図に見られるコード変換回
路を表し、ｄｏ’−ｄ、は外部からの入力コード、ａ１
〜ａ０は変換された内部コードをそれぞれ示している。
路を表し、ｄｏ’−ｄ、は外部からの入力コード、ａ１
〜ａ０は変換された内部コードをそれぞれ示している。
第７図に見られるコード変換回路の出力である内部コー
ドａ、は第４図に見られる制御回路ＣＴに於いてａ、、
→ａ１と順に切り替えられて送出され、□その出力に依
ってスイッチＳ３が制御されてＤ／Ａ変換が行われるも
のである。
ドａ、は第４図に見られる制御回路ＣＴに於いてａ、、
→ａ１と順に切り替えられて送出され、□その出力に依
ってスイッチＳ３が制御されてＤ／Ａ変換が行われるも
のである。
この場合、スイッチＳ３に対しては、サンプリング状態
でコード変換回路に於ける出力側端子ＰＯの出力が印加
され、また、出力状態でコード変換回路に於ける出力側
端子Ｎｏの出力が印加されるようになっていて、それ等
出力が１のときにはスイッチＳ３の接点Ｒが閉成され、
そして、出力が０のときにはスイッチＳ３の接点Ｇが閉
成されるものである。
でコード変換回路に於ける出力側端子ＰＯの出力が印加
され、また、出力状態でコード変換回路に於ける出力側
端子Ｎｏの出力が印加されるようになっていて、それ等
出力が１のときにはスイッチＳ３の接点Ｒが閉成され、
そして、出力が０のときにはスイッチＳ３の接点Ｇが閉
成されるものである。
前記説明した内部コードａｉ、コード変換回路の出力側
端子ＰＯ及びＮｏに於ける出力、スイッチＳ３に於ける
接点の閉成状況、Ｄ／Ａ変換器の出力電圧ＶＯＴ等の関
係を表にすると次の通りである。
端子ＰＯ及びＮｏに於ける出力、スイッチＳ３に於ける
接点の閉成状況、Ｄ／Ａ変換器の出力電圧ＶＯＴ等の関
係を表にすると次の通りである。
次に、Ｄ／Ａ変換を行う場合の具体例を説明するが、そ
れに先立ち、入力コードｄ、を内部コードａ、に変換し
ておくことは云うまでもない。
れに先立ち、入力コードｄ、を内部コードａ、に変換し
ておくことは云うまでもない。
即ち、例えば、
ａ、 −１１００１０１０（＝−５４）を
＝ （−１） ０１ （−１） １ （−１
） Ｏ（−−５４）に変換しておき、この新たなコー
ドについてＤ／Ａ変換を行うものとする。尚、次の説明
では、式を簡単にする為、基準電圧Ｖ ｒｅｆをＶＲと
表示しである。
） Ｏ（−−５４）に変換しておき、この新たなコー
ドについてＤ／Ａ変換を行うものとする。尚、次の説明
では、式を簡単にする為、基準電圧Ｖ ｒｅｆをＶＲと
表示しである。
Ｄ／Ａ変換を各桁毎に説明すると、
ステップ１ （最下位桁）
ＶＯＴ＝！４ （０＋０ ・ＶＲ） −〇 ・＝
−ａｔステップ２ ＶＯＴ＝％ （０＋ （１） ・ＶＲ）＝ −ＶＲ／
２−−−−−− ａ ６ ステップ３ ＶＯＴ＝ｚ（％ＶＲ＋１ ・ＶＲ）＝！４ＶＲ−−響・
暑・・會 ａ５ ステップ４ ＶＯＴ＝％ （Ｖ４ＶＲ＋（−１） ・ＶＲ）＝−３
／８ ・ ＶＲ・・・・・・ａ４ステップ５ ＶＯＴ＝％ （（３／８ ・ＶＲ）＋１ ・ＶＲ）−５
／１６・ＶＲ・・・・・・ａ３ ステップ６ Ｖ ＯＴ ＝ ’Ａ （５／ ｌ ６ ・Ｖ Ｒ＋Ｏ・
Ｖ Ｒ）−５／ ３２ ・ＶＲ・−−−−・ａ２ステッ
プ７（最上位桁） ＶＯＴ＝％ （５／３２ ・ＶＲ十（１） ・ＶＲ）
−−２７／６４・ＶＲ ｍ−５４／１２８・ＶＲ・・・・・・ａｌとなり、期待
通りの変換がなされたことが判る。
−ａｔステップ２ ＶＯＴ＝％ （０＋ （１） ・ＶＲ）＝ −ＶＲ／
２−−−−−− ａ ６ ステップ３ ＶＯＴ＝ｚ（％ＶＲ＋１ ・ＶＲ）＝！４ＶＲ−−響・
暑・・會 ａ５ ステップ４ ＶＯＴ＝％ （Ｖ４ＶＲ＋（−１） ・ＶＲ）＝−３
／８ ・ ＶＲ・・・・・・ａ４ステップ５ ＶＯＴ＝％ （（３／８ ・ＶＲ）＋１ ・ＶＲ）−５
／１６・ＶＲ・・・・・・ａ３ ステップ６ Ｖ ＯＴ ＝ ’Ａ （５／ ｌ ６ ・Ｖ Ｒ＋Ｏ・
Ｖ Ｒ）−５／ ３２ ・ＶＲ・−−−−・ａ２ステッ
プ７（最上位桁） ＶＯＴ＝％ （５／３２ ・ＶＲ十（１） ・ＶＲ）
−−２７／６４・ＶＲ ｍ−５４／１２８・ＶＲ・・・・・・ａｌとなり、期待
通りの変換がなされたことが判る。
本発明に依るＤ／Ａ変換方法に於いては、入力コードを
そのままＤ／Ａ変換することはせずに、例えば１のＳＲ
Ｔ除算、或いは、それに相当する方法でコード変換を行
って、そのコード変換された新たなコードについてＤ／
Ａ変換を行うようにしている。
そのままＤ／Ａ変換することはせずに、例えば１のＳＲ
Ｔ除算、或いは、それに相当する方法でコード変換を行
って、そのコード変換された新たなコードについてＤ／
Ａ変換を行うようにしている。
このような構成を採ることに依り、少なくとも上位二つ
のメジャー・キャリーの入力コード変化に対して、最下
位桁以外の桁は変化せず、従って、最下位桁には誤差が
発生ずる可能性はあるものの、それ以外の桁には誤差が
全くなく、従って、微分非直線性誤差を最小にすること
ができ、しかも、例えば、−１２７〜１２７を表現する
のには７ビツトで済み、従来技術に依る場合に比較して
１ビツト少なくすることができる。尚、理論的説明は未
だ完成していないが、１６ビツト程度までのコードであ
れば、相隣る入力コードに対しては内部コードが最大二
指しか異ならないことが確認されている。
のメジャー・キャリーの入力コード変化に対して、最下
位桁以外の桁は変化せず、従って、最下位桁には誤差が
発生ずる可能性はあるものの、それ以外の桁には誤差が
全くなく、従って、微分非直線性誤差を最小にすること
ができ、しかも、例えば、−１２７〜１２７を表現する
のには７ビツトで済み、従来技術に依る場合に比較して
１ビツト少なくすることができる。尚、理論的説明は未
だ完成していないが、１６ビツト程度までのコードであ
れば、相隣る入力コードに対しては内部コードが最大二
指しか異ならないことが確認されている。
第１図は本発明一実施例に於いてコード変換を行うアル
ゴリズムについて説明する為のフロー・チャート、第２
図及び第３図は本発明を実施する場合に用いるＤ／Ａ変
換回路の要部回路図、第４図は本発明を実施する場合に
用いるＤ／Ａ変換器の要部ブロック図、第５図はＤ／Ａ
変換器の動作を説明する為のタイミング・チャート、第
６図はコード変換回路の要部論理回路図、第７図はコー
ド変換回路の要部ブロック図をそれぞれ表している。 図に於いて、ＯＰは演算増幅器、ｃｏ、ｃｉ。 Ｃ２は略等しい容量を有するコンデンサ、Ｓｔ。 Ｓ２，３３．ＳＺはスイッチ、ＩＮは入力端、ＯＴは出
力端、ｒｅｆは基準電圧入力端、Ｖ、ＩＮは入力電圧、
ＶＯＴは出力電圧、Ｖ ｒａｆは基準電圧、■及び２は
スイッチＳ１の接点、３及び４はスイッチＳ２の接点、
Ｒ及びＧはスイッチＳ３の接点、ｄ、は外部人力コード
、ａｌは内部コード、ＣＶはＤ／Ａ変換回路、Ｓ／Ｈは
サンプル・ホールド回路、ＣＴは制御回路をそれぞれ示
している。 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − Ｄ／Ａ変換回路の要部回路図 哨２図 Ｄ／Ａ変換回路の要部回路図 第３図 Ｄ／Ａ変換器の要部ブロック図 給４図 Ｄ／Ａ変換器の動作を説明すう為のタイミング・チャー
ト第５図
ゴリズムについて説明する為のフロー・チャート、第２
図及び第３図は本発明を実施する場合に用いるＤ／Ａ変
換回路の要部回路図、第４図は本発明を実施する場合に
用いるＤ／Ａ変換器の要部ブロック図、第５図はＤ／Ａ
変換器の動作を説明する為のタイミング・チャート、第
６図はコード変換回路の要部論理回路図、第７図はコー
ド変換回路の要部ブロック図をそれぞれ表している。 図に於いて、ＯＰは演算増幅器、ｃｏ、ｃｉ。 Ｃ２は略等しい容量を有するコンデンサ、Ｓｔ。 Ｓ２，３３．ＳＺはスイッチ、ＩＮは入力端、ＯＴは出
力端、ｒｅｆは基準電圧入力端、Ｖ、ＩＮは入力電圧、
ＶＯＴは出力電圧、Ｖ ｒａｆは基準電圧、■及び２は
スイッチＳ１の接点、３及び４はスイッチＳ２の接点、
Ｒ及びＧはスイッチＳ３の接点、ｄ、は外部人力コード
、ａｌは内部コード、ＣＶはＤ／Ａ変換回路、Ｓ／Ｈは
サンプル・ホールド回路、ＣＴは制御回路をそれぞれ示
している。 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − Ｄ／Ａ変換回路の要部回路図 哨２図 Ｄ／Ａ変換回路の要部回路図 第３図 Ｄ／Ａ変換器の要部ブロック図 給４図 Ｄ／Ａ変換器の動作を説明すう為のタイミング・チャー
ト第５図
Claims (1)
- 【特許請求の範囲】 入力コードを１でＳＲＴ除算或いはそれと等しい結果が
得られる方法にてコード変換し、 次いで、該コード変換された新たなコードについてＤ／
Ａ変換を行うこと を特徴とするＤ／Ａ変換方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61151696A JPS639231A (ja) | 1986-06-30 | 1986-06-30 | Ｄ／ａ変換方法 |
| US07/067,048 US4763108A (en) | 1986-06-30 | 1987-06-29 | Digital-to-analog conversion system |
| EP87305770A EP0251758B1 (en) | 1986-06-30 | 1987-06-30 | Digital-to-analog conversion system |
| KR8706686A KR910003549B1 (en) | 1986-06-30 | 1987-06-30 | D/a conversion system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61151696A JPS639231A (ja) | 1986-06-30 | 1986-06-30 | Ｄ／ａ変換方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS639231A true JPS639231A (ja) | 1988-01-14 |
| JPH0462617B2 JPH0462617B2 (ja) | 1992-10-07 |
Family
ID=15524262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61151696A Granted JPS639231A (ja) | 1986-06-30 | 1986-06-30 | Ｄ／ａ変換方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4763108A (ja) |
| EP (1) | EP0251758B1 (ja) |
| JP (1) | JPS639231A (ja) |
| KR (1) | KR910003549B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0257878B1 (en) * | 1986-08-09 | 1994-06-15 | Fujitsu Limited | D/A converter |
| NL8700982A (nl) * | 1987-04-27 | 1988-11-16 | Philips Nv | Digitaal-analoog omzetter. |
| JP2751186B2 (ja) * | 1988-03-15 | 1998-05-18 | 日本電気株式会社 | ディジタル・アナログ変換回路 |
| FR2738426B1 (fr) * | 1995-08-29 | 1998-02-13 | Univ Neuchatel | Dispositif de traitement numerique d'un signal analogique devant etre restitue sous forme analogique |
| GB2437572B (en) * | 2006-04-28 | 2009-09-30 | Artimi Inc | Digital-to-analouge converters |
| US8032336B2 (en) | 2006-09-29 | 2011-10-04 | Netlogic Microsystems, Inc. | Distortion cancellation using adaptive linearization |
| US7688235B2 (en) * | 2006-09-29 | 2010-03-30 | Optichron, Inc. | Composite analog to digital receiver with adaptive self-linearization |
| US8041757B2 (en) | 2006-09-29 | 2011-10-18 | Netlogic Microsystems, Inc. | Low power and low complexity adaptive self-linearization |
| US8370113B2 (en) | 2006-09-29 | 2013-02-05 | Netlogic Microsystems, Inc. | Low-power and low-cost adaptive self-linearization system with fast convergence |
| JP2021141459A (ja) * | 2020-03-05 | 2021-09-16 | キオクシア株式会社 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57148421A (en) * | 1981-03-09 | 1982-09-13 | Canon Inc | Nonlinear digital-to-analog converter |
| JPS5834624A (ja) * | 1981-08-25 | 1983-03-01 | Toko Inc | Ｄ／ａ変換器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3251052A (en) * | 1963-05-15 | 1966-05-10 | Towson Lab Inc | Reversible analog to digital converter |
| GB2077536A (en) * | 1980-06-04 | 1981-12-16 | Robinson Alan Keith | Digital to analog converter |
| US4529965A (en) * | 1983-05-03 | 1985-07-16 | Racal Data Communications | Switched-capacitor circuit analog-to-digital converter |
| GB2152310A (en) * | 1983-12-30 | 1985-07-31 | Microskill Limited | Apparatus for effecting conversion between digital and analogue electrical signals |
| JPS6256022A (ja) * | 1985-09-02 | 1987-03-11 | Fujitsu Ltd | 電子回路 |
-
1986
- 1986-06-30 JP JP61151696A patent/JPS639231A/ja active Granted
-
1987
- 1987-06-29 US US07/067,048 patent/US4763108A/en not_active Expired - Lifetime
- 1987-06-30 KR KR8706686A patent/KR910003549B1/ko not_active IP Right Cessation
- 1987-06-30 EP EP87305770A patent/EP0251758B1/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57148421A (en) * | 1981-03-09 | 1982-09-13 | Canon Inc | Nonlinear digital-to-analog converter |
| JPS5834624A (ja) * | 1981-08-25 | 1983-03-01 | Toko Inc | Ｄ／ａ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0251758A3 (en) | 1990-08-29 |
| EP0251758B1 (en) | 1993-12-29 |
| US4763108A (en) | 1988-08-09 |
| EP0251758A2 (en) | 1988-01-07 |
| JPH0462617B2 (ja) | 1992-10-07 |
| KR910003549B1 (en) | 1991-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |