JPH0331285B2 - - Google Patents

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JPH0331285B2
JPH0331285B2 JP60192038A JP19203885A JPH0331285B2 JP H0331285 B2 JPH0331285 B2 JP H0331285B2 JP 60192038 A JP60192038 A JP 60192038A JP 19203885 A JP19203885 A JP 19203885A JP H0331285 B2 JPH0331285 B2 JP H0331285B2
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JP
Japan
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voltage
capacitor
output
switch
conversion
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Osamu Kobayashi
Kunihiko Goto
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Fujitsu Ltd
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Publication date
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Priority to KR8607324A priority patent/KR910000741B1/ko
Priority to EP86306774A priority patent/EP0213954B1/en
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Publication of JPH0331285B2 publication Critical patent/JPH0331285B2/ja
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    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
    • H03M1/162—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in a single stage, i.e. recirculation type
    • H—ELECTRICITY
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    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/44—Sequential comparisons in series-connected stages with change in value of analogue signal
    • H03M1/442—Sequential comparisons in series-connected stages with change in value of analogue signal using switched capacitors

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Description

【発明の詳細な説明】 〔概要〕 本発明は、例えばＡ／Ｄ・Ｄ／Ａ変換器の構成
要素として用いられる電子回路に於いて、演算増
幅器と、該演算増幅器の反転入力端子及び出力端
子間に挿入されたスイツチと、該反転入力端子に
一端が接続され他端がスイツチに接続されたコン
デンサと、前記反転入力端子に一端が接続され他
端がスイツチに接続され且つ前記コンデンサと略
等容量であるｎ個（ｎ≧１）のコンデンサを含む
電荷充放電ユニツトとを備え、それ等のスイツチ
を適宜切り換えて前記各コンデンサの充放電を制
御することに依り、従来のＡ／Ｄ・Ｄ／Ａ変換器
に於ける変換ブロツク＋サンプル蓄積ブロツクな
どのような回路に依存することなく、容易に且つ
簡単に変換出力を得られるようにし、また、演算
増幅器に於けるオフセツト電圧やクロツク・フイ
ード・スルーなどの問題を解消し、更にまた、
Ａ／Ｄ・Ｄ／Ａ変換器に適用した場合には、例え
ばｎ＝１とし且つ複数の比較器を用いることに依
り、従来１ビツトの変換に２ステツプを必要とし
たものを１ステツプで行うことが可能であるよう
にしたものである。
〔産業上の利用分野〕
本発明は、入力電圧を増幅或いは減衰させると
共にそれに依り得られた電圧に対し基準電圧の加
減を行う電子回路の改良に関する。
〔従来の技術〕
従来、入力電圧を増幅し且つそれに依り得られ
た電圧に対し選択的に基準電圧の減算を行う電子
回路が応用される電子機器としてＡ／Ｄ変換器が
知られている。
第８図は循環比較方式と呼ばれるＡ／Ｄ変換器
の従来例を表す要部ブロツク図である。
図に於いて、１は変換ブロツク、２はサンプル
蓄積ブロツク、３は比較器、Viが外部からの入力
電圧、V00，V01…は変換ブロツク１の出力電圧、
VRは基準電圧、1/2VRは比較レベル、VADはデイ
ジタル出力をそれぞれ示している。
このＡ／Ｄ変換器では、入力電圧Viを２倍に
し、そこから基準電圧VRを減算するか否かの過
程を繰り返しながら、デイジタル出力VADを最上
位桁から定めてゆくことを基本にしているもので
あり、次に、その動作の概略を説明する。
最初、変換ブロツク１に入力電圧Viが加えられ
ると、変換ブロツク１からは出力電圧V00が得ら
れ、その出力電圧V00はサンプル蓄積ブロツク２
と比較器３に送出される。
サンプル蓄積ブロツク２では、内蔵するコンデ
ンサに電圧V00を蓄積する。
比較器３では、電圧V00と基準電圧VRの半分の
電圧である比較レベル1/2VRとを比較し、V00≧
１／２VRであれば、デイジタル出力VADとしてビツ
ト“１”を、また、V00＜1/2VRであれば、デイ
ジタル出力VADとしてビツト“０”をたて、ま
た、その結果を変換ブロツク１に送り、次のステ
ツプで変換電圧を発生させる際に基準電圧VRを
減算するか否かを指示する。
さて、サンプル蓄積ブロツク２に蓄積されてい
た電圧V00は変換ブロツク１に入力として加えら
れ、変換ブロツク１に於いては、さきに入力電圧
Viに基づいて発生された出力電圧として保持して
いた電圧V0に対し、サンプル蓄積ブロツク２か
らの入力である電圧V00を加えると共に比較器３
からの指令に依つて基準電圧VRを減算するか或
いは減算することなく、その変換結果を出力電圧
V01として送出するものである。
前記説明を纒めると、V01＝2V00−VRのとき、
V00≧1/2VRであつて、デイジタル出力VADはビツ
ト“１”であり、また、V01＝2V00のとき、V00
＜1/2VRであつて、デイジタル出力VADはビツト
“０”である。尚、０≦V00＜VRである。
前記説明した第８図に見られるＡ／Ｄ変換器の
動作につき、具体的数値を用い、且つ、順を追つ
て詳細に説明する。
ここで、 入力電圧Vi＝0.875〔Ｖ〕 基準電圧VR＝１〔Ｖ〕 比較レベル1/2VR＝0.5〔Ｖ〕 であるとする。
(1) 変換ブロツク１に於いて 入力電圧Viとして0.875〔Ｖ〕が印加される出
力電圧V0としては0.875〔Ｖ〕がそのまま現れ
る。
(2) 比較器３に於いて 電圧V00＝0.875〔Ｖ〕と比較レベル1/2VR＝
0.5〔Ｖ〕とを比較すると、勿論、V00＞1/2VR
であるから、デイジタル出力VADとしてビツト
“１”が出力され、また、変換ブロツク１に対
し、次のステツプで基準電圧VR＝１〔Ｖ〕の減
算を行うように指令を送出する。
(3) サンプル蓄積ブロツク２に於いて 電圧V00＝0.875〔Ｖ〕を内蔵コンデンサにコ
ピーし、その電圧V00＝0.875〔Ｖ〕を変換ブロ
ツク１に内部からの入力電圧として印加する。
(4) 変換ブロツク１に於いて 入力電圧Viに対する出力電圧V00として保持
していた0.875〔Ｖ〕に対し、サンプル蓄積ブロ
ツク２からの入力電圧としてV00＝0.875〔Ｖ〕
が加えられ、その電圧から基準電圧VR＝１
〔Ｖ〕が減算される。
従つて、この時の変換ブロツク１の出力電圧
であるV01は２×0.875−１＝0.75〔Ｖ〕となる。
(5) 比較器３に於いて 電圧V01＝0.75〔Ｖ〕と比較レベル1/2VR＝0.5
〔Ｖ〕とを比較すると、V01＞1/2VRであるか
ら、デイジタル出力VADとしてビツト“１”が
出力され、また、変換ブロツク１に対し、次の
ステツプで基準電圧VR＝１〔Ｖ〕の減算を行う
ように指令を送出する。
(6) サンプル蓄積ブロツク２に於いて 電圧V01＝0.75〔Ｖ〕を内蔵コンデンサにコピ
ーし、その電圧V01＝0.75〔Ｖ〕を変換ブロツク
１に内部からの入力電圧として印加する。
(7) 変換ブロツク１に於いて 電圧V00に対する出力電圧V01として保持し
ていた0.75〔Ｖ〕に対し、サンプル蓄積ブロツ
ク２からの入力電圧としてV01＝0.75〔Ｖ〕が加
えられ、その電圧から基準電圧VR＝１〔Ｖ〕が
減算される。
従つて、この時の変換ブロツク１の出力電圧
であるV02は２×0.75−１＝0.5〔Ｖ〕となる。
(8) 比較器３に於いて 電圧V02＝0.5〔Ｖ〕と比較レベル1/2VR＝0.5
〔Ｖ〕とを比較すると、V02＝1/2VRであるか
ら、デイジタル出力VADとしてビツト“１”が
出力され、また、変換ブロツク１に対し、次の
ステツプで基準電圧VR＝１〔Ｖ〕の減算を行う
ように指令を送出する。
(9) サンプル蓄積ブロツク２に於いて 電圧V02＝0.5〔Ｖ〕を内蔵コンデンサにコピ
ーし、その電圧V02＝0.5〔Ｖ〕を変換ブロツク
１に内部からの入力電圧として印加する。
(10) 変換ブロツク１に於いて 電圧V01に対する出力電圧V02と保持してい
た0.5〔Ｖ〕に対し、サンプル蓄積ブロツク２か
らの入力電圧としてV02＝0.5〔Ｖ〕が加えられ、
その電圧から基準電圧VR＝１〔Ｖ〕が減算され
る。
従つて、この時の変換ブロツク１の出力電圧
であるV03は２×0.5−１＝０〔Ｖ〕となつて
Ａ／Ｄ変換が完了する。
前記説明で判るように、入力電圧Viはデイジ
タル出力１１１は変換されたことになる。
〔発明が解決しようとする問題点〕
前記説明したＡ／Ｄ変換器に用いる電子回路で
は、入力電圧を変換処理する変換ブロツクと、そ
の変換出力電圧をサンプル・ホールドするサンプ
ル蓄積ブロツクとからなつていて、変換処理と再
サンプルとを一つの回路で実施している為、１ビ
ツトの変換をするのに２ステツプが必要、即ち、
換言すると、変換ブロツクとサンプル蓄積ブロツ
クとからなるループを信号が１周して１ビツトの
変換しかできず、また、クロツク・フイード・ス
ルーの発生源となるアナログ・スイツチの数が多
い。
本発明は、前記変換ブロツクの機能とサンプル
蓄積ブロツクの機能とを併せ持つような電子回路
を提供する。
〔問題点を解決するための手段〕
本発明に依る電子回路に於いては、第１サイク
ルで第１電圧Viと第２電圧VRをサンプリングし、
第２サイクルで制御信号の指示に基づき前記第１
及び第２電圧を他の電圧値に変換して出力する電
子回路であつて、基準電位が印加された入力端子
と、反転入力端子と、出力端子OTとを有する演
算増幅器OPと、一端がそれぞれ前記反転入力端
子に共通接続された第１容量Ｃ２、第２容量Ｃ
１、第３容量Ｃ０と、前記反転入力端子と前記出
力端子との間に接続され、前記第１サイクルでは
閉成され、前記第２サイクルでは開放される第１
スイツチＳ１と、前記第１サイクルでは前記第１
電圧Viを、前記第２サイクルでは前記出力端子
OTの電圧を前記第１容量Ｃ２の他端に印加する
第２スイツチＳ２と、前記第１サイクルでは前記
第１電圧Viを、前記第２サイクルでは制御信号の
指示に基づいて前記第２電圧VRまたは前記基準
電圧を前記第２容量Ｃ１の他端に選択的に印加す
る第３スイツチＳ３と、前記第１サイクルでは前
記第２電圧VRを、前記第２サイクルでは制御信
号の指示に基づいて前記第２電圧VRまたは前記
基準電位を前記第３容量Ｃ０の他端に選択的に印
加する第４スイツチＳ４を具備し、前記制御信号
の指示に基づいて少なくとも３種類の出力電圧を
選択的に出力する構成を採つている。
〔作用〕
前記手段に依ると、従来のＡ／Ｄ・Ｄ／Ａ変換
器に於ける変換ブロツク＋サンプル蓄積ブロツク
のような回路を用いることなく、容易且つ簡単に
変換出力が得られ、また、演算増幅器のオフセツ
ト電圧が出力中に現れることもなく、そして、ク
ロツク・フイード・スルーなどの問題も生じない
から、Ａ／Ｄ・Ｄ／Ａ変換器の構成要素として好
適である。
〔実施例〕
第１図Ａ乃至Ｈは本発明一実施例を説明する為
の要部回路説明図であり、第８図に於いて用いた
信号と同記号は同部分を示すか或いは同じ意味を
持つものとする。
図に於いて、OPは演算増幅器、Ｃ０，Ｃ１，
Ｃ２は略等しい容量を有するコンデンサ、Ｓ１，
Ｓ２，Ｓ３，Ｓ４はスイツチ、OTは出力端をそ
れぞれ示している。尚、この電子回路をＡ／Ｄ・
Ｄ／Ａ変換器に応用する場合には、コンデンサＣ
２に於ける電圧がこの電子回路の出力となるもの
であり、Ａ／Ｄ変換器では出力端OTが比較器の
入力端に接続されるものであり、また、コンデン
サＣ１とスイツチＳ３とは電荷充放電ユニツトを
構成する素子になつていて、この電荷充放電ユニ
ツトは、図示のように、１個のコンデンサ及びそ
れに対応する１個のスイツチからなるものに限定
されることはなく、同じコンデンサ及び同じ構成
のスイツチからなる回路の複数個を並列的に設置
して構成することができ、これについては、後に
詳記する。
この電子回路に依ると、出力端OTには、 (1) 2Vi−VR (2) 2Vi (3) 2Vi＋VR の３種類の出力、或いは、 (4) 1/2（Vi＋VR） (5) 1/2Vi (6) 1/2（Vi−VR） の３種類の出力を得ることができる。
前記した出力のうち(3)の2Vi＋VR或いは1/2
（Vi−VR）は、本実施例に於いて付設されている
コンデンサＣ０とスイツチＳ４に依つて発生させ
ているものであり、従来通りのＡ／ＤまたはＤ／
Ａ変換シーケンスを実行するのみであるなら必要
ではないが、これ等の出力が得られると、後に詳
記する変換シーケンスが可能となり、大きな変換
誤差を発生する危険がある上位桁での判定誤動作
を回避できる利点を生ずる。
このような出力を得る為の各スイツチＳ１乃至
Ｓ４の開閉シーケンス及びそのシーケンスに対応
したコンデンサＣ０乃至Ｃ２の接続状態を説明す
ると次の通りである。
前記(1)乃至(3)に見られる出力を得る為には、次
の(a)乃至(d)に説明する操作を行えば良く、これは
Ａ／Ｄ・Ｄ／Ａ変換器に於けるＡ／Ｄ変換に応用
することができる。
(a) 入力電圧Viのサンプリング（第１図Ａ参照） スイツチＳ１：オン スイツチＳ２：Viへ スイツチＳ３：Viへ スイツチＳ４：VRへ コンデンサＣ０：VR コンデンサＣ１：Vi コンデンサＣ２：Vi (b) 前記(a)の後、−VRの変換（第１図Ｂ参照） スイツチＳ１：オフ スイツチＳ２：OTへ スイツチＳ３：VRへ スイツチＳ４：VRへ コンデンサCO：VR コンデンサＣ１：VR コンデンサＣ２：2Vi−VR (c) 前記(a)の後、０の変換（第１図Ｃ参照） スイツチＳ１：オフ スイツチＳ２：OTへ スイツチＳ３：接地へ スイツチＳ４：VRへ コンデンサＣ０：VR コンデンサＣ１：接地 コンデンサＣ２：2Vi (d) 前記(a)の後、＋VRの変換（第１図Ｄ参照） スイツチＳ１：オフ スイツチＳ２：OTへ スイツチＳ３：接地へ スイツチＳ４：接地へ コンデンサＣ０：接地 コンデンサＣ１：接地 コンデンサＣ２：2Vi＋VR このようにして、2Vi−VR，2Vi，2Vi＋VRの
３種類の出力が得られる。
前記(4)乃至(6)に見られる出力を得る為には、
次の(e)乃至(j)に説明する操作を行えば良く、こ
れはＡ／Ｄ・Ｄ／Ａ変換器に於けるＤ／Ａ変換
に応用することができる。尚、この場合は、サ
ンプリングも＋VR，０，−VRそれぞれの変換に
対応して行う必要がある。
(e) ＋VRの変換を行う場合に於ける入力電圧Vi
のサンプリング（第１図Ｅ参照） スイツチＳ１：オン スイツチＳ２：Viへ スイツチＳ３：接地へ スイツチＳ４：VRへ コンデンサＣ０：VR コンデンサＣ１：接地 コンデンサＣ２：Vi (f) ０の変換を行う場合に於ける入力電圧Viのサ
ンプリング（第１図Ｆ参照） スイツチＳ１：オン スイツチＳ２：Viへ スイツチＳ３：接地へ スイツチＳ４：接地へ コンデンサＣ０：接地 コンデンサＣ１：接地 コンデンサＣ２：Vi (g) −VRの変換を行う場合に於ける入力電圧Vi
のサンプリング 前記(f)と同じ (h) 前記(e)の後、＋VRの変換（第１図Ｇ参照） スイツチＳ１：オフ スイツチＳ２：OTへ スイツチＳ３：OTへ スイツチＳ４：接地へ コンデンサＣ０：接地 コンデンサＣ１：OT コンデンサＣ２：1/2（Vi＋VR） (i) 前記(f)の後、０の変換 コンデンサＣ２：1/2Vi となる外、前記(h)と同じ (j) 前記(g)の後、−VRの変換（第１図Ｈ参照） スイツチＳ１：オフ スイツチＳ２：OTへ スイツチＳ３：OTへ スイツチＳ４：VRへ コンデンサＣ０：VR コンデンサＣ１：OT コンデンサＣ２：1/2（Vi−VR） このようにして、1/2（Vi＋VR），1/2Vi，1/2
（Vi−VR）の３種類の出力が得られる。
この電子回路は、第８図に関して説明したＡ／
Ｄ変換器に於ける変換ブロツク１とサンプル蓄積
ブロツク２とを併せたような機能を有し、しか
も、ハード・ウエアの量からすると変換ブロツク
１と殆ど変わらないので、この電子回路を二つ用
意して変換処理と再サンプルとを並行して交互に
行うことに依り、多くの利点が得られる。
第２図は前記電子回路を二つ用いてＡ／Ｄ・
Ｄ／Ａ変換器を構成した場合を説明する為の要部
ブロツク図であり、第８図に於いて用いた記号と
同記号は同部分を示すか或いは同じ意味を持つも
のとする。
図に於いて、１１Ａ及び１１Ｂは変換・蓄積ブ
ロツク、１２は制御回路、SWは入力切り換えス
イツチをそれぞれ示している。
変換・蓄積ブロツク１１Ａ及び１１Ｂは同じも
のであり、第１図Ａ乃至Ｈに関して説明した電子
回路である。
制御回路１２は変換・蓄積ブロツク１１Ａから
の電圧を比較レベル電圧と比較する比較器、デイ
ジタル出力を送出する為の直並列変換用シフト・
レジスタや加算器、入力切り換えスイツチSWや
変換・蓄積ブロツク１１Ａ及び１１Ｂ内のスイツ
チ群を制御するスイツチ制御用ゲート回路、比較
器データ・ラツチ用フリツプ・フロツプなどを含
んでいる。
本実施例では、二つの変換・蓄積ブロツク１１
Ａ及び１１Ｂに於いて、交互にサンプリングと変
換を繰り返すようになつている為、それ等が構成
するループを一周すると２ビツトの変換を行うこ
とができる。
第２図に見られる実施例は有用であるから、第
３図に更に詳細な回路図を示して説明する。
第３図は第１図Ａ乃至Ｄについて説明した電子
回路を二つ用いて構成したＡ／Ｄ変換器の要部回
路説明図であり、第１図及び第８図に於いて用い
た記号と同記号は同部分を示すか或いは同じ意味
を持つものとする。
図に於いて、SA及びSBは入力切り換えスイツ
チ、Ｓ１Ａ乃至Ｓ７Ａ及びＳ１Ｂ乃至Ｓ７Ｂはコ
ンデンサ切り換え接続スイツチ、Ｓ８Ａ及びＳ８
Ｂは自動零設定スイツチ、Ｃ０Ａ乃至Ｃ２Ａ及び
Ｃ０Ｂ乃至Ｃ２Ｂは変換用コンデンサ、OPA及
びOPBは演算増幅器、CPR１及びCPR２は比較
器、SR１及びSR２は直並列変換用シフシ・レジ
スタ、CTはコード変換用加算器、Ｆ１及びＦ２
は比較器出力データ・ラツチ用フリツプ・フロツ
プ、SGTはアンド（AND）ゲート或いはノア
（NOR）ゲートなどからなるスイツチ制御信号発
生用ゲート回路、AINはＡ／Ｄ変換入力電圧、
VOA及びVOBは演算増幅器出力電圧、VCMPは比較
器入力電圧、CP及びCNは比較器出力電圧、Dio
はシフト・レジスタのデータ入力端、DP及び
DNは或る時点でフリツプ・フロツプＦ１及びＦ
２とシフト・レジスタSR１及びSR２に同時に取
り込まれた電圧、CLK１及びCLK２はクロツク
信号、Cioは加算器に於けるクロツク入力端、Cput
は加算器に於けるキヤリー出力端、LSBは最下
位桁、MSBは最上位桁を示している。尚、図で
は、ゲート回路SGTの各出力やクロツク信号に
各スイツチと同じ記号が付されているが、これ
は、その信号に対応するスイツチを制御すること
を意味し、また、各変換用コンデンサの容量は、
C0A＝C1A＝C2A、そして、C0B＝C1B＝C2Bに
なつている。
第４図は第３図に見られる実施例の動作を説明
する為のもので、Ａはクロツク信号CLK１及び
CLK２の波形及びスイツチSA及びSBの動作タイ
ミングを表し、Ｂはコンデンサ切り換え接続スイ
ツチや自動零設定用スイツチの動作及び主要な個
所に於ける電圧或いは信号を表している。
図に於いて、１，２，３，４は動作ステツプを
表す記号、ON及びOFFはオン及びオフを表す記
号、Ｈはハイ・レベル、Ｌはロー・レベルを表す
記号、＊印は入力電圧AINの如何に依つて決め
られることを表す記号である。尚、本実施例で
は、基準電圧VR＝１〔Ｖ〕、入力電圧AIN＝3/8
〔Ｖ〕として説明する。従つて、＊印が付されて
いながらオン・オフ或いはＨ・Ｌが確定している
のは、前記数値の電圧を例として採用しているこ
とに依る。
第３図に見られる実施例の動作について第４図
を参照しつつ説明する。尚、第３図に示した実施
例では、本発明の電子回路をＡ側及びＢ側の二つ
を用い、Ａ側では、スイツチやコンデンサの記号
にＡが含まれ、Ｂ側ではＢが含まれていることに
留意すると理解し易い。
ステツプ１ 最初、入力電圧AINを取り込む際、スイツチ
Ｓ１Ａ乃至Ｓ８Ａが図示の状態にある。このよう
なサンプリングを行う場合、Ｂ側のスイツチに於
ける接続状態を特に規定する必要はない。
さて、前記のように各スイツチの接続がなされ
ると、コンデンサＣ０Ａは基準電圧VRでチヤー
ジ・アツプされ、コンデンサＣ１Ａ及びＣ２Ａは
入力電圧AINでチヤージ・アツプされる。
また、スイツチＳ２Ａがオンになつていること
から、入力電圧AINは、そのままVCMPとして比
較器CPR１及びCPR２にも加えられ、そこで、
比較レベル電圧（＋VR／４）及び比較レベル電
圧（−VR／４）と比較されることになる。
勿論、AIN＝３／８〔Ｖ〕のほうが比較レベル
電圧よりも大であるから、比較器出力電圧CP及
びCNはＨレベルとなつて出力される。
ステツプ２ スイツチＳ１Ａ乃至Ｓ８Ａ、スイツチＳ１Ｂ乃
至Ｓ８Ｂが図示の状態に接続されると、ステツプ
１に於いて得られた比較器出力電圧CP及びCNは
二つのフリツプ・フロツプＦ１及びＦ２に取り込
まれると共に二つのシフト・レジスタSR１及び
SR２にも入力される。
フリツプ・フロツプＦ１及びＦ２からは、比較
器出力電圧CP及びCNが入力されたことに依り、
電圧DP及びDNが出力される。従つて、シフ
ト・レジスタSR１及びSR２には電圧DP及びDN
がデータとして入力されたものと考えて良い。
また、この時、クロツク信号CLK２はＨレベ
ルになつている。そこで、Ａ側では演算増幅器出
力電圧VOA＝２×３／８−１＝−1/4〔Ｖ〕なる
変換が行われ、そして、Ｂ側ではコンデンサＣ０
Ｂが基準電圧VRでチヤージ・アツプされ、コン
デンサＣ１Ｂ及びＣ２Ｂが演算増幅器出力電圧
VOA＝1/4〔Ｖ〕でチヤージアツプされることに
なる。
更に、スイツチＳ１Ａがオンになつていること
から、演算増幅器出力電圧VOA＝−1/4〔Ｖ〕は
VCMPとなつて比較器CPR１及びCPR２に伝達さ
れ、そこで比較レベル電圧（＋VR／４）及び比
較レベル電圧（−VR／４）と比較されることに
なる。
その比較は、1/4＞−1/4≧−1/4、となり、比
較器出力電圧CPはＬレベル、比較器出力電圧CN
はＨレベルとなつて出力される。
このステツプに於いて、１ビツトの変換が行わ
れ、発生デイジツトは図示されているように１が
たつている。
ステツプ３ スイツチＳ１Ａ乃至Ｓ８Ａ、スイツチＳ１Ｂ乃
至Ｓ８Ｂが図示の状態に接続されると、ステツプ
２に於いて得られた比較器出力電圧CP及びCNが
フリツプ・フロツプＦ１及びＦ２とシフト・レジ
スタSR１及びSR２に取り込まれ、新たな電圧
DP及びDNとして処理される。
このステツプ３では、Ｂ側に於いて演算増幅器
出力電圧VOB＝２×（−1/4）＝−1/2〔Ｖ〕なる変
換が行われ、この演算増幅器出力電圧VOB＝−1/
２〔Ｖ〕は、比較器入力電圧VCMPとなつて比較器
CPR１及び比較器CPR２に入力される。
そこでは、−1/4＞−1/2なる比較が行われ、比
較器出力電圧CP及びCNは両方ともＬレベルとな
つて出力される。
この場合の発生デイジツトは図示されているよ
うに０がたつている。
ステツプ４ スイツチＳ１Ａ乃至Ｓ８Ａ、スイツチＳ１Ｂ乃
至Ｓ８Ｂが図示の状態に接続されると、ステツプ
３に於いて得られた比較器出力電圧CP及びCNが
フリツプ・フロツプＦ１及びＦ２とシフト・レジ
スタSR１及びSR２に取り込まれ、新たな電圧
DP及びDNとして処理される。
このステツプ４では、Ａ側に於いて演算増幅器
出力電圧VOB＝２×（−1/2）＋１＝０〔Ｖ〕なる変
換が行われ、この演算増幅器出力電圧VOB＝０
〔Ｖ〕は、比較器入力電圧VCMPとなつて比較器
CPR１及び比較器CPR２に入力される。
そこでは、1/4＞０＞−1/4なる比較が行われ、
比較器出力電圧CPはＬレベル、比較器出力電圧
CNはＨレベルとなつて出力される。
この場合の発生デイジツトは図示されているよ
うに−１である。
以上でステツプ１乃至４からなる変換が終了し
たことになるが、ステツプ１に於いてはデイジツ
トの発生はないので、実際には、次の変換に於け
るステツプ１に依つて得られる発生デイジツト０
を用い10（−１）０とする。
第５図は第３図及び第４図に関して説明したシ
フト・レジスタ及び加算器の動作説明図を表し、
第３図並びに第４図に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとす
る。尚、次の説明には第３図及び第４図も参照す
るものとする。
ここで用いたシフト・レジスタSR１及びSR２
では、最初に入力されたデータ即ち電圧CP＝
DP、或いは、電圧CN＝DNが最上位桁になるの
で、データ入力端Dioに近いデータが最下位桁に
なる。
二つのシフト・レジスタSR１及びSR２に入力
されたデータは、それぞれ対応桁どうしを加算器
CTで加算する。
加算器CTは４ビツトであるが、最上位桁から
出た桁上がり出力をインバータで反転し、所謂、
２の補数２進コードの符号ビツトとして用いてい
るので、シフト・レジスタSR１及びSR２に蓄積
されるデータが４桁であるが、実際に２進に変換
すると５ビツトになる。
さて、第３図及び第４図に関して説明したよう
に、発生デイジツトは10（−１）０であるが、シ
フト・レジスタに実際に蓄えられるデータである
電圧CP（＝DP）或いは電圧CN（＝DN）は第５図
に見られるようにシフト・レジスタSR１に於い
ては1000、シフト・レジスタSR２では1101であ
る。即ち、発生デイジツトが１の場合、電圧CP
は１、発生デイジツトが−１の場合、電圧CNは
０である。
ところで、シフト・レジスタSR２に於けるデ
ータは、実際には00（−１）０＝−0010であり、
２の補数表現で表したような形になつている。
そこで、シフト・レジスタSR１及びSR２に入
力されているデータの各桁同志を加算し、そし
て、最下位桁に１を加えると元のコードに戻り、
通常のＡ／Ｄ変換の場合に於ける出力と同じ形と
なるものである。
ここで用いる加算器CTとしては、周知のもの
であつて良く、例えば４ビツト２進全加算器
MB74LS283（富士通製）を用いることができる。
第６図はMB74LS283のブロツク図を表し、ま
た、第７図はその機能の説明図を表している。
ところで、Ｄ／Ａ変換を行う場合のシーケンス
は基本的には前記と同様であるが、唯、比較器を
用いてデイジタル出力を発生することは不要であ
り、前記の出力(4)〜(6)の３種を利用するものであ
ればそのうちの一つをデイジタル入力に対応する
前記の２の補数２進コードの各デイジツトに対応
して順次発生させて行くことに依り、最終的に第
２のコンデンサＣ２にアナログ出力電圧を発生さ
せることができる。尚、この場合、Ｄ／Ａ変換開
始時の入力電圧Viとしては０〔Ｖ〕を入力すれば
良い。
前記説明した実施例は、電荷充放電ユニツトと
して、コンデンサが１個及びそれに対応するスイ
ツチが１個、即ち、コンデンサＣ１及びスイツチ
Ｓ３で構成されたものであり、ｎ≧１のコンデン
サのうち、ｎ＝１のものについて例示してある。
然しながら、コンデンサＣ１及びスイツチＳ３
と同じ構成の回路を併設し、また、Ａ／Ｄ変換の
場合には、その回路の数に対応して比較器を増設
すると、より一層の高速変換を行うことが可能に
なる。
次に、前記電荷充放電ユニツト内のコンデンサ
及びそれに対応するスイツチが複数である場合に
於けるＡ／Ｄ変換について説明する。
この場合に於いても、ｎ個のコンデンサに関す
る制御の外は前記説明した実施例と変わりないも
のとし、また、それ等コンデンサの容量は成て略
等しく、そして、その数を（ｎ−１）個（ｎは３
以上の整数）とする。
Ａ／Ｄ変換器としては第２図に見られる構成を
採るものとし、制御回路１２の中には（ｎ−１）
組の比較器及びその出力データ・ラツチ用フリツ
プ・フロツプ、そのフリツプ・フロツプの出力及
びクロツク信号が入力される四つのアンド
（AND）回路などが含まれていて、そのうちの一
組の結線関係は第３図に見られる比較器CPR１、
フリツプ・フロツプＦ１、そのフリツプ・フロツ
プＦ１に於ける出力Ｑ及びに接続された四つの
AND回路に関するものと同じである。
電荷充放電ユニツト内の各コンデンサ、制御回
路１２内の各組に対して１から（ｎ−１）までの
番号を割り付ける。
Ｉ番目（以下、１≦Ｉ≦ｎ−１とする）のコン
デンサの他端を切り換えるスイツチは、制御回路
１２内のＩ番目の組に於ける四つのAND回路か
らの出力で制御される。この制御に於ける信号の
接続関係も、第３図に見られるＳ３Ａ，Ｓ４Ａ，
Ｓ５Ａ，Ｓ３Ｂ，Ｓ４Ｂ，Ｓ５Ｂの記号が付され
た制御信号のそれと等しい。
Ｉ番目の組に於ける比較器にはVR・Ｉ／ｎな
る比較レベル電圧が供給され、第２図に見られる
変換・蓄積ブロツク１１Ａに相当する変換・蓄積
ブロツク内のコンデンサＣ２に於ける他端の電圧
と比較され、その比較結果に基づきＭビツト（ｎ
＝2M）分のＡ／Ｄ変換結果を得ることが可能とな
る。但し、２値デイジタル出力を得るには、後述
のエンコード操作が必要である。
一方の変換・蓄積ブロツクにVI（VR・Ｉ／ｎ≦
VI＜VR・（Ｉ＋１）／ｎ）なる入力電圧が加わる
と、第１番目から第Ｉ番目までの比較器がＨレベ
ルを出力し、残りの比較器はＬレベルを出力す
る。
この時、コンデンサＣ２と電荷充放電ユニツト
内の全てのコンデンサは入力電圧に接続される。
次に、フリツプ・フロツプ及びAND回路を介
し、比較器の出力が、変換出力状態となつた当該
変換・蓄積ブロツクに印加される。
この結果、電荷充放電ユニツト内の第１番目か
ら第Ｉ番目までのスイツチがコンデンサの他端を
比較電圧VRに接続し、残りのコンデンサの他端
を接地することになり、出力電圧VOは、 VO＝ｎ・VI−Ｉ・VR となり、その範囲は、 ０≦VO＜VR であり、これは入力電圧範囲に一致するので、こ
の変換出力を他方の変換・蓄積ブロツクがサンプ
リングし、変換を継続することが可能であり、従
つて、この変換方法は適当であるとして良い。
Ａ／Ｄ変換結果は（ｎ−１）個の比較器の出力
をプライオリテイ・エンコーダ（例えば、
SN74LS148 米国TI社製）に加えることに依り、
プライオリテイ・エンコーダ出力として得ること
ができる。この時、プライオリテイ・エンコーダ
の信号０入力端子は活性とし、第１番目の比較器
出力をプライオリテイ・エンコーダの信号１入力
端子に加え、以下、（ｎ−１）番目まで順に接続
する。尚、正論理、負論理の違いに依り、比較器
とプライオリテイ・エンコーダ間にインバータ回
路が必要となる場合もある。
ここで、ｎとして2M（Ｍは２以上の整数）を考
えると、プライオリテイ・エンコーダ出力には最
初の変換サイクルで最上位からＭビツトのＡ／Ｄ
変換結果が得られ、以下、１回の変換サイクル毎
に上位からＭビツトづつ出力される。従つて、１
回に１ビツトづつ変換出力が得られる前記の方法
に比較して高速化されることになる。然しなが
ら、この実施例では、回路が複雑化すること、変
換・蓄積ブロツクに於ける変換出力時の出力整定
時間が長くなること、高い相対精度を必要とする
コンデンサの数が増加すること等の問題を解決す
ることが必要である。
〔発明の効果〕
本発明に依る電子回路では、第１サイクルで第
１電圧Viと第２電圧VRをサンプリングし、第２
サイクルで制御信号の指示に基づき前記第１及び
第２電圧を他の電圧値に変換して出力する電子回
路であつて、基準電位が印加された入力端子と、
反転入力端子と、出力端子OTとを有する演算増
幅器OPと、一端がそれぞれ前記反転入力端子に
共通接続された第１容量Ｃ２、第２容量Ｃ１、第
３容量Ｃ０と、前記反転入力端子と前記出力端子
との間に接続され、前記第１サイクルでは閉成さ
れ、前記第２サイクルでは開放される第１スイツ
チＳ１と、前記第１サイクルでは前記第１電圧Vi
を、前記第２サイクルでは前記出力端子OTの電
圧を前記第１容量Ｃ２の他端に印加する第２スイ
ツチＳ２と、前記第１サイクルでは前記第１電圧
Viを、前記第２サイクルでは制御信号の指示に基
づいて前記第２電圧VRまたは前記基準電位を前
記第２容量Ｃ１の他端に選択的に印加する第３ス
イツチＳ３と、前記第１サイクルでは前記第２電
圧VRを、前記第２サイクルでは制御信号の指示
に基づいて前記第２電圧VRまたは前記基準電位
を前記第３容量Ｃ０の他端に選択的に印加する第
４スイツチＳ４とを具備し、前記制御信号の指示
に基づいて少なくとも３種類の出力電圧を選択的
に出力する構成を採つている。
この構成からなる電子回路に依ると、従来の
Ａ／Ｄ・Ｄ／Ａ変換器に於いて必要とされていた
変換ブロツク＋サンプル蓄積ブロツクからなる回
路を用いることなく変換出力を容易且つ簡単に得
ることができ、また、演算増幅器のオフセツト電
圧が出力中に現れることがなく、更にまた、クロ
ツク・フイード・スルーの問題も発生しない。
【図面の簡単な説明】
第１図Ａ乃至Ｈは本発明一実施例の動作を説明
する為の要部回路説明図、第２図は第１図に見ら
れる電子回路を二つ用いて構成したＡ／Ｄ・Ｄ／
Ａ変換器の要部ブロツク図、第３図は第１図に見
られる電子回路を二つ用いて構成したＡ／Ｄ・
Ｄ／Ａ変換器を具体的にした要部回路説明図、第
４図は第３図に見られる実施例の動作を説明する
為のものであり、Ａはクロツク信号の波形及びス
イツチの動作タイミング図、Ｂはスイツチの動作
並びに主要個所の信号や電圧を示す説明図、第５
図はシフト・レジスタ及び加算器の動作説明図、
第６図は加算器のブロツク図、第７図は加算器の
機能を説明する図、第８図は従来例の要部ブロツ
ク図をそれぞれ示している。 図に於いて、OPは演算増幅器、Ｃ０，Ｃ１，
Ｃ２はコンデンサ、Ｓ１，Ｓ２，Ｓ３，Ｓ４はス
イツチ、OTは出力端、Viは入力電圧、VOは出力
電圧、VRは基準電圧をそれぞれ示している。

Claims (1)

  1. 【特許請求の範囲】 １ 第１サイクルで第１電圧Vi及び第２電圧VR
    をサンプリングし、第２サイクルで制御信号の指
    示に基づき前記第１及び第２電圧を他の電圧値に
    変換して出力する電子回路であつて、 基準電位が印加された入力端子と、反転入力端
    子と、出力端子OTとを有する演算増幅器OPと、 一端がそれぞれ前記反転入力端子に共通接続さ
    れた第１容量Ｃ２、第２容量Ｃ１、第３容量Ｃ０
    と、 前記反転入力端子と前記出力端子との間に接続
    され、前記第１サイクルでは閉成され、前記第２
    サイクルでは開放される第１スイツチＳ１と、 前記第１サイクルでは前記第１電圧Viを、前記
    第２サイクルでは前記出力端子OTの電圧を前記
    第１容量Ｃ２の他端に印加する第２スイツチＳ２
    と、 前記第１サイクルでは前記第１電圧Viを、前記
    第２サイクルでは制御信号の指示に基づいて前記
    第２電圧VRまたは前記基準電位を前記第２容量
    Ｃ１の他端に選択的に印加する第３スイツチＳ３
    と、 前記第１サイクルでは前記第２電圧VRを、前
    記第２サイクルでは制御信号の指示に基づいて前
    記第２電圧VRまたは前記基準電位を前記第３容
    量Ｃ０の他端に選択的に印加する第４スイツチＳ
    ４とを具備し、 前記制御信号の指示に基づいて少なくとも３種
    類の出力電圧を選択的に出力することを特徴とす
    る電子回路。
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