JPS63125020A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JPS63125020A JPS63125020A JP27260786A JP27260786A JPS63125020A JP S63125020 A JPS63125020 A JP S63125020A JP 27260786 A JP27260786 A JP 27260786A JP 27260786 A JP27260786 A JP 27260786A JP S63125020 A JPS63125020 A JP S63125020A
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- Japan
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- converter
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- switch
- parallel
- converters
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- Pending
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- 239000003990 capacitor Substances 0.000 claims abstract description 27
- 238000006243 chemical reaction Methods 0.000 claims abstract description 11
- 125000004122 cyclic group Chemical group 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000005070 sampling Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 235000012976 tarts Nutrition 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＡ／Ｄ変換装置に関し、特に回路が単純であ
り、寄生容量に対して不感な循環型スイッチドキャパシ
タＡ／Ｄ変換器の改良に関するものである。
り、寄生容量に対して不感な循環型スイッチドキャパシ
タＡ／Ｄ変換器の改良に関するものである。
まず、回路が単純であり、寄生容量に対して不感な循環
型スイッチドキャパシタＡ／Ｄ変換器について説明する
。この回路は、３つのキャパシタ、１つのオペアンプ、
及び１０個のアナログスイッチからなり、該スイッチは
クロック信号により０Ｎ１０ Ｆ Ｆする。
型スイッチドキャパシタＡ／Ｄ変換器について説明する
。この回路は、３つのキャパシタ、１つのオペアンプ、
及び１０個のアナログスイッチからなり、該スイッチは
クロック信号により０Ｎ１０ Ｆ Ｆする。
第２図は、従来の循環型スイッチドキャパシタＡ／Ｄ変
換器の回路図である。ここで、３０〜３９はスイッチを
表している。４〜６はキャパシタであり、それぞれの容
量値は等しくなっている。
換器の回路図である。ここで、３０〜３９はスイッチを
表している。４〜６はキャパシタであり、それぞれの容
量値は等しくなっている。
１は入力端子、１２はリファレンス電圧端子、２は出力
端子である。１０はオペアンプを表す。
端子である。１０はオペアンプを表す。
また第３図は、スイッチ３０〜３９のコントロールシー
ケンスを示し、ここでまず第１ビツト目のＡ／Ｄ変換器
の動作について説明する。クロックの周期前半つまりク
ロックが“Ｈ”のとき、スイッチ３１がＯＮとなりキャ
パシタ５の電荷を０にする。またスイッチ３２とスイッ
チ３６がＯＮとなるので、キャパシタ４には入力電圧Ｖ
ｉｎがかかり、電荷ＣＩＶｉｎが蓄積される。なお、キ
ャパシタ５．４．６の容量値をそれぞれＣＱ、Ｃ１、Ｃ
２とした。ただしｃｍ ＝Ｃ１−Ｃ２としている０次に
クロックの周期後半、つまりクロックがＬ”の時は、ス
イッチ３４とスイッチ３５がＯＮするので、キャパシタ
５にはｃｍ Ｖ ｉ ｎという電荷が蓄積される。ただ
しスイッチ３１はＯＦＦとなる。この時、出力端子２の
電圧はＶｉｎとなる。第ｉピントをｂ（１）、このとき
の出力電圧をＶ （１）とすると、Ｖ［１）−Ｖｉｎと
いう式が得られた。
ケンスを示し、ここでまず第１ビツト目のＡ／Ｄ変換器
の動作について説明する。クロックの周期前半つまりク
ロックが“Ｈ”のとき、スイッチ３１がＯＮとなりキャ
パシタ５の電荷を０にする。またスイッチ３２とスイッ
チ３６がＯＮとなるので、キャパシタ４には入力電圧Ｖ
ｉｎがかかり、電荷ＣＩＶｉｎが蓄積される。なお、キ
ャパシタ５．４．６の容量値をそれぞれＣＱ、Ｃ１、Ｃ
２とした。ただしｃｍ ＝Ｃ１−Ｃ２としている０次に
クロックの周期後半、つまりクロックがＬ”の時は、ス
イッチ３４とスイッチ３５がＯＮするので、キャパシタ
５にはｃｍ Ｖ ｉ ｎという電荷が蓄積される。ただ
しスイッチ３１はＯＦＦとなる。この時、出力端子２の
電圧はＶｉｎとなる。第ｉピントをｂ（１）、このとき
の出力電圧をＶ （１）とすると、Ｖ［１）−Ｖｉｎと
いう式が得られた。
またｂ （１１を、
ｂ（１）＝ １．、、、ＶＯ）≧Ｏのときｂ（Ｊ）−０
，、、、ｖ（ｌｌ＜０のときと定めておく、従ってＶ
（１）の正負、っまりｂ （１）が１か０かによって次
の（ｉ＋１）ビットのスイッチコントロールシーケンス
が変わってくる。
，、、、ｖ（ｌｌ＜０のときと定めておく、従ってＶ
（１）の正負、っまりｂ （１）が１か０かによって次
の（ｉ＋１）ビットのスイッチコントロールシーケンス
が変わってくる。
まずｂ（ｉ）−１（■（１）≧Ｏ）の場合、クロックの
周期前半で、スイッチ３４．３６．３７．３０がＯＮす
る。スイッチ３４と３６がＯＮすることによってキャパ
シタ４にあった電荷がなくなる。スイッチ３７．３０の
ＯＮでキャパシタ６には０２■（１）という電荷が蓄積
される６次にクロックの周期後半では、スイッチ３３．
３５，３８．３９がＯＮする。スイッチ３３．３５がＯ
Ｎすることによりキャパシタ４には−ＣＩＶｒｅｆとい
う電荷が蓄積され、スイッチ３８．３９のＯＮでキャパ
シタ５には、 Ｃ０Ｖ（１）＋Ｃ２Ｖ（１）−ＣＩ Ｖｒｅｆという電
荷が蓄積されることになる。ここでｃｍ−Ｃ１＝ｃ２と
いう条件から、出力電圧は、２■（１） −Ｖ ｒｅｆ
となる。。
周期前半で、スイッチ３４．３６．３７．３０がＯＮす
る。スイッチ３４と３６がＯＮすることによってキャパ
シタ４にあった電荷がなくなる。スイッチ３７．３０の
ＯＮでキャパシタ６には０２■（１）という電荷が蓄積
される６次にクロックの周期後半では、スイッチ３３．
３５，３８．３９がＯＮする。スイッチ３３．３５がＯ
Ｎすることによりキャパシタ４には−ＣＩＶｒｅｆとい
う電荷が蓄積され、スイッチ３８．３９のＯＮでキャパ
シタ５には、 Ｃ０Ｖ（１）＋Ｃ２Ｖ（１）−ＣＩ Ｖｒｅｆという電
荷が蓄積されることになる。ここでｃｍ−Ｃ１＝ｃ２と
いう条件から、出力電圧は、２■（１） −Ｖ ｒｅｆ
となる。。
次に、ｂ（１）−０（■（１）＜ Ｏ） （７）場合、
クロックの周期前半で、スイッチ３３，３６，３７．３
０がＯＮするので、キャパシタ４には電荷ＣＩＶｒｅｆ
が、キャパシタ６には電荷Ｃ２ｖ（１）がそれぞれ蓄積
される。クロックの周期後半では、スイッチ３４．３５
．３８．３９がＯＮするので、キャパシタ５の電荷は、 Ｃｏ Ｖ（ｉ）＋Ｃ２Ｖ（ｌｌ＋ｃｔ Ｖｒｅｆとなり
、出力電圧は、２Ｖ［１）＋Ｖｒｅｆとなる。
クロックの周期前半で、スイッチ３３，３６，３７．３
０がＯＮするので、キャパシタ４には電荷ＣＩＶｒｅｆ
が、キャパシタ６には電荷Ｃ２ｖ（１）がそれぞれ蓄積
される。クロックの周期後半では、スイッチ３４．３５
．３８．３９がＯＮするので、キャパシタ５の電荷は、 Ｃｏ Ｖ（ｉ）＋Ｃ２Ｖ（ｌｌ＋ｃｔ Ｖｒｅｆとなり
、出力電圧は、２Ｖ［１）＋Ｖｒｅｆとなる。
以上のことから（ｉ＋１）番目の出力電圧は、Ｖ （ｉ
＋１）＝２Ｖ（１１＋ （１）”）Ｖｒｅｆと書ける。
＋１）＝２Ｖ（１１＋ （１）”）Ｖｒｅｆと書ける。
上の式と、Ｖ［１）＝Ｖｉｎより、ｎビ。
と表せる。変形してＶｉｎで表すと。
つまりこの式は、入力電圧Ｖｉｎが＋Ｖ ｒｅｆの範囲
でｎビットに変換されるということを表している。最後
の項Ｖ （ｎｌ ／ ２” ’はその時の誤差である。
でｎビットに変換されるということを表している。最後
の項Ｖ （ｎｌ ／ ２” ’はその時の誤差である。
従来の循環型スイッチドキャパシタＡ／Ｄ変換器は以上
のように構成されているので、サンプリングした複数の
アナログ信号の並行処理が行なえず、第４図に示すよう
に初めの入力をｎ、ビットに変換してから次の入力信号
の変換にとりかかるという方式であった。このため、サ
ンプリングした信号の数が多い場合、その変換に時間が
かかるという問題点があった。
のように構成されているので、サンプリングした複数の
アナログ信号の並行処理が行なえず、第４図に示すよう
に初めの入力をｎ、ビットに変換してから次の入力信号
の変換にとりかかるという方式であった。このため、サ
ンプリングした信号の数が多い場合、その変換に時間が
かかるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、入力アナログ信号をサンプリングして得られ
た複数の信号を短時間でＡ／Ｄ変換することができるＡ
／Ｄ変換装置を得ることを目的とする。
たもので、入力アナログ信号をサンプリングして得られ
た複数の信号を短時間でＡ／Ｄ変換することができるＡ
／Ｄ変換装置を得ることを目的とする。
ｃ問題点を解決するための手段〕
この発明に係るＡ／Ｄ変換装置は、入力アナログ信号を
複数個の各循環型Ａ／Ｄ変換器に順次タイミングをずら
せて入力し、Ａ／Ｄ変換処理を各Ａ／Ｄ変換器で並行し
て行なうようにしたものである。
複数個の各循環型Ａ／Ｄ変換器に順次タイミングをずら
せて入力し、Ａ／Ｄ変換処理を各Ａ／Ｄ変換器で並行し
て行なうようにしたものである。
この発明においては、入力アナログ信号を各Ａ／Ｄ変換
器に順次タイミングをずらして入力し、各Ａ／Ｄ変換器
で並行処理するようにしたので、と同一のサンプル数に
対しては従来に比べ処理時間を短縮することができる。
器に順次タイミングをずらして入力し、各Ａ／Ｄ変換器
で並行処理するようにしたので、と同一のサンプル数に
対しては従来に比べ処理時間を短縮することができる。
また、処理時間を変えなければ、より細かなサンプリン
グをすることができる。
グをすることができる。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例によるＡ／Ｄ変換装置を示す回
路図で、本実施例は、２個の循環型スイッチドキャパシ
タＡ／Ｄ変換器３００．４００を並列に接続したもので
ある。また５０はこの２個のＡ／Ｄ変換器３００，４０
０にサンプリングした入力アナログ信号をタイミングを
ずらせて順次入力するためのスイッチである。ここで、
１段目のＡ／Ｄ変換器３００の符号は、第２図と対応し
ている。１段目及び２段目のＡ／Ｄ変換器３００．４０
０のスイッチコントロールシーケンスについては、基本
的に第３図に示したものと同じである。
図はこの発明の一実施例によるＡ／Ｄ変換装置を示す回
路図で、本実施例は、２個の循環型スイッチドキャパシ
タＡ／Ｄ変換器３００．４００を並列に接続したもので
ある。また５０はこの２個のＡ／Ｄ変換器３００，４０
０にサンプリングした入力アナログ信号をタイミングを
ずらせて順次入力するためのスイッチである。ここで、
１段目のＡ／Ｄ変換器３００の符号は、第２図と対応し
ている。１段目及び２段目のＡ／Ｄ変換器３００．４０
０のスイッチコントロールシーケンスについては、基本
的に第３図に示したものと同じである。
さて、今このＡ／Ｄ変換器でｎピント変換を行なう場合
を考えてみる。まず第１番目の入力信号を■ｉｎｌとし
、これが１段目のＡ／Ｄ変換器３００に入力される。１
段目のＡ／Ｄ変換器３００は、この入力信号を変換する
わけであるが、このとき１段目のＡ／Ｄ変換器３００が
ｎ／２ビツトまで処理を終えた時点で、２段目のＡ／Ｄ
変換器４００に２番目の入力信号Ｖｉｎ２を入力するよ
うにする。このような操作により、第２番目の入力信号
Ｖｉｎ２が２段目のＡ／Ｄ変換器４００で処理される。
を考えてみる。まず第１番目の入力信号を■ｉｎｌとし
、これが１段目のＡ／Ｄ変換器３００に入力される。１
段目のＡ／Ｄ変換器３００は、この入力信号を変換する
わけであるが、このとき１段目のＡ／Ｄ変換器３００が
ｎ／２ビツトまで処理を終えた時点で、２段目のＡ／Ｄ
変換器４００に２番目の入力信号Ｖｉｎ２を入力するよ
うにする。このような操作により、第２番目の入力信号
Ｖｉｎ２が２段目のＡ／Ｄ変換器４００で処理される。
このとき、２段目のＡ／Ｄ変換器４００のスイッチコン
トロールシーケンスは、１段目のＡ／Ｄ変換器３００に
比べ、ｎ／２ビツト分だけ遅れてから始まるようにして
おけば良い、このようなスイッチコントロールシーケン
スを行なうことによって、１段目のＡ／Ｄ変換器３００
が、奇数番目の入力信号Ｖｉｎ （２１＋１） （ｊ
！＝０゜１．２．、、）を処理し、２段目のＡ／Ｄ変換
器４００が偶数番目の入力信号Ｖｉｎ（２ｉりを処理す
ることとなる。
トロールシーケンスは、１段目のＡ／Ｄ変換器３００に
比べ、ｎ／２ビツト分だけ遅れてから始まるようにして
おけば良い、このようなスイッチコントロールシーケン
スを行なうことによって、１段目のＡ／Ｄ変換器３００
が、奇数番目の入力信号Ｖｉｎ （２１＋１） （ｊ
！＝０゜１．２．、、）を処理し、２段目のＡ／Ｄ変換
器４００が偶数番目の入力信号Ｖｉｎ（２ｉりを処理す
ることとなる。
１段目のＡ／Ｄ変換器３００がβ番目の入力信号Ｖ ｉ
ｎＬｌ）ををｎ／２ビツトだけ処理した時に、２段目
のＡ／Ｄ変換器４００が１１番目の入力信号■ｉｎ （
１＋ｌ）の処理を始めるためには第１図のスイッチ５０
を２段目のＡ／Ｄ変換器４００へつなぎ、第３図の＠５
ＴＡＲＴ″という端子を“Ｌ”から＠Ｈ″へ変化させて
やれば良い。これにより“５ＴＡＲＴ”が“Ｈ”になる
とＡ／Ｄ変換器のスイッチは１ビツト目処理のコントロ
ールシーケンスになり、２ビツト目以降はその前のビッ
トの値がｂ （１） −１かｂ （１） −０かにより
、そのいずれかのコントロールシーケンスとなり、その
結果上記と同様にしてＡ／Ｄ変換が行なわれる。従って
、第１図のスイッチ５０と、１段目および２段目の“５
ＴＡＲＴ”端子を“Ｌ”と“Ｈ″の間で切り替えること
によって並行処理のできるＡ／Ｄ変換装置が実現できる
。
ｎＬｌ）ををｎ／２ビツトだけ処理した時に、２段目
のＡ／Ｄ変換器４００が１１番目の入力信号■ｉｎ （
１＋ｌ）の処理を始めるためには第１図のスイッチ５０
を２段目のＡ／Ｄ変換器４００へつなぎ、第３図の＠５
ＴＡＲＴ″という端子を“Ｌ”から＠Ｈ″へ変化させて
やれば良い。これにより“５ＴＡＲＴ”が“Ｈ”になる
とＡ／Ｄ変換器のスイッチは１ビツト目処理のコントロ
ールシーケンスになり、２ビツト目以降はその前のビッ
トの値がｂ （１） −１かｂ （１） −０かにより
、そのいずれかのコントロールシーケンスとなり、その
結果上記と同様にしてＡ／Ｄ変換が行なわれる。従って
、第１図のスイッチ５０と、１段目および２段目の“５
ＴＡＲＴ”端子を“Ｌ”と“Ｈ″の間で切り替えること
によって並行処理のできるＡ／Ｄ変換装置が実現できる
。
なお、上記実施例では、ｎビットのＡ／Ｄ変換を行なう
循環型スイッチドキャパシタＡ／Ｄ変換器を２個接続し
たＡ／Ｄ変換装置について説明したが、一般に第２図で
示した循環型スイッチドキャパシタＡ／Ｄ変換器をに個
（ただし、ｎ≧ｋ）接続し、ｋ個の入力信号を並行して
処理するＡ／Ｄ変換装置においても同様の効果を奏する
。ただし、この場合、第１段目（１≦ｌ≦ｋ）のＡ／Ｄ
変換器は、１段目に比べ−Ｘ（ｉ−１）ビット分ト だけ遅れてその動作を開始するように、”５ＴＡＲＴ”
端子をコントロールする必要がある。
循環型スイッチドキャパシタＡ／Ｄ変換器を２個接続し
たＡ／Ｄ変換装置について説明したが、一般に第２図で
示した循環型スイッチドキャパシタＡ／Ｄ変換器をに個
（ただし、ｎ≧ｋ）接続し、ｋ個の入力信号を並行して
処理するＡ／Ｄ変換装置においても同様の効果を奏する
。ただし、この場合、第１段目（１≦ｌ≦ｋ）のＡ／Ｄ
変換器は、１段目に比べ−Ｘ（ｉ−１）ビット分ト だけ遅れてその動作を開始するように、”５ＴＡＲＴ”
端子をコントロールする必要がある。
以上のようにこの発明によれば、循環型スイソチドキャ
パシタＡ／Ｄ変換器を複数並列配置して並行動作させる
ようにしたので、信号処理の時間を短縮するか、あるい
はサンプリングを細かくでき、単位時間当りの処理能力
を向上できる効果がある。
パシタＡ／Ｄ変換器を複数並列配置して並行動作させる
ようにしたので、信号処理の時間を短縮するか、あるい
はサンプリングを細かくでき、単位時間当りの処理能力
を向上できる効果がある。
第１図はこの発明の一実施例によるＡ／Ｄ変換装置の回
路図、第２図は従来の循環型スイッチドキャパシタＡ／
Ｄ変換器の回路図、第３図は該Ａ／ Ｄ ｉｌＩｍ５の
スイッチコントロールシーケンスを示す図、第４図は従
来のＡ／Ｄ変換器での信号処理を模式化して示した図、
第５図はこの発明の一実施例によるＡ／Ｄ変換装置での
信号処理を模式化して示した図である。 なお、図中、同一符号は同−又は相当部分を示す。
路図、第２図は従来の循環型スイッチドキャパシタＡ／
Ｄ変換器の回路図、第３図は該Ａ／ Ｄ ｉｌＩｍ５の
スイッチコントロールシーケンスを示す図、第４図は従
来のＡ／Ｄ変換器での信号処理を模式化して示した図、
第５図はこの発明の一実施例によるＡ／Ｄ変換装置での
信号処理を模式化して示した図である。 なお、図中、同一符号は同−又は相当部分を示す。
Claims (1)
- （１）キャパシタとオペアンプ、及びアナログスイッチ
を有する複数個の循環型スイッチドキャパシタＡ／Ｄ変
換器と、 入力アナログ信号を上記各循環型Ａ／Ｄ変換器に、並行
してＡ／Ｄ変換処理するように順次タイミングをずらせ
て入力する入力手段とを備えたことを特徴とするＡ／Ｄ
変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27260786A JPS63125020A (ja) | 1986-11-14 | 1986-11-14 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27260786A JPS63125020A (ja) | 1986-11-14 | 1986-11-14 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63125020A true JPS63125020A (ja) | 1988-05-28 |
Family
ID=17516283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27260786A Pending JPS63125020A (ja) | 1986-11-14 | 1986-11-14 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63125020A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541665A (en) * | 1993-12-22 | 1996-07-30 | Hitachi, Ltd. | Image processing apparatus with change over of clock signals |
| CN101789790A (zh) * | 2009-12-25 | 2010-07-28 | 深圳和而泰智能控制股份有限公司 | 利用一个i/o口实现a/d转换的方法和装置 |
-
1986
- 1986-11-14 JP JP27260786A patent/JPS63125020A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541665A (en) * | 1993-12-22 | 1996-07-30 | Hitachi, Ltd. | Image processing apparatus with change over of clock signals |
| CN101789790A (zh) * | 2009-12-25 | 2010-07-28 | 深圳和而泰智能控制股份有限公司 | 利用一个i/o口实现a/d转换的方法和装置 |
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