JP2010288091A - パイプライン型アナログ・ディジタル変換器およびその補正方法 - Google Patents
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Abstract
【解決手段】シリーズ接続されたステージ2,3はそれぞれ、入力されるアナログ信号をディジタルデータに変換して出力すると共に、変換後のディジタルデータをアナログ信号に変換し、入力アナログ信号との差をとって次段ステージへ出力する。オフセット補正回路15、第1ステージ誤差補正回路16、第2ステージ誤差補正回路20、加算回路18、19、22、D−FF18、19は、メモリ12から受けた誤差補正データによって第1、第2ステージ2,3から出力されるディジタルデータを補正する。
【選択図】図1
Description
本発明は、このような事情に鑑みてなされたもので、その目的は、誤差補正データを内部に長期間保持する必要がなく、外部から定期的に更新することができるパイプライン型ADCおよびその補正方法を提供することにある。
図1は本発明の一実施形態による4ビットパイプライン型ADCの構成を示すブロック図である。この図において、符号1はサンプルホールド回路であり、アナログ入力電圧を一時保持して第1ステージ2へ出力する。第1ステージ2は、内部に1.5bitSub−ADCおよび1.5bitSub−DAC(Digital-to-Analog converter)を有し、サンプルホールド回路1の出力を2ビットディジタルデータに変換し、データD11〜D10として出力すると共に、そのデータD11〜D10を再びアナログ電圧に変換し、さらに、入力されたアナログ電圧(サンプルホールド回路1の出力)との差をとって第2ステージ3へ出力する。
このパイプライン型ADCは、次のディジタル誤差補正を行う。
(1)オフセット補正
(2)サンプリングキャパシタの容量ミスマッチ補正
(2)の容量ミスマッチは、オフラインで取得された補正データを元に、各制御周期毎に外部から補正データを上書きする。補正データに基づきディジタル演算を実施する。
前述したステージ2、3に使用される比較器と増幅器のオフセット電圧は、変換精度自体には影響を与えない(非直線性誤差は生じず、入力信号にオフセットがあるように見える)。比較器の基準電圧のオフセット発生により、ロバートソンプロットの折り返し点がVin軸に対して左右にずれるが、ディジタル値として値はつながる。リファレンス電圧のオフセット量がVref/4以下であれば、特に補正処理は必要ない(図2)。一方、ステージ2、3内の増幅器のオフセット発生により、ロバートソンプロットの出力電圧がVout軸に対して上下にずれるが、ディジタル値として値はつながる。この場合、出力値には加法的にオフセットが載るので、出力値に対する(−オフセット値)の加算を実施して誤差補正する(図3)。
パイプライン型ADCのスタティックな変換精度を決める主要なバイアス誤差成分としては、以下の要因が挙げられる。
(1)サンプリングキャパシタの容量ミスマッチ
(2)不十分なOPアンプ利得
(3)スイッチ回路のフィードスルー誤差・電荷注入誤差
サンプル−ホールド回路においてソース側、フィードバック側のサンプリングキャパシタの容量にミスマッチがあり、本来の利得仕様とならないゲインの誤差はディジタル値の誤差とならない。単純にゲインが小さく、あるいは大きくなるのみである。ここで挙げる誤差補正の対象とはならない。本項で挙げる誤差補正の対象となるのは、比較器による量子化と増幅器による2倍利得との不整合が発生する状況におけるものであり、第1ステージ2、第2ステージ3に対してである。ロバートソンプロットの折り返し点における段付き量δは(ΔC/C)Vref となる(図4)。ステージ2、3の状態に応じ、δを出力値から加減算することにより補正することが可能となる(図5)。
Vin=VDACの点では容量変化に不感であり、Vin=0(Vinp−Vinm=0)の時を基準点として、変換値に誤差分を加算、減算して補正を行う。第1ステージ2におけるOTAの容量ミスマッチの影響は、第1ステージ2のADC出力のみではなく、第2ステージ3のADC出力にも加算されるので、第1ステージ2、第2ステージ3の両出力分の補正を行う。
(1) −Vref ≦ Vin < (−1/4)Vrefのとき、出力値に以下の補正値を加算する。
補正値(第1ステージ分) = −Dc1
補正値(第2ステージ分) = −Dc1
補正値 = 補正値(第1ステージ分)+補正値(第2ステージ分) = −2Dc1
(2) −1/4 Vref ≦ Vin < +1/4 Vrefのとき
補正無し (補正値=0)
補正値(第1ステージ分) = Dc1
補正値(第2ステージ分) = Dc1
補正値 = 補正値(第1ステージ分)+補正値(第2ステージ分) = +2 Dc1
(1) −Vref ≦ Vin < −1/4 Vrefのとき →D11〜D10=00(bin)のとき
(2) −1/4 Vref ≦ Vin < +1/4 Vrefのとき →D11〜D10=01(bin)のとき
(3) +1/4 Vref ≦ Vin < +Vrefのとき →D11〜D10=10(bin)のとき
D11〜D10の値により、出力値に以下の補正値を加算する。
(1) D11〜D10=00(bin)のとき
補正値 = −2 Dc1
(2) D11〜D10=01(bin)のとき
補正値 = 0
(3) D11〜D10=10(bin)のとき
補正値 = +2Dc1
第1ステージ2と同様に、第2ステージ3でもVin = 0(Vinp − Vinm = 0)の時を基準点として、変換値に誤差分を加算、減算して補正を行う。ただし、第2ステージ3では入力に対する出力の折り返し点が多いことから以下の場合分けが必要となる。なお、Dc2はメモリ12から出力される補正データである。
補正値 = 補正値(第2ステージ分) = −2Dc2
(2) (−5/8)Vref ≦ Vin < (−3/8)Vrefのとき、出力値に以下の補正値を加算する。
補正値 = 補正値(第2ステージ分) = −Dc2
(3) (−3/8)Vref ≦ Vin < (−2/8)Vrefのとき
補正無し(補正値=0)
(4) (−2/8)Vref ≦ Vin <(−1/8)Vrefのとき、出力値に以下の補正値を加算する。
補正値 = 補正値(第2ステージ分) = −Dc2
(5) (−1/8)Vref ≦ Vin < (+1/8)Vrefのとき
補正無し(補正値=0)
補正値 = 補正値(第2ステージ分) = +Dc2
(7) (+2/8)Vref ≦ Vin < (+3/8)Vrefのとき
補正無し (補正値=0)
(8) (+3/8)Vref ≦ Vin < (+5/8)Vrefのとき、出力値に以下の補正値を加算する。
補正値 = 補正値(第2ステージ分) = +Dc2
(9) (+5/8)Vref ≦ Vin < +Vrefのとき、出力値に以下の補正値を加算する。
補正値 = 補正値(第2ステージ分) = +2Dc2
(1) −Vref ≦ Vin < (−5/8)Vrefのとき →D11〜D10=00(bin)かつD21〜D20=00(bin)のとき
(2) (−5/8)Vref ≦ Vin < (−3/8)Vrefのとき →D11〜D10=00(bin)かつD21〜D20=01(bin)のとき
(3) (−3/8)Vref ≦ Vin < (−2/8)Vrefのとき →D11〜D10=00(bin)かつD21〜D20=10(bin)のとき
(4) (−2/8)Vref ≦ Vin < (−1/8)Vrefのとき →D11〜D10=01(bin)かつD21〜D20=00(bin)のとき
(5) (−1/8)Vref ≦ Vin < (+1/8)Vrefのとき →D11〜D10=01(bin)かつD21〜D20=01(bin)のとき
(6) (+1/8)Vref ≦ Vin < (+2/8)Vrefのとき →D11〜D10=01(bin)かつD21〜D20=10(bin)のとき
(7) (+2/8)Vref ≦ Vin < (+3/8)Vrefのとき →D11〜D10=10(bin)かつD21〜D20=00(bin)のとき
(8) (+3/8)Vref ≦ Vin < (+5/8)Vrefのとき →D11〜D10=10(bin)かつD21〜D20=01(bin)のとき
(9) +5/8Vref ≦ Vin < +Vrefのとき →D11〜D10=10(bin)かつD21〜D20=10(bin)のとき
D11〜D10及びD21〜D20の値により、出力値に以下の補正値を加算する。
(1) D11〜D10=00(bin)かつD21〜D20=00(bin)のとき
補正値 = −2 Dc2
(2) D11〜D10=00(bin)かつD21〜D20=01(bin)のとき
補正値 = −Dc2
(3) D11〜D10=00(bin)かつD21〜D20=10(bin)のとき
補正値 = 0
(4) D11〜D10=01(bin)かつD21〜D20=00(bin)のとき
補正値 = −Dc2
(5) D11〜D10=01(bin)かつD21〜D20=01(bin)のとき
補正値 = 0
補正値 = +Dc2
(7) D11〜D10=10(bin)かつD21〜D20=00(bin)のとき
補正値 = 0
(8) D11〜D10=10(bin)かつD21〜D20=01(bin)のとき
補正値 = +Dc2
(9) D11〜D10=10(bin)かつD21〜D20=10(bin)のとき
補正値 = +2 Dc2
第1ステージにおいてCs/Cf =1.1の場合の容量ミスマッチがある場合の第1ステージ2、第2ステージ3それぞれの入出力電圧関係を図6に示す。また、補正値としてDc1=10111binを設定したときのディジタル出力値を図7に示す。
2…第1ステージ
3…第2ステージ
6〜8、18、21、27、29…D−FF
11…マイクロプロセッサ
12…メモリ
15…オフセット誤差補正回路
16…第1ステージ誤差補正回路
20…第2ステージ誤差補正回路
Claims (8)
- シリーズ接続された複数のステージであって、入力されるアナログ信号をディジタルデータに変換して出力すると共に、変換後のディジタルデータをアナログ信号に変換し、入力アナログ信号との差をとって次段ステージへ出力する複数のステージと、
外部回路から受けた誤差補正データによって前記複数のステージから出力されるディジタルデータを補正する補正手段と、
を具備することを特徴とするパイプライン型アナログ・ディジタル変換器。 - 前記補正手段は、出力ディジタルデータのオフセット補正を行なうオフセット補正手段と、各ステージ内のサンプリングキャパシタの容量ミスマッチを補正する容量ミスマッチ補正手段とを具備することを特徴とする請求項1に記載のパイプライン型アナログ・ディジタル変換器。
- 前記オフセット補正手段は、出力ディジタルデータから補正量を計算して補正を実行することを特徴とする請求項2に記載のパイプライン型アナログ・ディジタル変換器。
- 前記容量ミスマッチ補正手段は、前記複数のステージの各ディジタル出力データに応じて補正データを決定し、決定した補正データによって補正を実行することを特徴とする請求項2に記載のパイプライン型アナログ・ディジタル変換器。
- シリーズ接続された複数のステージであって、入力されるアナログ信号をディジタルデータに変換して出力すると共に、変換後のディジタルデータをアナログ信号に変換し、入力アナログ信号との差をとって次段ステージへ出力する複数のステージを具備するパイプライン型アナログ・ディジタル変換器において、
外部回路から受けた誤差補正データによって前記複数のステージから出力されるディジタルデータを補正することを特徴とするパイプライン型アナログ・ディジタル変換器の誤差補正方法。 - 前記補正処理は、出力ディジタルデータのオフセット補正を行なうと共に、各ステージ内のサンプリングキャパシタの容量ミスマッチを補正する処理であることを特徴とする請求項5に記載のパイプライン型アナログ・ディジタル変換器の誤差補正方法。
- 前記オフセット補正処理は、出力ディジタルデータから補正量を計算して補正を実行する処理であることを特徴とする請求項6に記載のパイプライン型アナログ・ディジタル変換器の誤差補正方法。
- 前記容量ミスマッチ補正処理は、前記複数のステージの各ディジタル出力データに応じて補正データを決定し、決定した補正データによって補正を実行する処理であることを特徴とする請求項6に記載のパイプライン型アナログ・ディジタル変換器の誤差補正方法。
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