JP2014103438A - Ａｄコンバータ - Google Patents

Abstract

【課題】自己オフセット補正可能なＡＤコンバータを提供する。
【解決手段】アナログ入力信号Ｓを保持するサンプルホールド回路１６と、アナログ入力信号ＳとＤＡＣアナログ出力信号を比較し、コンパレータ出力信号を出力するコンパレータ１８と、コンパレータ出力信号を受信し、ＡＤ変換値出力信号Ａ０を出力する逐次比較レジスタ２２と、ＡＤ変換値出力信号Ａ０およびＤＡＣ値外部設定信号Ａ１を受信し、ＤＡＣアナログ出力信号を出力するＤＡコンバータ２０と、ＡＤ変換値出力信号Ａ０と第１ＤＡＣ値外部設定信号Ａ１を比較し、差分量を補正値Δとして算出する減算器２６とを備える。
【選択図】図２

Description

本発明は、ＡＤコンバータ(Analog to Digital Convertor)に関し、特に、自己オフセット補正可能なＡＤコンバータに関する。

一般的に、外部からオフセット補正を行うＡＤコンバータは提案されている（例えば、特許文献１〜３参照。）。

特許第２５５２３０４号公報 特公平７−８３２６６号公報 特公平７−５６９４１号公報

外部からオフセット補正を行うＡＤコンバータでは、装置構成が複雑化する。

本発明の目的は、自己オフセット補正可能なＡＤコンバータを提供することにある。

本発明の一態様によれば、アナログ入力信号を保持するサンプルホールド回路と、前記アナログ入力信号とＤＡＣアナログ出力信号を比較し、コンパレータ出力信号を出力するコンパレータと、前記コンパレータ出力信号を受信し、ＡＤ変換値出力信号を出力する逐次比較レジスタと、前記ＡＤ変換値出力信号および第１ＤＡＣ値外部設定信号を受信し、前記ＤＡＣアナログ出力信号を出力するＤＡコンバータと、前記ＡＤ変換値出力信号と前記第１ＤＡＣ値外部設定信号を比較し、差分量を補正値として算出する減算器とを備えるＡＤコンバータが提供される。

本発明によれば、自己オフセット補正可能なＡＤコンバータを提供することができる。

基本技術に係るＡＤコンバータの模式的回路ブロック構成図。 実施の形態に係るＡＤコンバータの模式的回路ブロック構成図。 実施の形態に係るＡＤコンバータのオフセット誤差の説明図。 実施の形態に係るＡＤコンバータにおける表示値とアナログ入力電圧との関係を示す図。 実施の形態に係るＡＤコンバータの詳細な回路ブロック構成図。 実施の形態に係るＡＤコンバータの動作フローを示すフローチャート図。 実施の形態に係るＡＤコンバータの制御タイミングのタイミングチャート図。

次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。

以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。

基本技術に係るＡＤコンバータ１０ａの模式的回路ブロック構成は、図１に示すように表され、実施の形態に係るＡＤコンバータ１０の模式的回路ブロック構成は、図２に示すように表される。

基本技術に係るＡＤコンバータ１０ａは、図１に示すように、バッファ回路１５と、サンプルホールド（Ｓ／Ｈ）回路１６と、コンパレータ１８と、ＤＡコンバータ（ＤＡＣ:Digital to Analog Convertor）２０と、逐次比較レジスタ（ＳＡＲ：Successive Approximation Register）２２と、タイミング制御回路３０とを備える。

基本技術に係るＡＤコンバータ１０ａにおいては、アナログ入力信号ＳとＤＡＣ２０のＤＡＣアナログ出力信号ｓ６をコンパレータ１８において逐次比較してＡＤ変換を実施し、ＳＡＲ２２からＡＤ変換値出力信号Ａ０を出力する。

実施の形態に係るＡＤコンバータ１０は、図２に示すように、図１に示した基本技術に係るＡＤコンバータ１０ａに、さらに、減算器２６と、補正値レジスタ２８とを備える。

実施の形態に係るＡＤコンバータ１０は、図２に示すように、アナログ入力信号Ｓを保持するＳ／Ｈ回路１６と、アナログ入力信号ＳとＤＡＣアナログ出力信号ｓ６を比較し、コンパレータ出力信号ｓ３を出力するコンパレータ１８と、コンパレータ出力信号ｓ３を受信し、ＡＤ変換値出力信号Ａ０を出力するＳＡＲ２２と、ＡＤ変換値出力信号Ａ０および第１ＤＡＣ値外部設定信号Ａ１を受信し、ＤＡＣアナログ出力信号ｓ６を出力するＤＡＣ２０と、ＡＤ変換値出力信号Ａ０と第１ＤＡＣ値外部設定信号Ａ１を比較し、差分量を補正値Δとして算出する減算器２６とを備える。例えば、第１ＤＡＣ値外部設定信号Ａ１が１０ビットデータ「１０１０１１０１１１」であり、ＡＤ変換値出力信号Ａ０が１０ビットデータ「１０１０１１０１０１」であるとすると、補正値Δは１０ビットデータ「００００００００１０」となる。

実施の形態に係るＡＤコンバータ１０においては、図２に示すように、第１ＤＡＣ値外部設定信号Ａ１に補正値Δを加えた第２ＤＡＣ値外部設定信号Ａ１をＤＡＣ２０に入力することによって、自己オフセット補正を実行可能である。

また、実施の形態に係るＡＤコンバータ１０においては、図２に示すように、ＳＡＲ２２に接続され、ＳＡＲのタイミング制御を行うタイミング制御回路３０をさらに備えていても良い。

また、実施の形態に係るＡＤコンバータ１０においては、図２に示すように、タイミング制御回路３０、ＳＡＲ２２、および減算器２６は、デジタル信号を取り扱うことからこれらの構成要素は１つのロジック回路３２として構成されていても良い。

また、実施の形態に係るＡＤコンバータ１０においては、図２に示すように、ロジック回路３２内に配置され、補正値Δを記憶する補正値レジスタ２８をさらに備えていても良い。

また、実施の形態に係るＡＤコンバータ１０においては、図２に示すように、Ｓ／Ｈ回路１６に接続されるバッファ回路１５をさらに備え、アナログ入力信号Ｓは、バッファ回路１５を介してＳ／Ｈ回路１６に入力されていても良い。すなわち、バッファ回路１５は、アナログ入力信号Ｓを受信するための回路であり、サンプルホールド（Ｓ／Ｈ）回路１６に接続される。

Ｓ／Ｈ回路１６は、バッファ回路１５から供給されたアナログ入力信号Ｓをコンデンサに保持する回路であり、コンパレータ１８に接続される。

コンパレータ１８は、ＡＤコンバータ１０のアナログ入力信号Ｓ（Ｓ／Ｈ回路１６のサンプルホールド機能でホールドされている）と、ＤＡＣ２０のＤＡＣアナログ出力信号ｓ６とを比較するための回路であり、ＳＡＲ２２に接続される。コンパレータ１８における比較結果は、ハイ（High）かロー（Low）の２レベルとなる。

タイミング制御回路３０は、動作クロック信号ＣＬＫおよび開始信号ＳＴＡＲＴに基づいて、動作タイミング信号をＳＡＲ２２に供給する回路であり、同時に変換ステータス信号を出力する。

ＳＡＲ２２は、タイミング制御回路３０から供給される動作クロック信号ＣＬＫおよび開始信号ＳＴＡＲＴに基づいて、ビット数に応じたデジタル値をラッチする機能を有する。すなわち、ＳＡＲ２２は、コンパレータ１８のコンパレータ出力信号ｓ３を逐次比較し、ＬＳＢ(Least Significant Bit)からＭＳＢ(Most Significant Bit)の範囲のビット数に応じてラッチされたＡＤ変換値出力信号（Digital Output）Ａ０を出力する回路であり、ＤＡＣ２０に接続される。

ＤＡＣ２０は、ＳＡＲ２２から入力されたＡＤ変換値出力信号Ａ０を分解能ＮビットでＤＡＣアナログ出力信号ｓ６に変換するための回路であり、このＤＡＣアナログ出力信号ｓ６は、コンパレータ１８に供給される。

ＤＡＣ２０は、ＡＤコンバータ１０のアナログ入力信号Ｓのアナログ入力電圧範囲と同じアナログ信号出力範囲を有している。ＤＡＣ２０のＤＡＣアナログ出力信号ｓ６は、ＺＥＲＯ（ゼロ）からＦＳＲ（フルスケール）の範囲を有している。

減算器２６は、ＳＡＲ２２から出力されるＭＳＢからＬＳＢまでのＡＤ変換値出力信号Ａ０と、外部から供給されるＤＡＣ値外部設定信号Ａ１との差分量を補正値Δとして算出するための回路である。

補正値レジスタ２８は、減算器２６により算出された差分量を補正値Δとして記憶するためのレジスタである。

さらに、実施の形態に係るＡＤコンバータ１０においては、図２に示すように、外部から供給される第１ＤＡＣ値外部設定信号Ａ１に、補正値Δを加算した第２ＤＡＣ値外部設定信号Ａ１が、ＤＡＣ２０に供給される。

実施の形態に係るＡＤコンバータ１０においては、ＡＤコンバータ１０の中で自己補正データを作成し、ＤＡＣアナログ出力信号ｓ６によって、コンパレータ入力データを補正してＡＤ変換値出力信号を出力することができる。

また、実施の形態に係るＡＤコンバータ１０においては、繰り返し定期的に補正を実行し、ダイナミックに補正制御を実行することができる。

変換スタートは、開始信号ＳＴＡＲＴおよび動作クロック信号ＣＬＫによって開始される。最初のクロックでＤＡＣアナログ出力信号ｓ６は、ＭＳＢ＝“１”のアナログ値を出力する（他のビットは“０”）。ＭＳＢのアナログ値は、バイナリの関係でＦＳＲの１／２の重みを有する。すなわち、最初にＭＳＢ＝“１”の出力（ＦＳＲ／２）とアナログ値Ｓがコンパレータ１８で比較され、Ｓ＞ＭＳＢならばＭＳＢ＝“１”、Ｓ＜ＭＳＢならばＭＳＢ＝“０”の比較をして、そのロジック値（ハイかロー、１か０）をラッチする。

次のステップでは、次のクロックでＢｉｔ２＝“１”の出力（ＭＳＢの１／２、ＦＳＲの１／４の重み）とアナログ値Ｓが比較され、ＭＳＢと同様に、Ｓ＞Ｂｉｔ２ならばＢｉｔ２＝“１”、Ｓ＜Ｂｉｔ２ならばＢｉｔ２＝“０”の値がラッチされる。以下、Ｂｉｔ３、Ｂｉｔ４、Ｂｉｔ５、…、ＬＳＢまでの分解能Ｎビット分が逐次比較され、最終的に分解能の最小単位ＬＳＢまでの精度でアナログ値がデジタル値に変換される。

別の表現をすれば、アナログ入力信号ＳとＤＡＣ２０のＤＡＣアナログ出力信号（量子化誤差を含む）ｓ６が同じになるようにＤＡＣ出力を調整し、Ｓ＝ＤＡＣ出力となるＤＡＣ２０の入力デジタル値（ＳＡＲ２２のＡＤ変換値出力信号）がアナログ入力信号Ｓをデジタル値に変換したデジタルデータとなる。

（オフセット誤差）
オフセット誤差ΔＶ_sとは、ＡＤコンバータ１０の内部で発生する電圧誤差をいう。実施の形態に係るＡＤコンバータ１０におけるオフセット誤差ΔＶ_sは、図３に示すように定義される。すなわち、図３に示すように、アナログ入力電圧がバイポーラ（＋−ＦＳＲ）の場合、入力電圧０Ｖでのデジタル出力は、ゼロ・コードが理想（誤差なし）であるが、実際には、０Ｖからの電圧誤差ΔＶ_sを有しており、これをオフセット誤差と定義している。

（積分直線性誤差）
実施の形態に係るＡＤコンバータ１０における表示値とアナログ入力電圧との関係は、模式的に図４に示すように表される。図４においては、分解能を１００とした場合における規格化されたアナログ入力電圧に対する表示値（デジタル値）が示されている。直線１０１は、理想的なＡＤ変換におけるアナログ入力電圧に対する表示値（デジタル値）を示している。一方、曲線１０２は、実際のＡＤ変換におけるアナログ入力電圧に対する表示値（デジタル値）を示している。図４に示すように、アナログ入力電圧が０における曲線１０２の値が、表示値オフセット誤差ΔＯＦＦＳＥＴとなる。また、アナログ入力電圧が１（フルスケール電圧ＦＳ）における曲線１０２の値が、フルスケール誤差ΔＦＳとなる。また、直線１０３は、エンドポイントラインと呼ばれ、ＡＤコンバータの表示値オフセット誤差ΔＯＦＦＳＥＴとフルスケール誤差ΔＦＳを調整した後、ゼロ点とフルスケール点を結んだ直線である。

ここで、積分直線性誤差（ＩＮＬ：Integral Non-linearity Error）とは、図４において、直線１０１と直線１０３の交差点Ａにおけるアナログ入力電圧の値と、その表示値を示す実際のＡＤ変換におけるアナログ入力電圧の値（交差点Ｂにおけるアナログ入力電圧の値）との差で定義される。

実施の形態に係るＡＤコンバータ１０においては、補正量対象としてオフセット誤差ΔＶ_sのみならず、積分直線性誤差（ＩＮＬ）を扱うことも可能である。

実施の形態に係るＡＤコンバータ１０においては、外部から供給されるＤＡＣ値外部設定信号Ａ１と、ＤＡＣ２０からコンパレータ１８、ＳＡＲ２２を経由してラッチされたＡＤ変換値出力信号Ａ０との差分量を補正値Δとして算出して、オフセット誤差を検出する可能であるため、このオフセット誤差をＡＤコンバータ１０内部において自己オフセット補正することができる。

ＳＡＲ２２でラッチされたＡＤ変換値出力信号Ａ０は、ＡＤ変換の量子化（ＡＤ変換）された分解能に相応したデジタルデータとなり、パラレルで出力される。このパラレルデータは、パラレルーシリアル変換されてシリアルデータとして出力されていても良い。

（詳細回路ブロック構成）
実施の形態に係るＡＤコンバータ１０の詳細な回路ブロック構成は、図５に示すように表され、動作フローを示すフローチャート図は、図６に示すように表され、制御タイミングのタイミングチャート図は、図７に示すように表される。

実施の形態に係るＡＤコンバータ１０は、図５に示すように、スイッチ１２・１４と、Ｓ／Ｈ回路１６と、コンパレータ１８と、ＤＡＣ２０と、ロジック回路３２とを備える。

ロジック回路３２は、図５に示すように、ＳＡＲ２２と、Ａ／Ｄ値レジスタ２４と、減算器２６と、補正値レジスタ２８と、タイミング制御回路３０と、セレクタ３１とを備える。

ここで、ＡＤＩＮはアナログ入力信号、ＤＡＣＯＵＴはＤＡＣアナログ出力信号、ＡＤＯＮはＡＤ変換開始イネーブル信号、ＡＤＲＳＴはＡＤ動作リセット信号、ＡＤＣＬＫはＡＤ動作クロック信号、ＤＡＣ＿ＤＡＴＡはＤＡＣ値外部設定信号、ＴＲＩＭＯＮは補正変換イネーブル信号、ＡＤ＿ＤＡＴＡはＡＤ変換値出力信号、ＡＤ＿ＦＬＧはＡＤ＿ＤＡＴＡ確定フラグ信号、ＲＥＶ＿ＤＡＴＡは補正値をそれぞれ示す。

実施の形態に係るＡＤコンバータ１０は、図５に示すように、Ｓ／Ｈ回路１６に接続され、アナログ入力信号ＡＤＩＮ（ｓ１）、ＤＡＣアナログ出力信号ｓ６の入力を切り替える第１スイッチ（ＳＷ１）１２と、ＤＡＣ２０に接続され、ＤＡＣアナログ出力信号ｓ６の出力をコンパレータ１８若しくは第１スイッチ（ＳＷ１）１２に切り替えて供給可能な第２スイッチ（ＳＷ２）１４とをさらに備えていても良い。

すなわち、第１スイッチ（ＳＷ１）１２は、ポート１〜３のいずれかを入力ポートとして切り替える。第１スイッチ（ＳＷ１）１２において、ポート１が選択されると、ＡＤコンバータ１０のアナログ入力信号ＡＤＩＮ（ｓ１）が入力され、ポート２が選択されると、オープン（ＯＰＥＮ）状態となる。一方、ポート３が選択されると、第２スイッチ（ＳＷ２）１４からＤＡＣアナログ出力信号ｓ６が入力される。

第２スイッチ（ＳＷ２）１４は、ポート１又はポート２のいずれかを出力ポートとして切り替える。第２スイッチ（ＳＷ２）１４において、ポート１が選択されると、コンパレータ１８へＤＡＣアナログ出力信号ｓ６が供給され、ポート２が選択されと、第１スイッチ（ＳＷ１）１２へＤＡＣアナログ出力信号ｓ６が供給される。

このように、第１スイッチ（ＳＷ１）１２・第２スイッチ（ＳＷ２）１４は、入出力を切り替えることができるので、通常変換時には、第１スイッチ（ＳＷ１）１２及び第２スイッチ（ＳＷ２）１４共に、ポート１に切り替える。補正変換時には、第１スイッチ（ＳＷ１）１２をポート２に切り替えオープン状態にすると共に、第２スイッチ（ＳＷ２）１４を第１スイッチ（ＳＷ１）１２側（ポート２）に切り替えた後、第１スイッチ（ＳＷ１）１２をＤＡコンバータ側（ポート３）に切り替え、コンデンサＣの充電が完了後、第１スイッチ（ＳＷ１）１２をオープン状態（ポート２）に切り替えると共に、第２スイッチ（ＳＷ２）１４をコンパレータ側（ポート１）に切り替える。すなわち、補正変換処理モードにおいては、第１スイッチ（ＳＷ１）１２をオープン状態に切り替えると共に、第２スイッチ（ＳＷ２）１４を第１スイッチ（ＳＷ１）１２側に切り替えた後、第１スイッチ（ＳＷ１）１２をＤＡＣ２０側に切り替え、Ｓ／Ｈ回路１６のコンデンサＣの充電が完了後、第１スイッチ（ＳＷ１）１２をオープン状態に切り替えると共に、第２スイッチ（ＳＷ２）１４をコンパレータ１８側に切り替えている。

Ｓ／Ｈ回路１６は、第１スイッチ（ＳＷ１）１２から供給されたアナログ入力信号ｓ１又はＤＡＣアナログ出力信号ｓ６を十分な時間だけ保持することによりアナログ入力信号ｓ２を出力する。すなわち、Ｓ／Ｈ回路１６のコンデンサＣには、第１スイッチ（ＳＷ１）１２から供給されたアナログ入力信号ｓ１又はＤＡＣアナログ出力信号ｓ６が供給され、蓄電される必要がある。

コンパレータ１８は、アナログ入力信号ｓ２（Ｓ／Ｈ回路１６のサンプルホールド機能でホールドされている）と、第２スイッチ（ＳＷ２）１４から出力されたＤＡＣアナログ出力信号ｓ５とを比較し、コンパレータ出力信号ｓ３を、ロジック回路３２内のＳＡＲ２２に出力する。

コンパレータ出力信号ｓ３は、ハイ（High）かロー（Low）の２レベルとなる。

ＤＡＣ２０には、ＡＤコンバータ１０の外部から供給されるＤＡＣ値外部設定信号ＤＡＣ＿ＤＡＴＡ［１０：０］に、補正値Δを加算したデジタル入力信号Ａ１がロジック回路３２から供給される。ＤＡＣ２０において、このデジタル入力信号Ａ１はＤＡＣアナログ出力信号ｓ６に変換され、ＤＡＣアナログ出力信号ｓ６は第２スイッチ（ＳＷ２）１４に供給される。

ＳＡＲ２２は、タイミング制御回路３０から出力される制御信号ｃ３に基づいて、分解能に応じたＡＤ変換値出力信号ｓ４をラッチする。すなわち、ＳＡＲ２２は、コンパレータ出力信号ｓ３を逐次比較し、ＬＳＢからＭＳＢの範囲のビット数に応じてラッチされたＡＤ変換値出力信号ｓ４を出力する。

実施の形態に係るＡＤコンバータ１０は、図５に示すように、ロジック回路３２内にＳＡＲに接続されて配置され、ＡＤ変換値出力信号Ａ０を蓄積すると共に、ＡＤ変換値出力信号Ａ０を減算器２６に供給するＡ／Ｄ値レジスタ２４をさらに備えていても良い。Ａ／Ｄ値レジスタ２４は、ＳＡＲ２２から出力されるＭＳＢからＬＳＢまでのＡＤ変換値出力信号をＡ／Ｄ値として一時的に記憶する。

減算器２６は、Ａ／Ｄ値レジスタ２４から出力されるＡＤ変換値出力信号ＡＤ＿ＤＡＴＡ［１０：０］と、外部から供給されるＤＡＣ値外部設定信号ＤＡＣ＿ＤＡＴＡ［１０：０］との差分量を補正値（Δ）として算出する。

補正値レジスタ２８は、減算器２６により算出された差分量を補正値Δとして一時的に記憶する。補正値Δ（ＲＥＶ＿ＤＡＴＡ）は、ＡＤコンバータ１０の外部に出力可能である。

実施の形態に係るＡＤコンバータ１０において、タイミング制御回路３０は、図５に示すように、さらに第１スイッチ（ＳＷ１）１２、第２スイッチ（ＳＷ２）１４、ＤＡＣ２０に接続され、外部から供給される補正変換イネーブル信号ＴＲＩＭＯＮに基づいて、第１スイッチ（ＳＷ１）１２、第２スイッチ（ＳＷ２）１４、ＤＡＣ２０のタイミング制御を行う。すなわち、タイミング制御回路３０は、外部のＣＰＵ３４から供給される補正変換イネーブル信号ＴＲＩＭＯＮに基づいて、実施の形態に係るＡＤコンバータ１０全体の制御を行う。具体的には、タイミング制御回路３０は、スイッチ１２・１４に制御信号ｃ１を供給し、ＤＡＣ２０に制御信号ｃ２を供給し、ＳＡＲ２２に制御信号ｃ３を供給し、Ａ／Ｄ値レジスタ２４に制御信号ｃ４を供給し、補正値レジスタ２８に制御信号ｃ５を供給し、セレクタ３１に制御信号ｃ６を供給する。

セレクタ３１は、補正変換イネーブル信号ＴＲＩＭＯＮに基づいて、外部から供給されるＤＡＣ値外部設定信号ＤＡＣ＿ＤＡＴＡ[Ｎ：０]（Ａ１：ｓ７）又はタイミング制御回路３０から供給される制御信号ｃ６を選択する。すなわち、実施の形態に係るＡＤコンバータ１０は、図５に示すように、ロジック回路３２内に配置され、外部から供給される補正変換イネーブル信号ＴＲＩＭＯＮに基づいて、外部から供給されるＤＡＣ値外部設定信号ＤＡＣ＿ＤＡＴＡ［Ｎ：０］（Ａ１）又はタイミング制御回路３０から供給される制御信号ｃ６を選択するセレクタ３１をさらに備えていても良い。

実施の形態に係るＡＤコンバータ１０においては、外部から供給されるＤＡＣ値外部設定信号ＤＡＣ＿ＤＡＴＡと、ＡＤ変換値出力信号ＡＤ＿ＤＡＴＡ［１０：０］との差分量を補正値Δとして算出し、オフセット誤差を検出することができる。

また、実施の形態に係るＡＤコンバータ１０においては、アナログ入力信号ＡＤＩＮとＤＡＣ２０のＤＡＣアナログ出力信号ｓ６を逐次比較しながら、ＡＤ変換を実施し、ＳＡＲ２２からＡＤ変換値出力信号ｓ４を出力すると共に、オフセット誤差を検出して、ＤＡＣ２０に対してフィードバックすることによって、このオフセット誤差を自己補正することができる。

実施の形態に係るＡＤコンバータ１０において、第１スイッチ（ＳＷ１）１２には、バッファ回路が開示されていないが、図２と同様に、バッファ回路１５を備えていても良い。すなわち、実施の形態に係るＡＤコンバータ１０は、図５の構成においても、図２の構成と同様に、Ｓ／Ｈ回路１６に接続されるバッファ回路１５をさらに備え、アナログ入力信号Ｓは、バッファ回路１５を介して入力される構成を採用しても良い。

また、実施の形態に係るＡＤコンバータ１０において、ＤＡＣ２０の回路構成としては、例えば、抵抗ラダー型、電荷配分型などの方式を適用可能である。

また、実施の形態に係るＡＤコンバータ１０において、補正値レジスタ２８に蓄積する補正値Δは、フルスケールを取り扱う場合には、各ＬＳＢ毎の補正量を記憶するために、例えば、階層構造のメモリを適用しても良い。また、この場合には、メモリ容量が増大することから、外部にメモリを有する構成を採用しても良い。

また、実施の形態に係るＡＤコンバータ１０においては、補正量対象としてオフセット誤差について説明したが、積分直線性誤差（ＩＮＬ）を補正対象とすることも可能である。ＩＮＬにおいては、ＭＳＢからＬＳＢの全ビット若しくは使用する範囲内の全ビットにおいて各ＬＳＢ毎に補正することによって、ＡＤコンバータ１０内において自己補正することが可能である。ただし、ＭＳＢからＬＳＢの全ビット若しくは使用する範囲内の全ビットにおいて、ＬＳＢ毎の補正量を記憶するためのメモリが必要となる。

実施の形態に係るＡＤコンバータ１０の動作フローを示すフローチャートは、図６に示すように表され、実施の形態に係るＡＤコンバータ１０の制御タイミングのタイミングチャートは、図７に示すように表される。

まず、図７に示すように、時刻ｔ＝０において、ＡＤ制御は、通常変換状態にある。ＡＤ変換開始イネーブル信号ＡＤＯＮはオン状態、補正変換イネーブル信号ＴＲＩＭＯＮはオフ（ローレベル）状態、ＤＡＣ値外部設定信号ＤＡＣ＿ＤＡＴＡはオフ状態、スイッチ（ＳＷ１）はＡＤＩＮ入力からＨＯＬＤに切替られ、アナログ入力信号ｓ２にはＡＤＩＮが保持され、減算器２６はＯＦＦ、ＡＤ変換値出力信号ＡＤ＿ＤＡＴＡはＡＤＤＡＴＡ（Ｎ−２）に等しく、補正値レジスタ２８には、補正ＤＡＴＡは蓄積されていない。

（ａ）ステップＳＴ０において、図６に示すように、補正モード信号がＯＮか否かを判定する。すなわち、時刻ｔ１において、外部のＣＰＵ３４から補正変換イネーブル信号ＴＲＩＭＯＮが供給されると、補正モード信号がＯＮと判定される。

（ｂ）ステップＳＴ０において、補正モード信号がＯＮと判定される（ＹＥＳ）と、補正変換処理モードに移行する。ステップＳＴ０において、補正モード信号がＯＦＦと判定される（ＮＯ）と、ステップＳＴ７に移行し、通常変換であるＡＤ変換処理モードを実行後、ステップＳＴ０に戻る。

また、図７に示すように、時刻ｔ１においては、ＡＤ制御はＡＤ変換制御状態、ＡＤ変換開始イネーブル信号ＡＤＯＮはオン状態、補正変換イネーブル信号ＴＲＩＭＯＮはオフ状態（ローレベル）からオン（ハイレベル）状態に移行し、ＤＡＣ値外部設定信号ＤＡＣ＿ＤＡＴＡはＤＡＣ＿ＤＡＴＡ［Ｎ：０］、スイッチ（ＳＷ１）はＨＯＬＤ状態を保持、アナログ入力信号ｓ２はＡＤＩＮを保持、減算器２６はＯＦＦ、ＡＤ変換値出力信号ＡＤ＿ＤＡＴＡはＡＤＤＡＴＡ（Ｎ−２）に等しく、補正値レジスタ２８には補正ＤＡＴＡは蓄積されていない。

（ｃ）次に、ステップＳＴ１において、図６に示すように、ＤＡＣ２０を、ＳＴＡＴＥ制御から補正制御へ切り替える。

また、図７に示すように、時刻ｔ２においては、ＡＤ制御はＡＤ変換制御状態から停止状態に移行し、ＡＤ変換開始イネーブル信号ＡＤＯＮはオン状態、補正変換イネーブル信号ＴＲＩＭＯＮはオン（ハイレベル）状態を保持、ＤＡＣ値外部設定信号ＤＡＣ＿ＤＡＴＡはＤＡＣ＿ＤＡＴＡ［Ｎ：０］、スイッチ（ＳＷ１）１２はＨＯＬＤ状態を保持、アナログ入力信号ｓ２はＨＯＬＤ状態を保持、減算器２６はＯＦＦ、ＡＤ変換値出力信号ＡＤ＿ＤＡＴＡはＡＤＤＡＴＡ（Ｎ−１）に等しくなる。補正値レジスタ２８には補正ＤＡＴＡは蓄積されていない。

（ｄ）次に、ステップＳＴ２において、図６に示すように、ＰＩＮからＤＡＣに入力を切り替える。すなわち、スイッチ（ＳＷ１）１２をポート２（ＯＰＥＮ状態）に切り替え、スイッチ（ＳＷ２）１４をポート２（入力ＳＷ１側）に切り替える。その後、スイッチ（ＳＷ１）１２をポート３に切り替えることにより、Ｓ／Ｈ回路１６のコンデンサＣに補正基準（ＤＡＣ）電圧を充電する。

また、図７に示すように、時刻ｔ３においては、ＡＤ制御は停止状態を保持し、ＡＤ変換開始イネーブル信号ＡＤＯＮはオン状態、補正変換イネーブル信号ＴＲＩＭＯＮはオン（ハイレベル）状態を保持、ＤＡＣ値外部設定信号ＤＡＣ＿ＤＡＴＡはＤＡＣ＿ＤＡＴＡ［Ｎ：０］、スイッチ（ＳＷ１）１２はＨＯＬＤからＤＡＣ出力に切替られ、アナログ入力信号ｓ２はＡＤＩＮからＤＡＣ出力に切替られ、減算器２６はＯＦＦ、ＡＤ変換値出力信号ＡＤ＿ＤＡＴＡはＡＤＤＡＴＡ（Ｎ−１）に等しく、補正値レジスタ２８には補正ＤＡＴＡは蓄積されていない。

（ｅ）次に、ステップＳＴ３において、図６に示すように、入力を切り替え、ＨＯＬＤ状態にする。すなわち、スイッチ（ＳＷ１）１２をポート２（ＯＰＥＮ状態）に切り替え、スイッチ（ＳＷ２）１４をポート１（コンパレータ１８側）に切り替える。

また、図７に示すように、時刻ｔ４においては、ＡＤ制御は停止状態を保持し、ＡＤ変換開始イネーブル信号ＡＤＯＮはオン状態、補正変換イネーブル信号ＴＲＩＭＯＮはオフ（ローレベル）状態を保持、ＤＡＣ値外部設定信号ＤＡＣ＿ＤＡＴＡはＤＡＣ＿ＤＡＴＡ［Ｎ：０］、スイッチ（ＳＷ１）１２はＤＡＣ出力からＨＯＬＤに切替られ、アナログ入力信号ｓ２はＤＡＣ出力からＣＡＰ（ＨＯＬＤ）状態に切替られ、減算器２６はＯＦＦ、ＡＤ変換値出力信号ＡＤ＿ＤＡＴＡはＡＤＤＡＴＡ（Ｎ−１）に等しく、補正値レジスタ２８には補正ＤＡＴＡは蓄積されていない。

（ｆ）次に、ステップＳＴ４において、図６に示すように、コンパレータ出力信号ｓ３を入力したＳＡＲ２２においてＡＤ変換を行い、Ａ／Ｄ変換値出力信号をＡ／Ｄ値としてＡ／Ｄ値レジスタ２４に蓄積する。ここで、Ａ／Ｄ変換値出力信号には、補正対象の補正量が含まれている。

また、図７に示すように、時刻ｔ５においては、ＡＤ制御は停止状態からＡＤ変換制御状態に移行し、ＡＤ変換開始イネーブル信号ＡＤＯＮはオン状態、補正変換イネーブル信号ＴＲＩＭＯＮはオフ（ローレベル）状態を保持、ＤＡＣ値外部設定信号ＤＡＣ＿ＤＡＴＡはＤＡＣ＿ＤＡＴＡ［Ｎ：０］、スイッチ（ＳＷ１）１２はＨＯＬＤ状態を保持、アナログ入力信号ｓ２はＣＡＰ（ＨＯＬＤ）状態を保持、減算器２６はＯＦＦ、ＡＤ変換値出力信号ＡＤ＿ＤＡＴＡはＡＤＤＡＴＡ（Ｎ−１）に等しく、補正値レジスタ２８には補正ＤＡＴＡは蓄積されていない。

（ｇ）次に、ステップＳＴ５において、図６に示すように、減算器２６はＯＦＦからＯＮに移行し、減算器２６において、Ａ／Ｄ値レジスタ２４に蓄積されたＡ／Ｄ変換値出力信号と、外部から供給されるＤＡＣ値外部設定信号ＤＡＣ＿ＤＡＴＡとを比較し、減算処理を実行し、差分量を補正値（補正ＤＡＴＡ：Δ）として、補正値レジスタ２８に蓄積する。

また、図７に示すように、時刻ｔ６においては、ＡＤ制御はＡＤ変換制御状態から停止状態に移行し、ＤＡＣ値外部設定信号ＤＡＣ＿ＤＡＴＡはＤＡＣ＿ＤＡＴＡ［Ｎ：０］、スイッチ（ＳＷ１）１２はＨＯＬＤ状態を保持、アナログ入力信号ｓ２はＣＡＰ（ＨＯＬＤ）状態を保持、減算器２６はＯＦＦからＯＮになり、ＡＤ変換値出力信号ＡＤ＿ＤＡＴＡはＡＤＤＡＴＡ（Ｎ−１）に等しく、補正値レジスタ２８には、補正値（補正ＤＡＴＡ：Δ）が蓄積される。

（ｈ）次に、ステップＳＴ６において、図６に示すように、補正変換処理モードから通常変換（ＡＤ変換）処理モードへ移行し、ステップＳＴ０へ戻る。

また、図７に示すように、時刻ｔ７においては、ＡＤ制御は停止状態からＡＤ変換制御状態に移行し、スイッチ（ＳＷ１）１２はＨＯＬＤからＡＤＩＮ入力に切替られ、アナログ入力信号ｓ２はＣＡＰ（ＨＯＬＤ）状態からＡＤＩＮ入力状態になり、減算器２６はＯＮからＯＦＦになる。補正値レジスタ２８には、補正値（補正ＤＡＴＡ：Δ）が保持される。

実施の形態に係るＡＤコンバータにおいては、ＡＤコンバータの中で自己補正データを作成し、入力データを補正して出力することができる。

また、実施の形態に係るＡＤコンバータにおいては、繰り返し定期的に補正を実行し、ダイナミックに補正制御を実行することができる。

実施の形態に係るＡＤコンバータは、ＡＤ変換処理モードと、補正変換処理モードとを切り替えることによって、ダイナミックにＡＤ変換および補正変換を繰り返し実行可能である。

実施の形態に係るＡＤコンバータによれば、ＡＤ変換処理モードと、補正変換処理モードとを切り替えることによって、ＡＤ変換動作中に、ダイナミックに自己オフセット補正を行うことができる。

実施の形態に係るＡＤコンバータによれば、オフセット誤差の検出のための外部装置を必要としないので、例えば、出荷テストの際、端子から所定の信号を入力することにより、オフセット誤差を検出でき、このオフセット誤差を確認することにより、初期不良を検出可能である。

また、実施の形態に係るＡＤコンバータによれば、継続的に、オフセット誤差の検出することによって、内部機器の経年劣化の検出にも役立たせることができる。

以上説明したように、本発明によれば、自己オフセット補正可能なＡＤコンバータを提供することができる。

（その他の実施の形態）
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明のＡＤコンバータは、デジタル電源に適用可能であるため、デジタル電源を内蔵した各種電子機器、計測機器など幅広い応用分野に適用可能である。

１０、１０ａ…ＡＤコンバータ
１２、１４…スイッチ
１５…バッファ回路
１６…サンプルホールド（Ｓ／Ｈ）回路
１８…コンパレータ
２０…ＤＡコンバータ（ＤＡＣ）
２２…逐次比較レジスタ（ＳＡＲ）
２４…Ａ／Ｄ値レジスタ
２６…減算器
２８…補正値レジスタ
３０…タイミング制御回路
３１…セレクタ
３２…ロジック回路
３４…ＣＰＵ
ＡＤＩＮ、Ｓ、ｓ１、ｓ２…アナログ入力信号
ＤＡＣＯＵＴ…ＤＡＣアナログ出力信号
ＡＤＯＮ…ＡＤ変換開始イネーブル信号
ＡＤＲＳＴ…ＡＤ動作リセット信号
ＡＤＣＬＫ…ＡＤ動作クロック信号
ＤＡＣ＿ＤＡＴＡ、Ａ１、ｓ７…ＤＡＣ値外部設定信号
ＴＲＩＭＯＮ…補正変換イネーブル信号
ＡＤ＿ＤＡＴＡ、Ａ０、ｓ４…ＡＤ変換値出力信号
ＡＤ＿ＦＬＧ…ＡＤ＿ＤＡＴＡ確定フラグ信号
ＲＥＶ＿ＤＡＴＡ、Δ…補正値
ｓ３…コンパレータ出力信号
ｓ５、ｓ６…ＤＡＣアナログ出力信号
ｃ１、ｃ２、ｃ３、ｃ４、ｃ５、ｃ６…制御信号
Ｃ…コンデンサ
ΔＶ_s…オフセット誤差
ＩＮＬ…積分直線性誤差

Claims (18)

1. アナログ入力信号を保持するサンプルホールド回路と、
   前記アナログ入力信号とＤＡＣアナログ出力信号を比較し、コンパレータ出力信号を出力するコンパレータと、
   前記コンパレータ出力信号を受信し、ＡＤ変換値出力信号を出力する逐次比較レジスタと、
   前記ＡＤ変換値出力信号および第１ＤＡＣ値外部設定信号を受信し、前記ＤＡＣアナログ出力信号を出力するＤＡコンバータと、
   前記ＡＤ変換値出力信号と前記第１ＤＡＣ値外部設定信号を比較し、差分量を補正値として算出する減算器と
   を備えることを特徴とするＡＤコンバータ。
2. 前記第１ＤＡＣ値外部設定信号に前記補正値を加えた第２ＤＡＣ値外部設定信号を前記ＤＡコンバータに入力することを特徴とする請求項１に記載のＡＤコンバータ。
3. 前記逐次比較レジスタに接続され、前記逐次比較レジスタのタイミング制御を行うタイミング制御回路をさらに備えることを特徴とする請求項１または２に記載のＡＤコンバータ。
4. 前記タイミング制御回路、前記逐次比較レジスタ、および前記減算器は、ロジック回路として構成されたことを特徴とする請求項３に記載のＡＤコンバータ。
5. 前記ロジック回路内に配置され、前記補正値を記憶する補正値レジスタをさらに備えることを特徴とする請求項１〜４のいずれか１項に記載のＡＤコンバータ。
6. 前記ロジック回路内に前記逐次比較レジスタに接続されて配置され、前記ＡＤ変換値出力信号を蓄積すると共に、前記ＡＤ変換値出力信号を前記減算器に供給するＡ／Ｄ値レジスタをさらに備えることを特徴とする請求項１〜５のいずれか１項に記載のＡＤコンバータ。
7. 前記サンプルホールド回路に接続され、前記アナログ入力信号、前記ＤＡＣアナログ出力信号の入力を切り替える第１スイッチと、
   前記ＤＡコンバータに接続され、前記ＤＡＣアナログ出力信号の出力を前記コンパレータ若しくは前記第１スイッチに切り替えて供給可能な第２スイッチと
   をさらに備えることを特徴とする請求項１〜６のいずれか１項に記載のＡＤコンバータ。
8. 前記タイミング制御回路は、さらに前記第１スイッチ、前記第２スイッチ、前記ＤＡコンバータに接続され、外部から供給される補正変換イネーブル信号に基づいて、前記第１スイッチ、前記第２スイッチ、前記ＤＡコンバータのタイミング制御を行うことを特徴とする請求項７に記載のＡＤコンバータ。
9. 前記ロジック回路内に配置され、外部から供給される補正変換イネーブル信号に基づいて、外部から供給される前記ＤＡＣ値外部設定信号又は前記タイミング制御回路から供給される制御信号を選択するセレクタをさらに備えることを特徴とする請求項８に記載のＡＤコンバータ。
10. 前記サンプルホールド回路に接続されるバッファ回路をさらに備え、前記アナログ入力信号は、前記バッファ回路を介して入力されることを特徴とする請求項１〜９のいずれか１項に記載のＡＤコンバータ。
11. 前記補正変換イネーブル信号に基づいて、前記アナログ入力信号を前記ＡＤ変換値出力信号に変換するＡＤ変換処理モードと、前記補正値を算出し、前記ＤＡＣ値外部設定信号に加算して前記ＤＡコンバータにフィードバックする補正変換処理モードとを切り替えることを特徴とする請求項１〜１０のいずれか１項に記載のＡＤコンバータ。
12. 前記補正変換処理モードにおいて、前記第１スイッチをオープン状態に切り替えると共に、前記第２スイッチを前記第１スイッチ側に切り替えた後、前記第１スイッチを前記ＤＡコンバータ側に切り替え、前記コンデンサの充電が完了後、前記第１スイッチをオープン状態に切り替えると共に、前記第２スイッチを前記コンパレータ側に切り替えることを特徴とする請求項１１に記載のＡＤコンバータ。
13. 前記補正値は、オフセット誤差を対象とすることを特徴とする請求項１〜１２のいずれか１項に記載のＡＤコンバータ。
14. 前記補正値は、積分直線性誤差を対象とすることを特徴とする請求項１〜１２のいずれか１項に記載のＡＤコンバータ。
15. 前記補正値レジスタは、階層構造のメモリを備えることを特徴とする請求項１３または１４に記載のＡＤコンバータ。
16. 前記メモリは、前記ＡＤコンバータの外部に配置されることを特徴とする請求項１５に記載のＡＤコンバータ。
17. 前記補正値は、ＭＳＢからＬＳＢの全ビット若しくは使用する範囲内の全ビットにおいて各ＬＳＢ毎に補正した値であることを特徴とする請求項１５または１６に記載のＡＤコンバータ。
18. 前記ＤＡコンバータは、抵抗ラダー型若しくは電荷配分型のいずれかの回路方式を有することを特徴とする請求項１〜１７のいずれか１項に記載のＡＤコンバータ。

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