KR20020014522A - 에러 보정이 가능한 연속 근사 레지스터 타입의아날로그-디지털 변환 장치 및 에러 보정 방법 - Google Patents

Abstract

본 발명은 상위 비트의 에러를 감지하고 감지된 상위 비트의 에러를 보정할 수 있는 연속 근사 레지스터 타입의 아날로그-디지털 변환 장치 및 에러 보정 방법을 제공하기 위한 것으로, 이를 위해 본 발명은 연속 근사 레지스터 타입의 아날로그-디지털 변환 장치에 있어서, 아날로그 입력 신호와 내부의 세분화된 아날로그 기준 전압을 입력받아 비교하는 비교 수단; 상기 비교 수단의 비교 결과에 응답하여 최상위 비트에서부터 차례대로 디지털 출력 비트값을 결정하여 저장하는 저장 회로부; 상기 저장 회로부의 디지털 값을 상기 아날로그 기준 전압으로 변환하여 상기 비교 수단으로 입력하는 디지털-아날로그 변환 수단; 및 상기 아날로그 입력 신호에 대한 최초의 변환 동작이 완료된 후 상기 저장 회로부에 저장된 디지털 값 중 최상위 비트값을 제외한 나머지 비트들을 입력받아 그에 응답하여 최초 변환 결과에 대한 보정 여부를 결정하고, 보정 여부에 따라 상기 저장 회로부로 보정 인에이블 신호, 제1 및 제2 보정 제어 신호를 출력하는 보정 제어 회로부를 포함하며, 상기 저장 회로부는, 상기 보정 제어 회로부의 보정 인에이블 신호, 제1 및 제2 보정 제어 신호에 응답하여 저장된 디지털 값과 최하위 비트의 가중치를 감산 또는 가산하도록 구성된다.

Description

에러 보정이 가능한 연속 근사 레지스터 타입의 아날로그-디지털 변환 장치 및 에러 보정 방법{Analog-to-digital converter of successive approximation register type capable of error correction and error correction method}

본 발명은 아날로그-디지털 변환 장치에 관한 것으로, 특히 에러 보정이 가능한 연속 근사 레지스터 타입의 아날로그-디지털 변환 장치 및 에러 보정 방법에 관한 것이다.

먼저, 아날로그-디지털 변환 원리를 간단히 살펴보면, 아날로그-디지털 변환 장치(이하, ADC라 함)는 아날로그 형태의 입력 신호를 내부의 세분화된 기준 전압과 비교하여 이를 디지털 값으로 변환시키는 것으로, 결국 아날로그 형태의 입력 신호를 디지털 형태의 출력 신호로 바꾸는 것을 의미한다. 그리고, 아날로그-디지털 변환 시 필수적으로 필요한 디지털-아날로그 변환 장치(이하, DAC라 함)는 디지털 형태의 입력 신호를 아날로그 형태의 출력 신호로 바꾸는 것이다.

이러한 ADC의 종류에는 플래시 타입의 ADC, 트래킹(tracking) 기법을 이용한 ADC, 연속 근사 레지스터 타입(Successive Approximation Register type)(이하, SAR이라 함)의 ADC 등이 있으며, 이 중 SAR 타입의 ADC가 최근 가장 많이 적용되고 있다.

도 1은 일반적인 SAR 타입의 ADC에 대한 블록도로서, 아날로그 입력 신호(VIN)와 내부의 세분화된 아날로그 기준 전압(Vdac)을 입력받아 비교하는 비교기(100), 비교기(100)의 비교 결과에 응답하여 최상위 비트(MSB)에서부터 차례대로 디지털 출력 비트값을 결정하는 SAR 레지스터(120), SAR 레지스터(120)의 값을 아날로그 기준 전압(Vdac)으로 변환하여 비교기(100)로 입력하는 DAC(140) 및 SAR 레지스터(120)의 동작 제어를 위한 제어부(160)로 이루어지며, SAR 레지스터(120)는 변환하고자 하는 디지털 데이터의 비트 수만큼의 크기로 구성된다.

도 2는 상기 도 1에 도시된 SAR 타입의 ADC에서 아날로그 입력 신호(VIN)를 N비트의 디지털 데이터(VOUT)로 변환하는 변환 과정을 설명하기 위한 개략적인 순서도이다.

도 2를 참조하면, 먼저 1단계(10)에서 SAR 레지스터(120)의 비트를 카운팅하기 위한 변수 I를 "1"로 세팅하고, SAR[1:N]을 "0"으로 초기화한 후, 2단계(12)에서 SAR 레지스터(120)의 I비트에 "1"을 할당하고(SAR = 1000…000), 3단계(14)에서 SAR 레지스터(120)의 값을 DAC(140)에서 디지털-아날로그 변환한 후 비교기(100)에서 아날로그 입력 신호와 비교하여 아날로그 입력 신호가 SAR 레지스터(120) 값보다 작으면 4단계(16)에서 SAR 레지스터(120)의 I비트를 "0"으로 클리어한다(SAR = 0000…000). 만약, 3단계(14)에서 아날로그 신호가 SAR 레지스터 값보다 크거나 같은 경우에는 SAR 레지스터의 값을 그대로 유지한 채 바로 5단계(18)로 넘어 간다. 5단계(18)에서 변수 I가 SAR 레지스터(120)의 크기를 나타내는 N과 비교하여 변수 I가 크거나 같으면 끝마치고, 작으면 다시 2단계(12)로 피드백한다. 여기서, 비교기(100)는 아날로그 입력 신호가 SAR 레지스터(120) 값보다 크거나 같을 경우에 "1"을, 작을 경우에 "0"의 값을 출력한다. 이러한 과정을 N번째 비트까지 반복 수행한 후의 SAR 레지스터(120)에 최종 저장된 값이 아날로그 입력 신호와 등가인 변환된 디지털 신호(VOUT)로 출력된다.

6비트 SAR 타입의 ADC 변환 동작을 일예로 들어 다음에 설명한다.

아날로그 입력 신호(VIN)가 "110011"인 경우에 SAR 레지스터의 값 변화와 아날로그 입력 신호에 대응하는 변환된 디지털 신호를 구하는 과정을 상세히 살펴본다. 제1 사이클부터 제6 사이클까지의 비교기(100)의 출력 신호는 "1" → "1" → "0" → "0" → "1" → "1"로 변하고, SAR 레지스터(120)의 값은 "100000" → "110000" → "110000" → "110000" → "110010" → "110011"로 변한다. 이러한 변환 과정을 도 2를 참조하여 구체적으로 살펴보면, 알고리듬의 1단계(10)에서 I를 "1"로 세팅하고, SAR 레지스터(120)를 초기화한 후 2단계(12)에서 SAR 레지스터(120)에 "100000"값이 할당되고, 3단계(14)에서 아날로그 입력 신호 "110011"이 SAR 레지스터 값보다 크기 때문에 SAR 레지스터(120)는 그 값 "100000"을 유지하고, 5단계(18) 내지 6단계(20)에서 비교하는 데 I값은 "1"이고, N값은 "6"이므로, I에 "1"을 가산한 후 다시 2단계(12)로 피드백된다. 다시 2단계(12)에서 SAR 레지스터(120)의 I번째 비트에 "1"이 할당되어 "110000"(I의 값이 "2"이므로)이 할당되고, 3단계(14)에서 아날로그 입력 신호 "110011"이 SAR 레지스터 값보다 여전히 크기 때문에 SAR 레지스터(120)는 그 값 "110000"을 유지하고, 5단계(18) 내지 6단계(20)에서 비교하는 데 I값은 "2"이고, N값은 "6"이므로, I에 "1"을 가산한 후 다시 2단계(12)로 피드백된다. 다시 2단계(12)에서 SAR 레지스터(120)의 I번째 비트에 "1"이 할당되어 "111000"(I의 값이 "3"이므로)이 되고, 3단계(14)에서 아날로그 입력 신호 "110011"이 SAR 레지스터 값보다 작기 때문에 SAR 레지스터[3]이 클리어 되어 SAR 레지스터의 값은 "110000"이 되고, 5단계(18) 내지 6단계(20)에서 비교하는 데 I값은 "3"이고, N값은 "6"이므로, I에"1"을 가산한 후 다시 2단계(12)로 피드백된다. 다시 2단계(12)에서 SAR 레지스터(120)의 I번째 비트에 "1"이 할당되어 "110100"(I의 값이 "4"이므로)이 되고, 3단계(14)에서 아날로그 입력 신호 "110011"이 SAR 레지스터 값보다 작기 때문에 SAR 레지스터[4]가 클리어 되어 SAR 레지스터의 값은 "110000"이 되고, 5단계(18) 내지 6단계(20)에서 비교하는 데 I값은 "4"이고, N값은 "6"이므로, I에 "1"을 가산한 후 다시 2단계(12)로 피드백된다. 다시 2단계(12)에서 SAR 레지스터(120)의 I번째 비트에 "1"이 할당되어 "110010"(I의 값이 "5"이므로)이 되고, 3단계(14)에서 아날로그 입력 신호 "110011"이 SAR 레지스터 값보다 크기 때문에 SAR 레지스터(120)는 그 값 "110010"을 유지하고, 5단계(18) 내지 6단계(20)에서 비교하는 데 I값은 "5"이고, N값은 "6"이므로, I에 "1"을 가산한 후 다시 2단계(12)로 피드백된다. 다시 2단계(12)에서 SAR 레지스터(120)의 I번째 비트에 "1"이 할당되어 "110011"(I의 값이 "6"이므로)이 되고, 3단계(14)에서 아날로그 입력 신호 "110011"이 SAR 레지스터 값과 같기 때문에 SAR 레지스터(120)는 그 값 "110011"을 유지하고, 5단계(18) 내지 6단계(20)에서 비교하는 데 I값은 "6"이고, N값은 "6"이므로, 변환이 종료된다.

상기 일실시예를 통해 본 종래 기술에 따른 SAR 타입의 ADC는 동작 원리 상 DAC의 미스 매치나 비교기(100)의 일입력단으로 인가되는 아날로그 기준 전압의 정착 시간(settling time) 에러 등과 같은 문제로 인해 MSB가 잘못 세팅되어 에러가 발생되는 경우에 나머지 하위 비트들에서 상위 비트의 에러를 보상할 수가 없는 문제가 있다.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 상위 비트의 에러를 감지하고 감지된 상위 비트의 에러를 보정할 수 있는 연속 근사 레지스터 타입의 아날로그-디지털 변환 장치 및 에러 보정 방법을 제공하는데 그 목적이 있다.

도 1은 일반적인 SAR 타입의 ADC에 대한 블록도.

도 2는 상기 도 1에 도시된 SAR 타입의 ADC에서 아날로그 입력 신호를 N비트의 디지털 데이터로 변환하는 변환 과정을 설명하기 위한 개략적인 순서도.

도 3은 본 발명의 일실시예에 따른 SAR 타입의 ADC에 대한 내부 블록도.

도 4는 본 발명의 일실시예에 따른 상기 도 3의 SAR 타입 ADC에서의 에러 보정 방법을 흐름도로 도시한 도면.

* 도면의 주요 부분에 대한 설명

100 : 비교기 140 : DAC

160 : 제어부 200 : SAR 레지스터

220 : 보정 제어부

상기 목적을 달성하기 위한 본 발명은 연속 근사 레지스터 타입의 아날로그-디지털 변환 장치에 있어서, 아날로그 입력 신호와 내부의 세분화된 아날로그 기준 전압을 입력받아 비교하는 비교 수단; 상기 비교 수단의 비교 결과에 응답하여 최상위 비트에서부터 차례대로 디지털 출력 비트값을 결정하여 저장하는 저장 회로부; 상기 저장 회로부의 디지털 값을 상기 아날로그 기준 전압으로 변환하여 상기 비교 수단으로 입력하는 디지털-아날로그 변환 수단; 및 상기 아날로그 입력 신호에 대한 최초의 변환 동작이 완료된 후 상기 저장 회로부에 저장된 디지털 값 중 최상위 비트값을 제외한 나머지 비트들을 입력받아 그에 응답하여 최초 변환 결과에 대한 보정 여부를 결정하고, 보정 여부에 따라 상기 저장 회로부로 보정 인에이블 신호, 제1 및 제2 보정 제어 신호를 출력하는 보정 제어 회로부를 포함하여 이루어지며, 상기 저장 회로부는, 상기 보정 제어 회로부의 보정 인에이블 신호, 제1 및 제2 보정 제어 신호에 응답하여 저장된 디지털 값과 최하위 비트의 가중치를 감산 또는 가산하도록 구성된다.

또한, 본 발명의 에러 보정 방법은 상기 아날로그 입력 신호를 디지털 데이터로 변환하여 상기 저장 회로부에 저장하는 제1 단계; 상기 저장 회로부에 저장된 디지털 데이터 중 최상위 비트를 제외한 나머지 비트들을 배타적 부정논리합한 값을 '1'과 비교하는 제2 단계; 상기 제2 단계의 비교결과, 상기 배타적 부정논리합한 값이 '1'이 아니면 상기 제1 단계의 변환 과정에서 에러가 발생하지 않은 것으로 판단하고 상기 저장 회로부에 저장된 디지털 데이터를 변환된 최종 디지털 데이터로 출력하는 제3 단계; 상기 제2 단계의 비교결과, 상기 배타적 부정논리합한 값이 '1'이면, 상기 저장 회로부에 저장된 디지털 데이터의 최하위 비트를 '1'과 비교하는 제4 단계; 상기 제4 단계의 비교결과, 상기 최하위 비트가 '1'이면 상기 저장 회로부에 저장된 디지털 데이터에 "2 ×(최하위 비트의 가중치)값"을 가산한 후 가산된 결과값을 상기 아날로그 입력 신호와 비교하는 제5 단계; 상기 제5 단계의 비교결과, 상기 가산된 결과값이 상기 아날로그 입력 신호보다 작으면 상기 가산된 결과값에 다시 상기 최하위 비트의 가중치 값을 가산하고, 상기 가산된 결과값이 상기 아날로그 입력 신호보다 크면 상기 가산된 결과값에서 "2 ×(LSB의 가중치)값"을 감산한 후 다시 상기 최하위 비트의 가중치 값을 가산하는 제6 단계; 상기 제6 단계의 결과값을 상기 아날로그 입력 신호와 비교하는 제7 단계; 상기 제7 단계의 비교 결과, 상기 제6 단계의 결과값이 상기 아날로그 입력 신호보다 작으면 상기 제6 단계의 결과값을 변환된 최종 디지털 데이터로 출력하고, 상기 제6 단계의 결과값이 상기 아날로그 입력 신호보다 크면 상기 최하위 비트의 가중치를 감산하여 감산된 결과를 변환된 최종 디지털 데이터로 출력하는 제8 단계; 상기 제4 단계의 비교결과, 상기 최하위 비트가 '1'이 아니면 상기 저장 회로부에 저장된 디지털 데이터에 "2 ×(최하위 비트의 가중치)값"을 감산한 후 감산된 결과값을 상기 아날로그 입력 신호와 비교하는 제9 단계; 상기 제9 단계의 비교결과, 상기 감산된 결과값이 상기 아날로그 입력 신호보다 크면 상기 감산된 결과값에 다시 상기 최하위 비트의 가중치 값을 감산하고, 상기 감산된 결과값이 상기 아날로그 입력 신호보다 작으면 상기 감산된 결과값에서 "2 ×(LSB의 가중치)값"을 가산한 후 다시 상기 최하위 비트의 가중치 값을 감산하는 제10 단계; 상기 제10 단계의 결과값을 상기 아날로그 입력 신호와 비교하는 제11 단계; 및 상기 제11 단계의 비교 결과, 상기 제10 단계의 결과값이 상기 아날로그 입력 신호보다 크면 상기 제10 단계의 결과값을 변환된 최종 디지털 데이터로 출력하고, 상기 제10 단계의 결과값이 상기 아날로그 입력 신호보다 작으면 상기 최하위 비트의 가중치를 가산하여 가산된 결과를 변환된 최종 디지털 데이터로 출력하는 제12 단계를 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 3은 본 발명의 일실시예에 따른 SAR 타입의 ADC에 대한 내부 블록도이다.

도면에 도시된 바와 같이, 본 발명의 SAR 타입의 ADC는 도 1에 도시된 종래의 ADC와 동일하게 비교기, SAR 레지스터, 제어부 및 DAC를 포함하되, 최초의 변환 동작이 끝난 후 SAR 레지스터(200)의 MSB를 제외한 나머지 비트들(SAR[1:N-1]을 입력받아 그에 응답하여 최초 변환 결과에 대한 보정 여부를 결정하고, 보정 여부에따라 SAR 레지스터(200)로 보정 인에이블 신호(CORRECTION ENABLE), 제1 및 제2 보정 제어 신호(INC, DEC)를 출력하는 보정 제어부(220)를 더 포함한다. 여기서, SAR 레지스터(200)는 보정 제어부(220)의 보정 인에이블 신호(CORRECTION ENABLE), 제1 및 제2 보정 제어 신호(INC, DEC)에 응답하여 SAR 레지스터(200)의 값에 최하위 비트(LSB)의 가중치를 감산 또는 가산할 수 있도록 구성된다.

먼저, 아날로그 입력 신호(VIN)가 SAR 타입의 ADC로 입력되면, 종래와 동일한 변환 과정을 통해 변환된 디지털 데이터가 SAR 레지스터(200)에 저장된다.

이와 같이, 아날로그 입력 신호(VIN)가 디지털 데이터로 변환되어 SAR 레지스터(200)에 저장되면, 보정 제어부(220)는 SAR 레지스터(200)에 저장된 디지털 데이터(SAR[1:N]) 중 MSB를 제외한 나머지 비트(SAR[1:N-1])를 입력받아 배타적 부정논리합하고, 그 결과값이 '1'이 아니면 변환 과정에서 에러가 발생하지 않은 것으로 판단하여 디스에이블된 보정 인에이블 신호(CORRECTION ENABLE)를 SAR 레지스터(200)로 출력한다. 그리고, 디스에이블된 보정 인에이블 신호(CORRECTION ENABLE)를 입력받은 SAR 레지스터(200)는 저장된 디지털 데이터(SAR[1:N])를 그대로 최종 디지털 데이터(VOUT)로 출력한다.

만약, 보정 제어부(220)에서 배타적 부정논리합한 값이 '1'이면, 다시 LSB와 '1'을 비교하여 LSB가 '1'일 때 인에이블된 보정 인에이블 신호(CORRECTION ENABLE)와 제1 및 제2 보정 제어 신호(INC, DEC)를 SAR 레지스터(200)로 출력한다. 이때, SAR 레지스터(200)는 인에이블된 보정 인에이블 신호(CORRECTION ENABLE)와 제1 보정 제어 신호(INC)에 따라 SAR 레지스터(200)에 저장된 디지털데이터(SAR[1:N])에 2 ×(LSB의 가중치)값을 가산한다. 그리고, DAC(140)를 통해 가산된 결과 데이터(SAR[1:N] + 2 ×(LSB의 가중치))를 아날로그 데이터로 변환하여 비교기(100)에서 아날로그 입력 신호(VIN)와 비교한 후 가산된 결과 데이터(SAR[1:N] + 2 ×(LSB의 가중치))가 아날로그 입력 신호(VIN)보다 작으면 가산된 결과 데이터(SAR[1:N] + 2 ×(LSB의 가중치))에 다시 LSB의 가중치 값을 가산하고, 가산된 결과 데이터(SAR[1:N] + 2 ×(LSB의 가중치))가 아날로그 입력 신호(VIN)보다 크면 가산된 결과 데이터(SAR[1:N] + 2 ×(LSB의 가중치))에서 2 ×(LSB의 가중치)를 감산한 후 다시 LSB의 가중치 값을 가산한다. 이후, 그 결과 데이터((SAR[1:N] + 2 ×(LSB의 가중치) + (LSB의 가중치)) 또는 (SAR[1:N] + LSB의 가중치))를 다시 DAC(140)를 통해 변환하여 비교기(100)에서 아날로그 입력 신호(VIN)와 비교한다. 비교 결과, 결과 데이터((SAR[1:N] + 2 ×(LSB의 가중치) + (LSB의 가중치)) 또는 (SAR[1:N] + LSB의 가중치))가 아날로그 입력 신호(VIN)보다 작으면, 결과 데이터((SAR[1:N] + 2 ×(LSB의 가중치) + (LSB의 가중치)) 또는 (SAR[1:N] + LSB의 가중치))를 보정된 디지털 데이터로 최종 출력하고, 결과 데이터((SAR[1:N] + 2 ×(LSB의 가중치) + (LSB의 가중치)) 또는 (SAR[1:N] + LSB의 가중치))가 아날로그 입력 신호(VIN)보다 크면 LSB의 가중치를 감산하여 감산된 결과를 보정된 디지털 데이터로 최종 출력한다.

반면, 보정 제어부(220)에서 배타적 부정논리합한 값이 '1'이고, LSB와 '1'을 비교하여 LSB가 '0'일 때 인에이블된 보정 인에이블 신호(CORRECTION ENABLE)와 제1 및 제2 보정 제어 신호(INC, DEC)를 SAR 레지스터(200)로 출력한다. 이때, SAR레지스터(200)는 인에이블된 보정 인에이블 신호(CORRECTION ENABLE)와 제1 보정 제어 신호(INC)에 따라 SAR 레지스터(200)에 저장된 디지털 데이터(SAR[1:N])에 2 ×(LSB의 가중치)값을 감산한다. 그리고, DAC(140)를 통해 감산된 결과 데이터(SAR[1:N] + 2 ×(LSB의 가중치))를 아날로그 데이터로 변환하여 비교기(100)에서 아날로그 입력 신호(VIN)와 비교한 후 감산된 결과 데이터(SAR[1:N] - 2 ×(LSB의 가중치))가 아날로그 입력 신호(VIN)보다 크면 감산된 결과 데이터(SAR[1:N] - 2 ×(LSB의 가중치))에 다시 LSB의 가중치 값을 감산하고, 감산된 결과 데이터(SAR[1:N] - 2 ×(LSB의 가중치))가 아날로그 입력 신호(VIN)보다 작으면 감산된 결과 데이터(SAR[1:N] - 2 ×(LSB의 가중치))에서 2 ×(LSB의 가중치)를 가산한 후 다시 LSB의 가중치 값을 감산한다. 이후, 그 결과 데이터((SAR[1:N] - 2 ×(LSB의 가중치) - (LSB의 가중치)) 또는 (SAR[1:N] - LSB의 가중치))를 다시 DAC(140)를 통해 변환하여 비교기(100)에서 아날로그 입력 신호(VIN)와 비교한다. 비교 결과, 결과 데이터((SAR[1:N] - 2 ×(LSB의 가중치) - (LSB의 가중치)) 또는 (SAR[1:N] - LSB의 가중치))가 아날로그 입력 신호(VIN)보다 크면, 결과 데이터((SAR[1:N] - 2 ×(LSB의 가중치) - (LSB의 가중치)) 또는 (SAR[1:N] - LSB의 가중치))를 보정된 디지털 데이터로 최종 출력하고, 결과 데이터((SAR[1:N] - 2 ×(LSB의 가중치) - (LSB의 가중치)) 또는 (SAR[1:N] - LSB의 가중치))가 아날로그 입력 신호(VIN)보다 작으면 LSB의 가중치를 가산하여 보정된 디지털 데이터로 최종 출력한다.

도 4는 상술한 바와 같은 본 발명에 따른 SAR 타입 ADC에서의 에러 보정 방법을 흐름도로 도시한 것으로서, 아날로그 데이터의 디지털 데이터로의 변환 과정은 종래 기술과 동일하기 때문에 생략하고, 본 발명의 SAR 타입의 ADC에서 이루어지는 아날로그 데이터의 디지털 데이터로의 변환 시 발생 가능한 에러를 정정하는 방법만을 간략히 도시하였다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 간단한 회로를 추가하여 SAR 타입의 ADC에서 동작 원리 상 발생할 수 있는 에러를 보정할 수 있는 효과가 있다.

Claims (3)

1. 연속 근사 레지스터 타입의 아날로그-디지털 변환 장치에 있어서,

   아날로그 입력 신호와 내부의 세분화된 아날로그 기준 전압을 입력받아 비교하는 비교 수단;

   상기 비교 수단의 비교 결과에 응답하여 최상위 비트에서부터 차례대로 디지털 출력 비트값을 결정하여 저장하는 저장 회로부;

   상기 저장 회로부의 디지털 값을 상기 아날로그 기준 전압으로 변환하여 상기 비교 수단으로 입력하는 디지털-아날로그 변환 수단; 및

   상기 아날로그 입력 신호에 대한 최초의 변환 동작이 완료된 후 상기 저장 회로부에 저장된 디지털 값 중 최상위 비트값을 제외한 나머지 비트들을 입력받아 그에 응답하여 최초 변환 결과에 대한 보정 여부를 결정하고, 보정 여부에 따라 상기 저장 회로부로 보정 인에이블 신호, 제1 및 제2 보정 제어 신호를 출력하는 보정 제어 회로부를 포함하여 이루어지며,

   상기 저장 회로부는,

   상기 보정 제어 회로부의 보정 인에이블 신호, 제1 및 제2 보정 제어 신호에 응답하여 저장된 디지털 값과 최하위 비트의 가중치를 감산 또는 가산하도록 구성됨을 특징으로 하는 연속 근사 레지스터 타입의 아날로그-디지털 변환 장치.
2. 제 1 항에 있어서, 상기 보정 제어 회로부는,

   상기 저장 회로부에 저장된 디지털 값 중 최상위 비트값을 제외한 나머지 비트들을 입력받아 배타적 부정논리합하기 위한 배타적 부정논리합 수단

   을 포함하여 이루어지고,

   상기 배타적 부정논리합 수단의 결과값이 '1'일 때, 상기 저장 회로부에 저장된 디지털 값을 보정하기 위하여 상기 보정 인에이블 신호를 인에이블시켜 출력하는 것을 특징으로 하는 연속 근사 레지스터 타입의 아날로그-디지털 변환 장치.
3. 상기 제 1 항의 연속 근사 레지스터 타입의 아날로그-디지털 변환 장치에서의 에러 보정 방법에 있어서,

   상기 아날로그 입력 신호를 디지털 데이터로 변환하여 상기 저장 회로부에 저장하는 제1 단계;

   상기 저장 회로부에 저장된 디지털 데이터 중 최상위 비트를 제외한 나머지 비트들을 배타적 부정논리합한 값을 '1'과 비교하는 제2 단계;

   상기 제2 단계의 비교결과, 상기 배타적 부정논리합한 값이 '1'이 아니면 상기 제1 단계의 변환 과정에서 에러가 발생하지 않은 것으로 판단하고 상기 저장 회로부에 저장된 디지털 데이터를 변환된 최종 디지털 데이터로 출력하는 제3 단계;

   상기 제2 단계의 비교결과, 상기 배타적 부정논리합한 값이 '1'이면, 상기 저장 회로부에 저장된 디지털 데이터의 최하위 비트를 '1'과 비교하는 제4 단계;

   상기 제4 단계의 비교결과, 상기 최하위 비트가 '1'이면 상기 저장 회로부에 저장된 디지털 데이터에 "2 ×(최하위 비트의 가중치)값"을 가산한 후 가산된 결과값을 상기 아날로그 입력 신호와 비교하는 제5 단계;

   상기 제5 단계의 비교결과, 상기 가산된 결과값이 상기 아날로그 입력 신호보다 작으면 상기 가산된 결과값에 다시 상기 최하위 비트의 가중치 값을 가산하고, 상기 가산된 결과값이 상기 아날로그 입력 신호보다 크면 상기 가산된 결과값에서 "2 ×(LSB의 가중치)값"을 감산한 후 다시 상기 최하위 비트의 가중치 값을 가산하는 제6 단계;

   상기 제6 단계의 결과값을 상기 아날로그 입력 신호와 비교하는 제7 단계;

   상기 제7 단계의 비교 결과, 상기 제6 단계의 결과값이 상기 아날로그 입력 신호보다 작으면 상기 제6 단계의 결과값을 변환된 최종 디지털 데이터로 출력하고, 상기 제6 단계의 결과값이 상기 아날로그 입력 신호보다 크면 상기 최하위 비트의 가중치를 감산하여 감산된 결과를 변환된 최종 디지털 데이터로 출력하는 제8 단계;

   상기 제4 단계의 비교결과, 상기 최하위 비트가 '1'이 아니면 상기 저장 회로부에 저장된 디지털 데이터에 "2 ×(최하위 비트의 가중치)값"을 감산한 후 감산된 결과값을 상기 아날로그 입력 신호와 비교하는 제9 단계;

   상기 제9 단계의 비교결과, 상기 감산된 결과값이 상기 아날로그 입력 신호보다 크면 상기 감산된 결과값에 다시 상기 최하위 비트의 가중치 값을 감산하고, 상기 감산된 결과값이 상기 아날로그 입력 신호보다 작으면 상기 감산된 결과값에서 "2 ×(LSB의 가중치)값"을 가산한 후 다시 상기 최하위 비트의 가중치 값을 감산하는 제10 단계;

   상기 제10 단계의 결과값을 상기 아날로그 입력 신호와 비교하는 제11 단계; 및

   상기 제11 단계의 비교 결과, 상기 제10 단계의 결과값이 상기 아날로그 입력 신호보다 크면 상기 제10 단계의 결과값을 변환된 최종 디지털 데이터로 출력하고, 상기 제10 단계의 결과값이 상기 아날로그 입력 신호보다 작으면 상기 최하위 비트의 가중치를 가산하여 가산된 결과를 변환된 최종 디지털 데이터로 출력하는 제12 단계

   를 포함하여 이루어지는 에러 보정 방법.