TWI462489B - 校正電容不匹配的逐漸逼近類比至數位轉換器及其方法 - Google Patents

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校正電容不匹配的逐漸逼近類比至數位轉換器及其方法
本發明係有關一種逐漸逼近類比至數位轉換器，特別是關於一種校正電容不匹配之逐漸逼近類比至數位轉換器及其方法。
在積體電路中，電容值的匹配度往往是一個重要的設計考量。諸如類比至數位轉換器(analog to digital converter,ADC)及開關電容電路(switch-capacitor circuit)，都有可能因為製程偏移所造成的電容不匹配而限制電路的效能，進而造成電路無法發揮原設計的水準。
請參考第一圖，係為習知八位元逐漸逼近式類比至數位轉換器(successive approximation register ADC,SAR ADC)之示意圖。如第一圖所示，逐漸逼近式類比至數位轉換器1包含兩組對稱的數位至類比轉換器(digital to analog converter,DAC)11、13，分別由電容陣列(C7-C0)所構成。於操作時，首先，比較器15取樣並比較差動輸入訊號Vip、Vin，且逐漸逼近式控制邏輯電路(SAR)17根 據比較器15的比較結果來切換開關S7p、S7n以控制電容C7的接點電位。由於接點電位的改變，兩組數位至類比轉換器11、13會產生新的電位，比較器15之後便依序比較數位至類比轉換器11、13的輸出，由逐漸逼近式控制邏輯電路17根據比較器15的比較結果來解析出相對應的數位位元B1-B8。
解析出的數位位元Bi會根據二進制比重的電容Ci來產生數位輸出。請參考第二A圖，以三位元逐漸逼近式類比至數位轉換器為例，在理想電容配對下，電容陣列C3-C0具有二進制比重(weight)，其電容值應分別為4C、2C、C、C。解析數位位元B3-B1之後，數位輸出Dout可由公式(1)產生。
Dout=4*B3+2*B2+B1…………(1)
然而，製程偏移可能會造成電容C3的電容值不等於4C，如第二B圖所示，因此，使用錯誤權重而算出來的輸位輸出就不正確，進而導致原系統無法正常運作。為了降低電容不匹配的問題，通常會加大電容陣列的電容值，但如此一來，會消耗大量功率，並降低整個逐漸逼近式類比至數位轉換器的運作速度。
因此，對於積體電路設計來說，亟需提出一種電路，期能在使用相對較小單位的電容下，對因製程偏移造成的電容不匹配做補償或校正，而使設計電路發揮原有效能與精準度。
鑑於上述，本發明實施例的目的之一在於提出一種逐漸逼近式類比至數位轉換器，能在使用相對較小單位的電容下，對因製程偏移造成的電容不匹配做補償或校正，進而使設計電路發揮原有效能與精準度。
本發明係揭示一種校正電容不匹配的逐漸逼近類比至數位轉換器(SAR ADC)，其包含一第一數位至類比轉換器(DAC)、一逐漸逼近式控制邏輯電路(SAR)、一比較器以及一數位校正電路。第一數位至類比轉換器包含一具二進制權重(weight)的第一電容陣列以及至少二個第一補償電容，其中第一補償電容係二元擴展的(binary scaled)。逐漸逼近式控制邏輯電路用來從第一電容陣列中選擇一電容作為待測電容(capacitor-under-test)，而後控制第一電容陣列的電容端點及第一補償電容端點的接點電位，並據以產生第一數位至類比轉換器的一第一比較電壓。比較器耦接於第一數位至類比轉換器及逐漸逼近式控制邏輯電路之間，用來根據第一比較電壓以及一第二比較電壓輸出一比較結果。數位校正電路耦接於逐漸逼近式控制邏輯電路。其中，逐漸逼近式控制邏輯電路根據比較結果來控制一連串之比較，以輸出一連串相對應的數位位元。數位校正電路再根據數位位元來計算出一校正值，以校正待測電容之電容值。
本發明又揭示一種電容不匹配校正方法，其用於一逐漸逼近類比至數位轉換器，其包含至少一電容陣列。所述之校正方法包含以下步驟：首先，配置至少二個補償電容，並從電容陣列中選擇一電容作為待測電容(capacitor-under-test)；接著，控制電容陣列的電 容端點及補償電容端點的接點電位，並根據所決定的接點電位來輸出一第一比較電壓；之後，根據第一比較電壓以及一第二比較電壓來控制一連串之比較，以輸出一連串相對應的數位位元；最後，根據數位位元來計算出一校正值，以校正待測電容之電容值。
習知
1‧‧‧逐漸逼近類比至數位轉換器
11‧‧‧第一數位至類比轉換器
13‧‧‧第二數位至類比轉換器
C7-C0‧‧‧電容陣列
VR‧‧‧正參考電壓
Vcm‧‧‧共模電壓
15‧‧‧比較器
17‧‧‧逐漸逼近式控制邏輯電路
B1-B8‧‧‧數位位元
S7p,S6p,S5p,S4p,S3p,S2p,S1p,S0p‧‧‧開關
S7n,S6n,S5n,S4n,S3n,S2n,S1n,S0n‧‧‧開關
本發明
3‧‧‧逐漸逼近類比至數位轉換器
31‧‧‧第一數位至類比轉換器
33‧‧‧第二數位至類比轉換器
C7-C0‧‧‧電容陣列
C2C、C1C‧‧‧補償電容
VR‧‧‧正參考電壓
Vcm‧‧‧共模電壓
35‧‧‧比較器
37‧‧‧逐漸逼近式控制邏輯電路
39‧‧‧數位校正電路
B1-B8‧‧‧數位位元
Dout‧‧‧數位輸出
S701-S727‧‧‧步驟
第一圖係為習知八位元逐漸逼近式類比至數位轉換器(SAR ADC)之示意圖。
第二A圖係為習知具理想電容配對的電容陣列之電路圖。
第二B圖係為習知電容不配對的電容陣列之電路圖。
第三圖係為本發明一實施例之校正電容不匹配的逐漸逼近類比至數位轉換器之電路圖。
第四圖係為本發明一實施例之校正電容不匹配的逐漸逼近類比至數位轉換器在取樣階段時之操作示意圖。
第五A至第五F圖係為本發明一實施例之校正電容不匹配的逐漸逼近類比至數位轉換器在比較階段之操作示意圖。
第六圖顯示解析出的數位位元。
第七圖顯示本發明實施例之電容不匹配校正方法之流程圖。
首先，請參考第三圖，係為本發明一實施例之校正電容不匹配的逐漸逼近類比至數位轉換器(SAR ADC)3之電路圖。如第三 圖所示，其包含一第一數位至類比轉換器(DAC)31、一第二數位至類比轉換器33、一比較器35、一逐漸逼近式控制邏輯電路(SAR)37以及一數位校正電路39。第一數位至類比轉換器31包含一第一電容陣列C7-C0以及至少二個第一補償電容C2C、C1C。同樣地，第二數位至類比轉換器33包含一第二電容陣列(C7-C0)以及至少二個第二補償電容C2C、C1C。理想情況下，第一電容陣列C7-C0和第二電容陣列C7-C0的電容值係具二進制權重(weight)：C7=2C6=4C5=8C4=16C3=32C2=64C1=64C0。
比較器35具有一非反相(正)輸入端與一反相輸入端，分別接收並比較第一數位至類比轉換器31以及第二數位至類比轉換器33的輸出。逐漸逼近式控制邏輯電路37係用來控制電容陣列C7-C0的電容端點及補償電容C2C、C1C端點的接點電位，並根據比較器35的比較結果來解析出相對應的數位位元B1-B8。數位校正電路37係耦接於逐漸逼近式控制邏輯電路37，其對數位位元B1-BN來進行校正及整合，以輸出完整的N位元數位碼(N為ADC的解析度)。
為了校正電容不匹配，在正常操作逐漸逼近類比至數位轉換器3之前，須先利用本發明提出的機制來找出電容陣列C7-C0的實際權重，以便日後解析出正確的數位輸出。請參考第四圖，為了方便說明，以第一數位至類比轉換器31中的電容C3-C0為例。一具體實例中，第一補償電容C2C、C1C可配置於電容C0之後，且其電容值為2C及C。首先，必須先決定一待測電容，例如電容C3，假設電容 C3的實際電容值已經偏移成2.5C而非理想值4C，如第四圖所示，利用本發明提出的機制應能對其校正。
在一取樣階段(sample phase)時，逐漸逼近式控制邏輯電路37重置(reset)第一電容陣列C7-C0及第一補償電容C2C、C1C為一共模電壓Vcm，並藉由連接開關來控制電容(待測電容)C3耦接於一正參考電壓VR。第二數位至類比轉換器33的電容C7-C0及補償電容C2C、C1C係與第一數位至類比轉換器31對稱地運作，因此第二數位至類比轉換器33的電容(待測電容)C3係被控制來耦接於一負參考電壓(-VR)。
完成取樣階段後，請參考第五A-五F圖，之後便進入一連串的比較階段。在第一次比較階段時，逐漸逼近式控制邏輯電路37控制電容C3耦接於共模電壓Vcm。由於接點電位的改變，重新分配後的電荷，在比較器35的非反相輸入端會產生新的電位(第一比較電壓Com_ip)。此階段的第一比較電壓Com_ip等於2.5C*(Vcm-VR)/Ctot。簡單來說，共模電壓Vcm會被設為0值，而後使得第一比較電壓Com_ip變成-2.5C*VR/Ctot，這邊的Ctot表示全部電容C7-C0及補償電容C2C、C1C之電容值。由於目前的第一比較電壓Com_ip為負值(意即，目前的第一比較電壓Com_ip小於反相輸入端的比較電壓(第二比較電壓))，則比較器35輸出的比較結果為邏輯0。其中，逐漸逼近式控制邏輯電路37也控制第二數位至類比轉換器33的第二電容陣列C7-C0端點及補償電容C2C、C1C端點的接點電位，以據此產生第二數位至類比轉換器33的第二比較電壓。在取樣 階段和連續的比較階段中，第二數位至類比轉換器33都會與第一數位至類比轉換器31對稱地運作。
為了控制第一比較電壓Com_ip和第二比較電壓的差距能逐漸逼近0，逐漸逼近式控制邏輯電路37會依序根據上階段的比較結果來控制電容的接點電位。因此，進入第二次比較階段時，逐漸逼近式控制邏輯電路37控制電容C2耦接於正的參考電壓VR，以提高第一比較電壓Com_ip。此階段的第一比較電壓Com_ip等於(-2.5C*VR+2*VR)/Ctot，其間，第二數位至類比轉換器33的電容C2被控制耦接於負參考電壓(-VR)，且比較器35的反向輸入端的第二比較電壓會等於0.5C*VR/Ctot。由於目前第一比較電壓Com_ip為負值(意即，目前的第一比較電壓Com_ip小於反相輸入端的比較電壓(第二比較電壓))，則比較器35輸出的比較結果為邏輯0，逐漸逼近式控制邏輯電路37根據此比較結果解析出的數位位元B1之值為0。
接著，進入第三次比較階段，由於上階段的第一比較電壓Com_ip仍為負值，逐漸逼近式控制邏輯電路37控制電容C1耦接於正的參考電壓VR，以提高第一比較電壓Com_ip。此階段的比較第一電壓Com_ip等於(-0.5C*VR+1*VR)/Ctot，其間，第二數位至類比轉換器33的電容C1被控制耦接於負參考電壓(-VR)，且比較器35的反向輸入端的第二比較電壓會等於-0.5C*VR/Ctot。此階段的第一比較電壓Com_ip為正值(意即，目前的第一比較電壓Com_ip大於反 相輸入端的第二比較電壓)，因此比較器35輸出的比較結果為邏輯1，且逐漸逼近式控制邏輯電路37解析出的數位位元B2之值為1。
上階段的第一比較電壓Com_ip為正值，因此在第四次比較階段時，逐漸逼近式控制邏輯電路37控制電容C0耦接於負的參考電壓VR，以降低比較電壓第一Com_ip。此階段的第一比較電壓Com_ip等於(0.5C*VR-1*VR)/Ctot，其間，第二數位至類比轉換器33的電容C0被控制耦接於正參考電壓VR，且比較器35的反向輸入端的第二比較電壓會等於0.5C*VR/Ctot。此階段的第一比較電壓Com_ip為負值(意即，目前的第一比較電壓Com_ip小於反相輸入端的第二比較電壓)，因此比較器35輸出的比較結果為邏輯0，且逐漸逼近式控制邏輯電路37根據此比較結果解析出的數位位元B3之值為0。
同樣地，在第五次比較階段時，逐漸逼近式控制邏輯電路37控制補償電容C2C耦接於正的參考電壓VR，以提高第一比較電壓Com_ip。此階段的第一比較電壓Com_ip等於(-0.5C*VR+2*VR)/Ctot)，其間，第二數位至類比轉換器33的補償電容C2C被控制耦接於負參考電壓(-VR)，且比較器35的反向輸入端的第二比較電壓會等於-1.5C*VR/Ctot。此階段的第一比較電壓Com_ip為正值(意即，目前的第一比較電壓Com_ip大於反相輸入端的第二比較電壓)，因此比較器35輸出的比較結果為邏輯1，且逐漸逼近式控制邏輯電路37解析出的數位位元B4之值為1。
最後，在第六次比較階段時，逐漸逼近式控制邏輯電路37控制補償電容C1C耦接於負的參考電壓VR，以降低第一比較電壓Com_ip。此階段的第一比較電壓Com_ip等於(1.5C*VR-1*VR)/Ctot，其間，第二數位至類比轉換器33的補償電容C1C被控制耦接於正參考電壓VR，且比較器35的反向輸入端的第二比較電壓會等於-0.5C*VR/Ctot。此階段的第一比較電壓Com_ip為正值(意即，目前的第一比較電壓Com_ip大於反相輸入端的第二比較電壓)，因此比較器35輸出的比較結果為邏輯1，且逐漸逼近式控制邏輯電路37根據此比較結果解析出的數位位元B5之值為1。
經過上述一連串之比較，逐漸逼近式控制邏輯電路37解析出一連串相對應的數位位元B5-B1，如第六圖所示。數位校正電路39根據以下判斷公式(2)、(3)來計算出一校正值(index)，以校正電容C3之電容值。
If B4=B5=！B3è index=-(2*B1+B2)……(2)
If B1=B2=！B3è index=-(2*B4+B5)……(3)
本發明實施例提出的範例係符合判斷規則(2)，因此計算出的校正值index為(-1)。數位校正電路39便將電容C3之理想電容值(=4C)加上校正值index(=-1C)，便獲得電容C3實際(或預估)之電容值(4C-1C=3C)。如此一來，數位校正電路39便可利用公式(4)將解析出的數位位元Bi乘以校正後的電容之權重來產生數位輸出Dout。值得一提的是，某些情況下，校正過的電容值會與實際電容值 有0.5C的誤差，但整體來說還是提升了電路的精準度。
Dout=3*B3+2*B2+B1……(4)
校正電容C3之電容值後，可重複上述校正步驟對電容C4進行校正，如此從較小電容值的電容依序往較大電容值的電容進行校正，直到所有電容都校正完為止，以便獲得各電容的校正值。電容的校正值會被用來獲得電容本身的實際權重。因此，數位校正電路便可根據相對應之電容的實際權重(電容值)來獲得較為正確的數位輸出Dout。實作上，校正機制係於逐漸逼近類比至數位轉換器3轉換類比訊號為數位碼之前被執行。
一具體實施例中，補償電容C2C、C1C係二元擴展的(binary scaled)，且補償電容C2C、C1C的數量愈多，待測電容的校正範圍愈大。例如，若設置2個補償電容，則校正值index的範圍在-4到4之間；而若設置5個補償電容，則校正值index的範圍在-(25-1)to到(25-1)之間，以此類推。
最後，請參考第七圖，係為本發明實施例之電容不匹配校正方法之流程圖。值得注意的是，為了精簡說明，第七圖僅顯示第一數位至類比轉換器31的操作流程，而第二數位至類比轉換器33會如同上述來與第一數位至類比轉換器31對稱地運作。本方法是用於第三圖的逐漸逼近類比至數位轉換器3，其於電容陣列C7-C0之後額外增設了補償電容C2C、C1C。
首先，步驟S701中，從電容陣列C7-C0中決定須校正的第一個待測電容，如電容C3。接著，進入取樣階段，逐漸逼近式控制邏輯電路37重置電容陣列C7-C0及補償電容C2C、C1C至共模電壓Vcm，並控制待測電容耦接於正參考電壓VR(步驟S703)。之後，在步驟S705中，進入一連串比較階段，其中，在第一次比較階段時，逐漸逼近式控制邏輯電路37控制待測電容耦接於共模電壓Vcm，數位至類比轉換器31根據所決定的接點電位來輸出第一比較電壓Com_ip(步驟S707)。
步驟S709中，比較器35判斷第一比較電壓Com_ip是否為正值，若是，則輸出比較結果為邏輯1，且逐漸逼近式控制邏輯電路37控制待測電容的下一個電容(C2)耦接於正的參考電壓(步驟S711)。若比較器35判斷第一比較電壓Com_ip為負值，則輸出比較結果為邏輯0，且逐漸逼近式控制邏輯電路37控制下一個電容(C2)耦接於負的參考電壓(-VR)(步驟S713)。
步驟S715中，判斷是否已完成所有比較階段。若否，則回到步驟S707繼續進行比較。若已完成一連串的比較階段，逐漸逼近式控制邏輯電路37便根據每次的比較結果來輸出相對應的數位位元B1-B5(步驟S717)。步驟S719中，數位校正電路39根據公式(2)、(3)利用解析出來的數位位元B1-B5來計算出用來校正待測電容之電容值的校正值index。
步驟S721中，判斷是否所有電容值大於第一個待測電容之電容都校正完。若否，則於步驟S723中，選出下一個待測電容(即 C4)，並回到步驟S703，重複上述校正操作，直到所有電容都完成校正為止。當所有電容都完成校正，於步驟S725中，數位校正電路39便將每個待測電容之電容值加上相對應之校正值index來獲得每個待測電容的權重。最後，步驟S727中，數位校正電路39將解析出來的數位位元B1-BN乘以校正後的電容之權重來獲得類比/數位轉換期間的數位輸出Dout。
根據上述實施例，本發明所提出的校正電容不匹配之逐漸逼近類比至數位轉換器及其方法，係於數位至類比轉換器中增設小電容值的補償電容，並利用本發明提出的機制來找出電容陣列的實際權重，進而對因製程偏移造成的電容不匹配做補償或校正，並使設計電路發揮原有效能與精準度。
以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。
3‧‧‧逐漸逼近類比至數位轉換器
31‧‧‧第一數位至類比轉換器
33‧‧‧第二數位至類比轉換器
C7-C0‧‧‧電容陣列
C2C、C1C‧‧‧補償電容
VR‧‧‧正參考電壓
Vcm‧‧‧共模電壓
35‧‧‧比較器
37‧‧‧逐漸逼近式控制邏輯電路
39‧‧‧數位校正電路
B1-B8‧‧‧數位位元
Dout‧‧‧數位輸出

Claims (14)

  1. 一種校正電容不匹配的逐漸逼近類比至數位轉換器(SAR ADC)，包含：一第一數位至類比轉換器(DAC)，包含一第一電容陣列以及至少二個第一補償電容，其中該第一電容陣列的電容值具二進制權重(weight)，且該些第一補償電容係二元擴展的(binary scaled)；一逐漸逼近式控制邏輯電路(SAR)，用來從該第一電容陣列中選擇一電容作為一待測電容(capacitor-under-test)，而後控制該第一電容陣列的電容端點及該些第一補償電容端點的接點電位，並據以產生該第一數位至類比轉換器的一第一比較電壓；一比較器，耦接於該第一數位至類比轉換器及該逐漸逼近式控制邏輯電路之間，該比較器根據該第一比較電壓以及一第二比較電壓輸出一比較結果；及一數位校正電路，耦接於該逐漸逼近式控制邏輯電路；其中，該逐漸逼近式控制邏輯電路根據該比較結果來控制一連串之比較，以輸出一連串相對應的數位位元，該數位校正電路根據該些數位位元來計算出一校正值，以校正該待測電容之電容值；其中在一取樣階段(sample phase)時，該逐漸逼近式控制邏輯電路重置該第一電容陣列及該些第一補償電容為一共模電壓，並控制該待測電容耦接於一第一參考電壓。
  2. 如申請專利範圍第1項所述之校正電容不匹配的逐漸逼近類比至數位轉換器，其中在一連串比較階段時，該逐漸逼近式控制邏輯電路根據該比較結果來控制電容的接點電位，以控制該第一比較電壓及該第二比較電壓之間的差距逐漸逼近0。
  3. 如申請專利範圍第2項所述之校正電容不匹配的逐漸逼近類比至數位轉換器，其中在該一連串比較階段時，該逐漸逼近式控制邏輯電路基於該比較器輸出的該比較結果來控制下一個電容耦接於該第一參考電壓或一第二參考電壓。
  4. 如申請專利範圍第3項所述之校正電容不匹配的逐漸逼近類比至數位轉換器，其中在第一次比較階段時，該逐漸逼近式控制邏輯電路控制該待測電容耦接於該共模電壓。
  5. 如申請專利範圍第4項所述之校正電容不匹配的逐漸逼近類比至數位轉換器，其中該數位校正電路判斷若B4=B5=！B3，則計算該校正值=-(2*B1+B2)，或判斷若B1=B2=！B3，則計算該校正值=(2*B4+B5)，其中B1-B5係為該數位位元。
  6. 如申請專利範圍第5項所述之校正電容不匹配的逐漸逼近類比至數位轉換器，其中該數位校正電路將待測電容之理想電容值加上該校正值來獲得該待測電容之電容值之權重。
  7. 如申請專利範圍第6項所述之校正電容不匹配的逐漸逼近類比至數位轉換器，係從較小電容值的電容依序往較大電容值的電容進行校正，且該數位校正電路將該些數位位元乘以每一校正後的電容之權重來獲得類比/數位轉換期間的一數位輸出。
  8. 如申請專利範圍第2項所述之校正電容不匹配的逐漸逼近類比至數位轉換器，更包含：一第二數位至類比轉換器(DAC)，包含一第二電容陣列以及至少二個第二補償電容，其中該第二電容陣列的電容值具二進制權重(weight)； 其中，該逐漸逼近式控制邏輯電路控制該第二電容陣列的電容端點及該些第二補償電容端點的接點電位，並據以產生該第二數位至類比轉換器的該第二比較電壓，且在該取樣階段及該一連串比較階段時，該第二數位至類比轉換器係與該第一數位至類比轉換器對稱地運作。
  9. 一種電容不匹配校正方法，係用於一逐漸逼近類比至數位轉換器，該逐漸逼近類比至數位轉換器包含至少一電容陣列，該方法包含：配制至少二個補償電容；從該電容陣列中選擇一電容作為一待測電容(capacitor-under-test)；控制該電容陣列的電容端點及該些補償電容端點的接點電位，其中在一取樣階段時，重置該電容陣列及該些補償電容為一共模電壓，並控制該待測電容耦接於一第一參考電壓；根據所決定的接點電位來輸出一第一比較電壓；根據該第一比較電壓以及一第二比較電壓輸出一比較結果；根據該比較結果來控制一連串之比較，以輸出一連串相對應的數位位元；及根據該些數位位元來計算出一校正值，以校正該待測電容之電容值。
  10. 如申請專利範圍第9項所述之電容不匹配校正方法，其中於控制接點電位之步驟中包含：在一連串比較階段時，根據該比較結果來控制電容的接點電位，以控制該第一比較電壓及該第二比較電壓之間的差距逐漸逼近0。
  11. 如申請專利範圍第10項所述之電容不匹配校正方法，其中於根據該第一比較電壓以及該第二比較電壓輸出該比較結果之步驟中包含： 判斷若該第一比較電壓大於該第二比較電壓，則輸出之該比較結果為邏輯1；及判斷若該第一比較電壓小於該第二比較電壓，則輸出之該比較結果為邏輯0。
  12. 如申請專利範圍第11項所述之電容不匹配校正方法，其中於控制該一連串之比較之步驟中包含：基於該比較結果控制該待測電容的下一個電容耦接於該第一參考電壓或一第二參考電壓。
  13. 如申請專利範圍第12項所述之電容不匹配校正方法，其中於計算出該校正值之步驟中包含：判斷若B4=B5=！B3，則計算該校正值=-(2*B1+B2)；判斷若B1=B2=！B3，則計算該校正值=(2*B4+B5)；及將待測電容之理想電容值加上該校正值來獲得該待測電容的權重；其中B1-B5係為該數位位元。
  14. 如申請專利範圍第13項所述之電容不匹配校正方法，更包含：從較小電容值的電容依序往較大電容值的電容進行校正；及將該些數位位元乘以每一校正後的電容之權重來獲得一數位輸出。
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