JPH03262212A - 超高精度ａ／ｄ変換装置 - Google Patents
超高精度ａ／ｄ変換装置Info
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- JPH03262212A JPH03262212A JP6140290A JP6140290A JPH03262212A JP H03262212 A JPH03262212 A JP H03262212A JP 6140290 A JP6140290 A JP 6140290A JP 6140290 A JP6140290 A JP 6140290A JP H03262212 A JPH03262212 A JP H03262212A
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- 238000012937 correction Methods 0.000 claims abstract description 26
- 239000003990 capacitor Substances 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 10
- 230000003321 amplification Effects 0.000 description 3
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- 230000010354 integration Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
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- 238000005516 engineering process Methods 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
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- 238000009966 trimming Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はオーディオ信号処理等に用いられる超高精度Ａ
／Ｄ変換装置に関する。
／Ｄ変換装置に関する。
近年オーディオ信号のデジタル化が進んで来ており、特
にデジタルオーディオチーブ等の実用化にともない低価
格なＡ／Ｄ変換装置の実現が待望されている。一方、オ
ーディオ用Ａ／Ｄ変換装置としては１６ ｂｉｔ分解能
（０，００１６％）ときわめて高精度の上、ステレオ出
力を得るため、左右交互に基本クロックの２〜４倍でサ
ンプリングしなければならず、約３００ ｋＨｚ程度の
比較的高速動作を行う必要がある。
にデジタルオーディオチーブ等の実用化にともない低価
格なＡ／Ｄ変換装置の実現が待望されている。一方、オ
ーディオ用Ａ／Ｄ変換装置としては１６ ｂｉｔ分解能
（０，００１６％）ときわめて高精度の上、ステレオ出
力を得るため、左右交互に基本クロックの２〜４倍でサ
ンプリングしなければならず、約３００ ｋＨｚ程度の
比較的高速動作を行う必要がある。
第７図はこの種の超高精度Ａ／Ｄ変換装置の従来例を示
すブロック図である。
すブロック図である。
これは逐次比較型と称されるもので、入力端子６１に印
加される電圧を、サンプル・アンド・ホールド回路６２
ｋよってサンプリングすべきタイミングでアナログ的に
ホールトし、電圧比較器６４の入力端に印加する。電圧
比較器６４の他の入力端には予めフルスケールの坏の（
すなわちＭＳＢのみがオンした）電圧に設定された１６
ビツトＤ／Ａ変換器６３の出力が接続されている。電圧
比較器６４の出力に応じて、もしサンプル・アンド・ホ
ールト回路６２の出力側が大きければそのままとし、そ
ってなければＭＳＢをオフにする。次にＭＳＢを前述の
状態に保ちつつ、Ｄ／Ａ変換器６３の次のビットをオン
し、再び電圧比較器６４の出力に応じて、このビットを
そのままとするかオフにする。つづいてその次のビット
を行い、合計１６回くりかえすことにより、入力したア
ナログ信号の電圧に最も近い電圧か１６ビツトＤ／Ａ変
換器６３のデジタル出力として得られる。その際の１６
ビツトＤ／Ａ変換器６３の入力である１６ヒツトデータ
がＡ／Ｄ変換データとして出力端子６６へ出力される。
加される電圧を、サンプル・アンド・ホールド回路６２
ｋよってサンプリングすべきタイミングでアナログ的に
ホールトし、電圧比較器６４の入力端に印加する。電圧
比較器６４の他の入力端には予めフルスケールの坏の（
すなわちＭＳＢのみがオンした）電圧に設定された１６
ビツトＤ／Ａ変換器６３の出力が接続されている。電圧
比較器６４の出力に応じて、もしサンプル・アンド・ホ
ールト回路６２の出力側が大きければそのままとし、そ
ってなければＭＳＢをオフにする。次にＭＳＢを前述の
状態に保ちつつ、Ｄ／Ａ変換器６３の次のビットをオン
し、再び電圧比較器６４の出力に応じて、このビットを
そのままとするかオフにする。つづいてその次のビット
を行い、合計１６回くりかえすことにより、入力したア
ナログ信号の電圧に最も近い電圧か１６ビツトＤ／Ａ変
換器６３のデジタル出力として得られる。その際の１６
ビツトＤ／Ａ変換器６３の入力である１６ヒツトデータ
がＡ／Ｄ変換データとして出力端子６６へ出力される。
−ト記シーケンスを行うのがロジック部６５である。
上述した従来の超高積度Ａ／Ｄ変換器置は、Ｄ／Ａ変換
を１６ビツト精度すなわち １／２＋６０．０旧６％粒
度で行なわなければならず、このような高精度は、トリ
ミングによってずれを修正するか、時間的に積分するこ
とにより、時間比の精度でこの比を実現するしかなく、
通常の集積回路の素子の比によって実現できないという
欠点がある。また、Ｄ／Ａ変換速度がサンプリングレー
トの１６倍以上必要となり、さらに前述のように左右交
互に２〜４倍のオーバサンプリングを行う場合、５１４
Ｈｚ （２００ｎｓ）の高速動作が必要となり、Ｄ／Ａ
変換器の出力セトリングが１６ビツト精度すなわち０．
０．０１６％におさまるまでの時間として２００ｎＳ以
内が要求されると、従来例では実行不可能であるという
欠点もある。
を１６ビツト精度すなわち １／２＋６０．０旧６％粒
度で行なわなければならず、このような高精度は、トリ
ミングによってずれを修正するか、時間的に積分するこ
とにより、時間比の精度でこの比を実現するしかなく、
通常の集積回路の素子の比によって実現できないという
欠点がある。また、Ｄ／Ａ変換速度がサンプリングレー
トの１６倍以上必要となり、さらに前述のように左右交
互に２〜４倍のオーバサンプリングを行う場合、５１４
Ｈｚ （２００ｎｓ）の高速動作が必要となり、Ｄ／Ａ
変換器の出力セトリングが１６ビツト精度すなわち０．
０．０１６％におさまるまでの時間として２００ｎＳ以
内が要求されると、従来例では実行不可能であるという
欠点もある。
本発明の超高精度Ａ／Ｄ変換装置は、
それぞれアナログ入力端とアナログ出力端とデジタル出
力端とを有し、上位側のもののアナログ出力端が下位側
のもののアナログ入力端に順次縦列接続された複数のＡ
／Ｄ変換器と、各Ａ／Ｄ変換器のデジタル出力をそれぞ
れ入力し、演算処理する演算装置とからなる超高精度Ａ
／Ｄ変換装置であって、 前記複数のＡ／Ｄ変換器は、アナログ入力端から入力し
たアナログ値をＡ／Ｄ変換するに＋１ビット精度のＡ／
Ｄ変換器と、Ａ／Ｄ変換器の出力に相当するアナログ値
をアナログ入力端から入力したアナログ値から差し引き
、その結果を２ｋ倍してアナログ出力端から出力する増
幅器と、増幅器の出力の理想出力値からの誤差に対する
補正値が予め書き込まれたメモリと、Ａ／Ｄ変換器の出
力をその出力に対応してメモリから補正値を読み出し、
Ａ／Ｄ変換器の出力を補正し、デジタル出力端からデジ
タル出力として出力する補正回路とをそれぞれ有し、 前記演算装置は、Ａ／Ｄ変換器が下位になる毎に、その
デジタル出力をにビット下位にシフト入力し、加算し、
その結果を最上位のＡ／Ｄ変換器のアナログ入力端に印
加されたアナログ値のＡ／Ｄ変換データとして出力し、 好ましくは、前記複数のＡ／Ｄ変換器のうち最下位のＡ
／Ｄ変換器がｋ＋１ビット精度のＡ／Ｄ変換器のみであ
り、 さらに好ましくは、前記Ａ／Ｄ変換器のＡ／Ｄ変換器は
、規準抵抗を２ ｋ＋１ １制置列にしバイアス電圧
な印加せしめ、規準抵抗の各接続点の電圧と入力したア
ナログ信号の電圧とを比較する２ｋ＋＋ １個の電
圧比較器と、かかる電圧比較器の各出力のハイレベル／
ロウレベルの境目を見出すロジック回路により構成され
、前記Ａ／Ｄ変換器の増幅器は、前記入力したアナログ
信号の電圧を予め充電するコンデンサと、前記境目のブ
ロック内の前記抵抗の接続点の電圧を選択的に前記コン
デンサに印加して差を算出するコンデンサ結合型差動増
幅器とから構成される。
力端とを有し、上位側のもののアナログ出力端が下位側
のもののアナログ入力端に順次縦列接続された複数のＡ
／Ｄ変換器と、各Ａ／Ｄ変換器のデジタル出力をそれぞ
れ入力し、演算処理する演算装置とからなる超高精度Ａ
／Ｄ変換装置であって、 前記複数のＡ／Ｄ変換器は、アナログ入力端から入力し
たアナログ値をＡ／Ｄ変換するに＋１ビット精度のＡ／
Ｄ変換器と、Ａ／Ｄ変換器の出力に相当するアナログ値
をアナログ入力端から入力したアナログ値から差し引き
、その結果を２ｋ倍してアナログ出力端から出力する増
幅器と、増幅器の出力の理想出力値からの誤差に対する
補正値が予め書き込まれたメモリと、Ａ／Ｄ変換器の出
力をその出力に対応してメモリから補正値を読み出し、
Ａ／Ｄ変換器の出力を補正し、デジタル出力端からデジ
タル出力として出力する補正回路とをそれぞれ有し、 前記演算装置は、Ａ／Ｄ変換器が下位になる毎に、その
デジタル出力をにビット下位にシフト入力し、加算し、
その結果を最上位のＡ／Ｄ変換器のアナログ入力端に印
加されたアナログ値のＡ／Ｄ変換データとして出力し、 好ましくは、前記複数のＡ／Ｄ変換器のうち最下位のＡ
／Ｄ変換器がｋ＋１ビット精度のＡ／Ｄ変換器のみであ
り、 さらに好ましくは、前記Ａ／Ｄ変換器のＡ／Ｄ変換器は
、規準抵抗を２ ｋ＋１ １制置列にしバイアス電圧
な印加せしめ、規準抵抗の各接続点の電圧と入力したア
ナログ信号の電圧とを比較する２ｋ＋＋ １個の電
圧比較器と、かかる電圧比較器の各出力のハイレベル／
ロウレベルの境目を見出すロジック回路により構成され
、前記Ａ／Ｄ変換器の増幅器は、前記入力したアナログ
信号の電圧を予め充電するコンデンサと、前記境目のブ
ロック内の前記抵抗の接続点の電圧を選択的に前記コン
デンサに印加して差を算出するコンデンサ結合型差動増
幅器とから構成される。
また、本発明の超高精度Ａ／Ｄ変換装置は、それぞれア
ナログ入力とアナログ出力端とデジタル出力端とを有し
、上位側のもののアナログ出力端が下位側のもののアナ
ログ入力端に順次縦列接続された複数のＡ／Ｄ変換器と
、補正値が予め書き込まれたメモリと、演算装置からな
る超高精度Ａ／Ｄ変換器置であって、 前記複数のＡ／Ｄ変換器は、アナログ入力端から入力し
たアナログ値をＡ／Ｄ変換するに＋１ビット精度のＡ／
Ｄ変換器と、Ａ／Ｄ変換器の出力に相当するアナログ入
力端から入力したアナログ値から差し引き、その結果を
２ｋ倍してアナログ出力端から出力する増幅器とを有し
、前記演算装置は、Ａ／Ｄ変換器が下位になる毎に、そ
のデジタル出力をメモリから読み出した補正値で補正す
るとともににビット下位にシフト入力し、加算し、その
結果を最上位のＡ／Ｄ変換器のアナログ入力端に印加さ
れたアナログ値のＡ／Ｄ変換データとして出力する。
ナログ入力とアナログ出力端とデジタル出力端とを有し
、上位側のもののアナログ出力端が下位側のもののアナ
ログ入力端に順次縦列接続された複数のＡ／Ｄ変換器と
、補正値が予め書き込まれたメモリと、演算装置からな
る超高精度Ａ／Ｄ変換器置であって、 前記複数のＡ／Ｄ変換器は、アナログ入力端から入力し
たアナログ値をＡ／Ｄ変換するに＋１ビット精度のＡ／
Ｄ変換器と、Ａ／Ｄ変換器の出力に相当するアナログ入
力端から入力したアナログ値から差し引き、その結果を
２ｋ倍してアナログ出力端から出力する増幅器とを有し
、前記演算装置は、Ａ／Ｄ変換器が下位になる毎に、そ
のデジタル出力をメモリから読み出した補正値で補正す
るとともににビット下位にシフト入力し、加算し、その
結果を最上位のＡ／Ｄ変換器のアナログ入力端に印加さ
れたアナログ値のＡ／Ｄ変換データとして出力する。
本発明は、
各Ａ／Ｄの変換部により、アナログ信号をに＋１ビツト
ずつＡ／Ｄ変換し、誤差は各変換部で補正して出力し、
Ａ／Ｄ変換の残については２ｋ倍して下位の変換部に送
り、下位の変換部では２ｋ倍されたアナログ信号をＡ／
Ｄ変換した後、そのデジタル出力を演算装置が上位のデ
ジタル出力に対しにビット下げて、Ａ／Ｄ変換器におけ
るＡ／Ｄ変換の残に対応する実際のビット位置にもどし
て上位のデジタル出力に加えている。
ずつＡ／Ｄ変換し、誤差は各変換部で補正して出力し、
Ａ／Ｄ変換の残については２ｋ倍して下位の変換部に送
り、下位の変換部では２ｋ倍されたアナログ信号をＡ／
Ｄ変換した後、そのデジタル出力を演算装置が上位のデ
ジタル出力に対しにビット下げて、Ａ／Ｄ変換器におけ
るＡ／Ｄ変換の残に対応する実際のビット位置にもどし
て上位のデジタル出力に加えている。
また、最下位の変換部をにビットのＡ／Ｄ変換器のみと
して簡単にしている。
して簡単にしている。
さらに、好ましいＡ／Ｄ変換器は、２ｋ＋１ １個の規
準抵抗によりステップ電圧を発生し、これと入力したア
ナログ信号を比較してＡ／Ｄ変換し、比較に際しアナロ
グ信号に一致したステップ電圧をＡ／Ｄ変換されたデジ
タル出力に対応するアナログ値とし、コンデンサ結合型
差動増幅器により、アナログ信号からアナログ値を差し
引いて、その結果を２ｋ倍して出力する。
準抵抗によりステップ電圧を発生し、これと入力したア
ナログ信号を比較してＡ／Ｄ変換し、比較に際しアナロ
グ信号に一致したステップ電圧をＡ／Ｄ変換されたデジ
タル出力に対応するアナログ値とし、コンデンサ結合型
差動増幅器により、アナログ信号からアナログ値を差し
引いて、その結果を２ｋ倍して出力する。
さらに４本発明は、補正が必要なＡ／Ｄの変換 ０
部のデジタル出力のみにメモリによる補正データを加え
て補正している。
て補正している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は請求項１に係る発明の超高精度Ａ／Ｄ変換装置
の一実施例を示すブロック図、第２図は第１図の実施例
の動作を示す説明図である。
の一実施例を示すブロック図、第２図は第１図の実施例
の動作を示す説明図である。
本実施例は入力端子１に印加されるアナログ信号をＡ／
Ｄ変換して１６ビツトのデジタル出力を出力端子４に出
力するものである。
Ｄ変換して１６ビツトのデジタル出力を出力端子４に出
力するものである。
変換部２３，２□、 ２．、２ｏはそれぞれ５ビットＡ
／Ｄ変換器２１．５ビットＤ／Ａ変換器２２．増幅器２
３．メモリ２４．加算器２５を有する。
／Ｄ変換器２１．５ビットＤ／Ａ変換器２２．増幅器２
３．メモリ２４．加算器２５を有する。
５ビツトＡ／Ｄ変換器２１は、アナログ入力端２０に印
加されるアナログ信号をＡ／Ｄ変換し、５ビツトのデジ
タル出力を出力する。５ビツトＤ／Ａ変換器２２は、５
ビツトＡ／Ｄ変換器２１のデジタル出力を入力しＤ／Ａ
変換する。増幅器２３は、アナログ入力端２０に印加さ
れたアナログ信号から５１ ビットＤ／Ａ変換器２２のアナログ出力を差し弓き、残
余の電圧を２４倍つまり１６倍してアナログ出力端より
下位の変換部のアナログ入力端２０に出力する。メモリ
２４は、５ビツトＡ／Ｄ変換器２１のデジタル出力に対
応して増幅器２３から出力されるアナログ信号は理想値
からずれるので、それを補正する補正データを５ビツト
Ａ／Ｄ変換器２１のデジタル出力に対応して保持してお
り、デジタル出力が出力されたとき、対応する補正デー
タを出力する。加算器２５は、５ビツトＡ／Ｄ変換器２
１のデジタル出力を補正データで補正しデジタル出力と
して、デジタル出力端２７より出力する。
加されるアナログ信号をＡ／Ｄ変換し、５ビツトのデジ
タル出力を出力する。５ビツトＤ／Ａ変換器２２は、５
ビツトＡ／Ｄ変換器２１のデジタル出力を入力しＤ／Ａ
変換する。増幅器２３は、アナログ入力端２０に印加さ
れたアナログ信号から５１ ビットＤ／Ａ変換器２２のアナログ出力を差し弓き、残
余の電圧を２４倍つまり１６倍してアナログ出力端より
下位の変換部のアナログ入力端２０に出力する。メモリ
２４は、５ビツトＡ／Ｄ変換器２１のデジタル出力に対
応して増幅器２３から出力されるアナログ信号は理想値
からずれるので、それを補正する補正データを５ビツト
Ａ／Ｄ変換器２１のデジタル出力に対応して保持してお
り、デジタル出力が出力されたとき、対応する補正デー
タを出力する。加算器２５は、５ビツトＡ／Ｄ変換器２
１のデジタル出力を補正データで補正しデジタル出力と
して、デジタル出力端２７より出力する。
変換部２３．２２．２．、２０のデジタル出力はその最
高ビット位置がそれぞれＭＳＢ、１２ビツト目。
高ビット位置がそれぞれＭＳＢ、１２ビツト目。
８ビット目、４ビツト目に位取りされて加算器３２、３
１．３０で加算され、１６ビツトのデジタル出力として
出力端子４に出力される。この際、変換部２゜のＬＳＢ
以下のデータは切り捨てられている。
１．３０で加算され、１６ビツトのデジタル出力として
出力端子４に出力される。この際、変換部２゜のＬＳＢ
以下のデータは切り捨てられている。
次に本実施例のＡ／Ｄ変換の動作について第２２
図を参照して説明する。
変換部２３は、５ビツトＡ／Ｄ変換器２１のビットｂ＋
ｒ、、 ｂｚ、〜、ｂ８．のデータと、メモリ２４から
のビット ｂｌｏ、 ｂ９．〜．ｂｏのデータとを加算
器２５で加算して出力する。変換部２２．２．もそれぞ
れ最高ビットがｂｌｌ、 ｂ７であるデジタル出力を変
換部２３と同様に出力する。変換部２゜の出力はｂ３．
ｂ２． ｂ、、 ｂｏのみを有効とみなす。各変換部
２３、２２．２１．２０のデジタル出力を加算した結果
が出力端子４に出力される。
ｒ、、 ｂｚ、〜、ｂ８．のデータと、メモリ２４から
のビット ｂｌｏ、 ｂ９．〜．ｂｏのデータとを加算
器２５で加算して出力する。変換部２２．２．もそれぞ
れ最高ビットがｂｌｌ、 ｂ７であるデジタル出力を変
換部２３と同様に出力する。変換部２゜の出力はｂ３．
ｂ２． ｂ、、 ｂｏのみを有効とみなす。各変換部
２３、２２．２１．２０のデジタル出力を加算した結果
が出力端子４に出力される。
第３図は請求項２ｋ記載の発明の一実施例である。
第１図の実施例と比較し、本実施例は最下位の変換部２
２ｏが４ビツトのＡ／Ｄ変換器２８となっている。第１
図の実施例もＬＳＢ以下のデータを用いていないので、
本実施例は第１図の実施例と実質的に同じ機能を有して
いる。
２ｏが４ビツトのＡ／Ｄ変換器２８となっている。第１
図の実施例もＬＳＢ以下のデータを用いていないので、
本実施例は第１図の実施例と実質的に同じ機能を有して
いる。
第４図は請求項３に記載の発明の一実施例の変換部２．
、２２．２．、２０を示ずブロック図である。
、２２．２．、２０を示ずブロック図である。
本発明は請求項１のものの変形である。
アナログ入力端子２０に入力されるアナログ信号は３１
個のブロック３０．、３０２．〜．３０３．を含む全並
列型Ａ／Ｄ変換部３０と差動増幅部３２とに印加される
。まず各ブロック３０．．３０２．〜．３０３．のスイ
ッチＳ、、Ｓ３がオンし、コンデンサＣ８の右端には増
幅器Ａ。が全帰還動作することによりしきい値電圧（又
はφ点電圧）が印加され、コンデンサＣ０の左端には規
準電圧Ｖ ｒｅｆを各ブロックの抵抗Ｒによって分圧し
た電圧が印加される。したがってその差の電圧がコンデ
ンサＣ８に充電される。次に各ブロックのスイッチＳ３
をオフにして増幅器を開利得（最大利得）とするととも
にコンデンサＣ６の右端をハイインピーダンスし、コン
デンサＣ８の両端電圧を前述のまま変化しないようにす
る。次に、スイッチＳ１をオンにし、コンデンサＣ６の
左端を入力信号を印加する。このとき各ブロックにおい
て、入力信号が分圧による電圧より大きければ増幅器Ａ
。の入力はしきい値より大きくなり、そうでない場合は
小さくなる。これにより前者の場合に増幅器Ａ。の出力
はり−レベルとなり、後者の場合はハイレベルになる。
個のブロック３０．、３０２．〜．３０３．を含む全並
列型Ａ／Ｄ変換部３０と差動増幅部３２とに印加される
。まず各ブロック３０．．３０２．〜．３０３．のスイ
ッチＳ、、Ｓ３がオンし、コンデンサＣ８の右端には増
幅器Ａ。が全帰還動作することによりしきい値電圧（又
はφ点電圧）が印加され、コンデンサＣ０の左端には規
準電圧Ｖ ｒｅｆを各ブロックの抵抗Ｒによって分圧し
た電圧が印加される。したがってその差の電圧がコンデ
ンサＣ８に充電される。次に各ブロックのスイッチＳ３
をオフにして増幅器を開利得（最大利得）とするととも
にコンデンサＣ６の右端をハイインピーダンスし、コン
デンサＣ８の両端電圧を前述のまま変化しないようにす
る。次に、スイッチＳ１をオンにし、コンデンサＣ６の
左端を入力信号を印加する。このとき各ブロックにおい
て、入力信号が分圧による電圧より大きければ増幅器Ａ
。の入力はしきい値より大きくなり、そうでない場合は
小さくなる。これにより前者の場合に増幅器Ａ。の出力
はり−レベルとなり、後者の場合はハイレベルになる。
したがってこれらの境目を探すロジックを組むことによ
り、入力をＡ／Ｄ変換できる。またその結果により、各
ブロックの８４のうちの境目の１ケをオンさせることに
よって、境目の分圧された電圧を差動増幅部３７へ導く
ことができる。これが５ビツトのＤ／Ａ変換器に相当す
る。
り、入力をＡ／Ｄ変換できる。またその結果により、各
ブロックの８４のうちの境目の１ケをオンさせることに
よって、境目の分圧された電圧を差動増幅部３７へ導く
ことができる。これが５ビツトのＤ／Ａ変換器に相当す
る。
一方、差動増幅部３２ｋは、あらかじめスイッチＳ、を
介してコンデンサＣ１にアナログ入力端子２０の電圧が
印加されると同時にスチッチＳ６を介して全帰還がかけ
られている。次にスイッチＳ５．Ｓ６をオフにして、前
述の境目のブロックのスイッチＳ４をオンさせることに
より入力端子との差が取られ、 ＣＩ／Ｃ２の増幅度で
出力が得られる。Ｃ２＝ ＣＩ／１６とすることにより
１６倍のゲインが実現できる。必要に応じて出力規準レ
ベルを校正するようにしてもよい（図示せず）。
介してコンデンサＣ１にアナログ入力端子２０の電圧が
印加されると同時にスチッチＳ６を介して全帰還がかけ
られている。次にスイッチＳ５．Ｓ６をオフにして、前
述の境目のブロックのスイッチＳ４をオンさせることに
より入力端子との差が取られ、 ＣＩ／Ｃ２の増幅度で
出力が得られる。Ｃ２＝ ＣＩ／１６とすることにより
１６倍のゲインが実現できる。必要に応じて出力規準レ
ベルを校正するようにしてもよい（図示せず）。
以上述べたシーケンスをコントロールするためのロジッ
ク３１に第１図のメモリ２４のデータで補正させるよう
にしてもよい。
ク３１に第１図のメモリ２４のデータで補正させるよう
にしてもよい。
５
本実施例によれば、Ｄ／Ａ変換器がきわめて簡単な構成
要素で実現でき、また粒度も抵抗Ｒの比及びコンデンサ
［；＋／Ｃ２の比で決まるためバラツキも％のオーダで
容易に実現可能であるとともに、誤差を補正した後の継
竿変化も少なく安定であるという特徴を有する。集積回
路化とくにＣ−ＭＯ５ＬＳＩ化するのにきわめて適した
ものであることはいうまでもない。
要素で実現でき、また粒度も抵抗Ｒの比及びコンデンサ
［；＋／Ｃ２の比で決まるためバラツキも％のオーダで
容易に実現可能であるとともに、誤差を補正した後の継
竿変化も少なく安定であるという特徴を有する。集積回
路化とくにＣ−ＭＯ５ＬＳＩ化するのにきわめて適した
ものであることはいうまでもない。
さらに本具体例によればコンデンサＣ６およびＣＩによ
って入力端子をためこむため、外付でわざわざサンプル
ホールド回路をつける必要がない点も特徴である。
って入力端子をためこむため、外付でわざわざサンプル
ホールド回路をつける必要がない点も特徴である。
第５図は請求項４に記載の発明の一実施例を示すブロッ
ク図、第６図は第５図の実施例の動作を示す説明図であ
る。
ク図、第６図は第５図の実施例の動作を示す説明図であ
る。
変換部５０３．５０２は第１図の実施例と同様な５ビッ
トＡ／Ｄ変換器２１，５ビツトＤ／Ａ変換器２２、増幅
器２３を用いており、ラッチ５１は５ビツトＡ／Ｄ変換
器２１の出力をラッチする。変換部５０゜は変換部５０
３．５０２の５ビットＡ／Ｄ変換器２１．５１心・ ９．＼ ビットＤ／Ａ変換器２２の代りに４ビットＡ／Ｄ変換器
５１，４ビツトＤ／Ａ変換器５２を用いている。
トＡ／Ｄ変換器２１，５ビツトＤ／Ａ変換器２２、増幅
器２３を用いており、ラッチ５１は５ビツトＡ／Ｄ変換
器２１の出力をラッチする。変換部５０゜は変換部５０
３．５０２の５ビットＡ／Ｄ変換器２１．５１心・ ９．＼ ビットＤ／Ａ変換器２２の代りに４ビットＡ／Ｄ変換器
５１，４ビツトＤ／Ａ変換器５２を用いている。
変換部５０ｏは４ビツトＤ／Ａ変換器５２と増幅器２３
とを省略している。メモリ５３には、変換部５０３゜５
０２の５ビツトずつ１０ビツトの出力に対応して、変換
部５０２のアナログ出力を補正する補正データが予め書
き込まれており、変換部５０３．５０２のラッチ５４が
データをラッチすると、ラッチした１０ビツトのデータ
に対応する補正データを出力する。加算器５５１は変換
部５０３，５０２のデジタル出力を加算し、補正データ
で補正し、１６ビツトのデジタル出力として出力する。
とを省略している。メモリ５３には、変換部５０３゜５
０２の５ビツトずつ１０ビツトの出力に対応して、変換
部５０２のアナログ出力を補正する補正データが予め書
き込まれており、変換部５０３．５０２のラッチ５４が
データをラッチすると、ラッチした１０ビツトのデータ
に対応する補正データを出力する。加算器５５１は変換
部５０３，５０２のデジタル出力を加算し、補正データ
で補正し、１６ビツトのデジタル出力として出力する。
加算器５５２は、変換部５０１゜５０ｏの出力を下位８
ビツトのデジタル出力として入力し、加算器５５１のデ
ジタル出力と加算して１６ビツトのデジタル出力として
出力端子４に出力する。
ビツトのデジタル出力として入力し、加算器５５１のデ
ジタル出力と加算して１６ビツトのデジタル出力として
出力端子４に出力する。
次に本実施例の動作について第６図を参照して説明する
。
。
上位のデジタルデータな出力する変換部５０３゜５０２
の補正を一括してメモリ５３て行っている。下位の変換
部５０１，５０８の誤差は補正せずに出力している。
の補正を一括してメモリ５３て行っている。下位の変換
部５０１，５０８の誤差は補正せずに出力している。
本実施例のＡ／ＤまたはＤ／Ａ変換器および増幅器は精
度が８ビツトすなわち１／２５６であり、変換部５０．
の出力にはＩＬＳＢ以上の誤差は含まれず、メモリによ
る補正は不要となっている。また、第１図の実施例と比
較して、メモリ５３から補正データを出力させる際に、
変換部５０３．５０２の１０ビツトの出力すなわち１０
２４ワード分のメモリを引いている点が大きなちがいで
ある。これにより、メモリを１ケ所に集中できるのでＩ
Ｃ化したときに作りやすいという利点をもつ。
度が８ビツトすなわち１／２５６であり、変換部５０．
の出力にはＩＬＳＢ以上の誤差は含まれず、メモリによ
る補正は不要となっている。また、第１図の実施例と比
較して、メモリ５３から補正データを出力させる際に、
変換部５０３．５０２の１０ビツトの出力すなわち１０
２４ワード分のメモリを引いている点が大きなちがいで
ある。これにより、メモリを１ケ所に集中できるのでＩ
Ｃ化したときに作りやすいという利点をもつ。
さらに軽時変化に対して第１図の実施例のものより強い
という利点を有する。すなわち第１図の実施例では最上
位５ビット分く３２ケ）の誤差をメモリ２４に書き込ん
でおくので、仮に増幅器２３の増幅度が変動した場合、
変換部２□から変換部２へ繰上りがおこるたびに変動分
が誤差として生ずるのに対し、第５図では変換部５０３
．５０２のすべての組合せの値に対して補正するように
なっているので変換部５０１から変換部５０２への繰上
りがおこるたびに少しずつ変動分が誤差として表われる
。
という利点を有する。すなわち第１図の実施例では最上
位５ビット分く３２ケ）の誤差をメモリ２４に書き込ん
でおくので、仮に増幅器２３の増幅度が変動した場合、
変換部２□から変換部２へ繰上りがおこるたびに変動分
が誤差として生ずるのに対し、第５図では変換部５０３
．５０２のすべての組合せの値に対して補正するように
なっているので変換部５０１から変換部５０２への繰上
りがおこるたびに少しずつ変動分が誤差として表われる
。
すなわち変動分が見かけ上１／１６に圧縮されて見える
のである。
のである。
以上説明したように請求項１ないし請求項４の発明は下
記のような効果がある。
記のような効果がある。
工、請求項１の発明は、高鯖度の素子を全く用いずに、
ｋ＋１ビット精度のＡ／Ｄ変換器でＡ／Ｄ変換を行うこ
とができ、実質的にに＋１ビツトの変換であるから高速
に処理でき、安価で高速な超高精度Ａ／Ｄ変換装置を実
現できる。
ｋ＋１ビット精度のＡ／Ｄ変換器でＡ／Ｄ変換を行うこ
とができ、実質的にに＋１ビツトの変換であるから高速
に処理でき、安価で高速な超高精度Ａ／Ｄ変換装置を実
現できる。
２、請求項２の発明は、請求項１のものと同様の効果が
あるが、最下位のＡ／Ｄ変換部がＡ／Ｄ変換器のみであ
るので回路が簡単になっている。
あるが、最下位のＡ／Ｄ変換部がＡ／Ｄ変換器のみであ
るので回路が簡単になっている。
３、請求項３の発明は、回路が単純化され、かつ、ＣＭ
ＯＳタイプのＬＳＩとしての実現に適している。
ＯＳタイプのＬＳＩとしての実現に適している。
４、請求項４の発明は、請求項１のものと同様の効果が
あるとともに、各Ａ／Ｄ変換部のうち例９ えば−Ｆ位のもののみに一括して補正を加えることがで
きるので回路素子を極力少くすることができる。
あるとともに、各Ａ／Ｄ変換部のうち例９ えば−Ｆ位のもののみに一括して補正を加えることがで
きるので回路素子を極力少くすることができる。
第１図は請求項１の発明の超高精度Ａ／Ｄ変換装置の一
実施例を示すブロック図、第２図は第１図の実施例の動
作を示す説明図、第３図、第４図、第５図はそれぞれ請
求項２，３．４の発明の実施例を示すブロック図、第６
図は第５図の実施例の動作を示す説明図、第７図は従来
例を示すブロック図である。 ｌ・・・・・・入力端子、 ２ｏ１２□、２□Ｉ２３，２２ｏ、５０ｏＩ５０３，５
０２，５０３・・・・・・変換部、 ３０、３．、３２．２５．５５１．５５２・・・・・・
加算器、４・・・・・・出力端子、 ２０・・・・・・アナログ入力端、 ２１・・・・・・５ビツトＡ／Ｄ変換器、２２・・・・
・・５ビツトＤ／Ａ変換器、２３・・・・・・増幅器、 ０ ２４．５３・・・・・・メモリ、 ２６・・・・・・アナログ出力端、 ２７・・・・・・デジタル出力端、 ２８、５１・・・・・・４ビツトＡ／Ｄ変換器、３０・
・・・・・Ａ／Ｄ変換部、 ３０、、３０２．〜，３０３＋・・・・・・ブロック、
３１・・・・・・ロジック回路、 ３２・・・・・・差動増幅部、 ５２・・・・・・４ビツトＤ／Ａ変換器、５４・・・・
・・ラッチ。
実施例を示すブロック図、第２図は第１図の実施例の動
作を示す説明図、第３図、第４図、第５図はそれぞれ請
求項２，３．４の発明の実施例を示すブロック図、第６
図は第５図の実施例の動作を示す説明図、第７図は従来
例を示すブロック図である。 ｌ・・・・・・入力端子、 ２ｏ１２□、２□Ｉ２３，２２ｏ、５０ｏＩ５０３，５
０２，５０３・・・・・・変換部、 ３０、３．、３２．２５．５５１．５５２・・・・・・
加算器、４・・・・・・出力端子、 ２０・・・・・・アナログ入力端、 ２１・・・・・・５ビツトＡ／Ｄ変換器、２２・・・・
・・５ビツトＤ／Ａ変換器、２３・・・・・・増幅器、 ０ ２４．５３・・・・・・メモリ、 ２６・・・・・・アナログ出力端、 ２７・・・・・・デジタル出力端、 ２８、５１・・・・・・４ビツトＡ／Ｄ変換器、３０・
・・・・・Ａ／Ｄ変換部、 ３０、、３０２．〜，３０３＋・・・・・・ブロック、
３１・・・・・・ロジック回路、 ３２・・・・・・差動増幅部、 ５２・・・・・・４ビツトＤ／Ａ変換器、５４・・・・
・・ラッチ。
Claims (1)
- 【特許請求の範囲】 １、それぞれアナログ入力端とアナログ出力端とデジタ
ル出力端とを有し、上位側のもののアナログ出力端が下
位側のもののアナログ入力端に順次縦列接続された複数
のＡ／Ｄ変換部と、各Ａ／Ｄ変換部のデジタル出力をそ
れぞれ入力し、演算処理する演算装置とからなる超高精
度Ａ／Ｄ変換装置であって、 前記複数のＡ／Ｄ変換部は、アナログ入力端から入力し
たアナログ値をＡ／Ｄ変換するｋ＋１ビット精度のＡ／
Ｄ変換器と、Ａ／Ｄ変換器の出力に相当するアナログ値
をアナログ入力端から入力したアナログ値から差し引き
、その結果を２＾ｋ倍してアナログ出力端から出力する
増幅器と、増幅器の出力の理想出力値からの誤差に対す
る補正値が予め書き込まれたメモリと、Ａ／Ｄ変換器の
出力をその出力に対応してメモリから補正値を読み出し
、Ａ／Ｄ変換器の出力を補正し、デジタル出力端からデ
ジタル出力として出力する補正回路とをそれぞれ有し、 前記演算装置は、Ａ／Ｄ変換部が下位になる毎に、その
デジタル出力をｋビット下位にシフト入力し、加算し、
その結果を最上位のＡ／Ｄ変換部のアナログ入力端に印
加されたアナログ値のＡ／Ｄ変換データとして出力する
超高精度Ａ／Ｄ変換装置。 ２、前記複数のＡ／Ｄ変換部のうち最下位のＡ／Ｄ変換
部がｋ＋１ビット精度のＡ／Ｄ変換器のみであることを
特徴とする請求項１に記載の超高精度Ａ／Ｄ変換器。 ３、前記Ａ／Ｄ変換部のＡ／Ｄ変換器は、規準抵抗を２
＾ｋ＾＋＾１−１個直列にしバイアス電圧を印加せしめ
、規準抵抗の各接続点の電圧と入力したアナログ信号の
電圧とを比較する２＾ｋ＾＋＾１−１個の電圧比較器と
、かかる電圧比較器の各出力のハイレベル／ロウレベル
の境目を見出すロジック回路により構成され、前記Ａ／
Ｄ変換部の増幅器は、前記入力したアナログ信号の電圧
を予め充電するコンデンサと、前記境目のブロック内の
前記抵抗の接続点の電圧を選択的に前記コンデンサに印
加して差を算出するコンデンサ結合型差動増幅器とから
構成される請求項１または請求項２に記載の超高精度Ａ
／Ｄ変換装置。 ４、それぞれアナログ入力とアナログ出力端とデジタル
出力端とを有し、上位側のもののアナログ出力端が下位
側のもののアナログ入力端に順次縦列接続された複数の
Ａ／Ｄ変換部と、補正値が予め書き込まれたメモリと、
演算装置からなる超高精度Ａ／Ｄ変換装置であって、 前記複数のＡ／Ｄ変換部は、アナログ入力端から入力し
たアナログ値をＡ／Ｄ変換するｋ＋１ビット精度のＡ／
Ｄ変換器と、Ａ／Ｄ変換器の出力に相当するアナログ入
力端から入力したアナログ値から差し引き、その結果を
２＾ｋ倍してアナログ出力端から出力する増幅器とを有
し、 前記演算装置は、各Ａ／Ｄ変換部のデジタル出力のうち
必要なものをメモリから読み出した補正値で補正すると
ともに、デジタル出力が下位のものになる毎に、ｋビッ
ト下位にシフト入力し、加算し、その結果を最上位のＡ
／Ｄ変換部のアナログ入力端に印加されたアナログ値の
Ａ／Ｄ変換データとして出力する超高精度Ａ／Ｄ変換装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6140290A JPH03262212A (ja) | 1990-03-12 | 1990-03-12 | 超高精度ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6140290A JPH03262212A (ja) | 1990-03-12 | 1990-03-12 | 超高精度ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03262212A true JPH03262212A (ja) | 1991-11-21 |
Family
ID=13170112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6140290A Pending JPH03262212A (ja) | 1990-03-12 | 1990-03-12 | 超高精度ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03262212A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010288091A (ja) * | 2009-06-11 | 2010-12-24 | Nec Toshiba Space Systems Ltd | パイプライン型アナログ・ディジタル変換器およびその補正方法 |
-
1990
- 1990-03-12 JP JP6140290A patent/JPH03262212A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010288091A (ja) * | 2009-06-11 | 2010-12-24 | Nec Toshiba Space Systems Ltd | パイプライン型アナログ・ディジタル変換器およびその補正方法 |
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