JP3844510B2 - デジタル・アナログ変換 - Google Patents
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Description
本発明は一般的にはデジタルからアナログへの変換に関し、より具体的にはサイクリックおよびパイプラインデジタル・アナログ変換に関する。
発明の背景
デジタル・アナログ(D/A)変換装置は、デジタル領域とアナログ領域の境界上に位置する機器であり、両領域を仲介する存在である。名称が示すように、D/A変換装置はデジタル入力信号をアナログ出力信号に変換または変形させるものであり、2つのレベルまたはビットの組み合わせとして表現されたデジタル信号を量子化されたアナログ情報に変換する。D/A変換装置は現代の技術において極めて多くの適用範囲を有する。同装置はエレクトロニクスおよび通信関連の多様な分野で幅広く使用されている。
D/A変換装置の正確さおよび歪みの評価は通常D/A変換によって生じた誤差の大きさに基づく。
一般に、すべてのD/A変換には変換装置の回路が有する不完全さに起因するオフセットエラーの問題が有る。このオフセットエラーは、従来型のD/A変換装置の性能に重大な影響を与えている。
特に、通常の2値コードを使用する従来型のサイクリックD/A変換装置およびパイプラインD/A変換装置の場合、オフセットエラーは変換を通じて伝播しまた完全に増加していき、そのことによって変換装置の正確さを損なうとともに歪みを増大させる。さらに、比較的大きな非線型性が微分および積分に入り込む。
発明の要旨
本発明は、従来技術が有するこの問題およびその他の問題を低減するものである。
従来型のD/A変換装置に比較して、変換時の誤差の累積を顕著に低減することができるD/A変換装置を提供することが本発明の目的である。
回路を具体的に構成する際の不完全性に影響され難く、高い精度を実現するD/A変換装置を提供することもまた本発明の目的である。
特に、高精度で誤差の累積が少ないパイプラインD/A変換装置と共に、同様な特徴を有するサイクリックD/A変換装置を提供することが本発明の目的の一つである。
本発明の他の目的は、デジタル入力信号をアナログ出力信号に変換するに際して、オフセット誤差の累積が少ない変換方法を提供することである。
これらの目的および他の目的は添付の請求の範囲に記載された発明によって解決される。
本発明の基本思想に基づけば、グレイコードの形で供給されるデジタル入力信号は、グレイコード・アナログ変換アルゴリズムに従って量子化されたアナログ出力信号に変換される。グレイコード・アナログ変換アルゴリズムは、一般にはデジタル入力のコードビット数と同じビット数の所定の循環ステップを有する循環的なアルゴリズムであることが望ましい。循環的なアルゴリズムによれば、デジタル入力のグレイコードビットはアルゴリズムの循環的ステップに循環ステップごとに1つのグレイコードビットが順次取り込まれ、中間的なアナログ信号を繰り返し更新しながらアナログ信号が作成されていく。繰り返しステップのそれぞれにおいて、その繰り返しステップに適用されるグレイコードビットに依存した形で中間的なアナログ信号の符号が選択的に反転させられる。アナログ出力は、最後の循環ステップからの中間信号と定義される。
中間信号の選択的符号反転が、本発明に基づくグレイコード・アナログ変換アルゴリズムの本質的特徴であり、これがD/A変換において誤差の累積を顕著に低減する中心技術である。入力されるグレイコードビットは通常0と1の間でいわばランダムに変化する為、変換において発生したオフセット誤差は、累積誤差に加算されたり減算されたりする。したがって、本発明に基づくD/A変換で生じる累積誤差は、一般に増加する方向に累積するのではなく、従来の方法によるD/A変換に比較して顕著にゼロに近いものになる。
本発明に基づくグレイコード・アナログアルゴリズムに基づくD/A変換装置の構造によれば、誤差の累積は一般に非常に小さく、回路を実現する際の不完全性に対して大きな許容範囲を有する。
特に、本発明のグレイコード・アナログアルゴリズムをサイクリックD/A変換装置およびパイプラインD/A変換装置に適用して実現した。サイクリックD/A変換装置の場合、単一機能ブロックを使用してアルゴリズムを実現し、入力ビットをこのブロックに周期的に繰り返し入力してアナログ出力信号を発生させる。パイプラインD/A変換装置の場合は、複数の機能段にアルゴリズムを順次適用して、ビットのそれぞれが固有のハードウエアを有するような形で入力のビットを処理した。後者の場合、アルゴリズムの循環特性は次第に消滅する。
サイクリックD/A変換の場合、中間アナログ信号は、最終的なアナログ信号が作成されるまで、デジタル入力のグレイコードビットによって周期的に更新される。本発明のアルゴリズムによれば、中間信号を更新する各ステップにおいて、そのサイクルに適用されるグレイコードビットが中間アナログ信号を反転させるか否かを決定する。
パイプラインD/A変換装置は複数のカスケード段を有し、パイプラインD/A変換において、中間アナログ信号は、デジタル入力のグレイコードビットに応じてこれらのカスケード段においてパイプライン方式で順次更新されて、最終的なアナログ信号に至る。それぞれのカスケード段は対応するデジタル信号の1つのビットに対応し、入力ビットは、離散的な時間に従って順次、1つのカスケード段に1ビットづつ、順次変換装置のカスケード段に与えられる。本発明のアルゴリズムに従えば、パイプライン段のそれぞれにおいて、パイプライン段に与えられたグレイコードビットが中間アナログ信号を反転すべきか否かを決定する。
選択的な信号反転はデジタル的に制御されている、つまり入力のグレイコードビットによって決定されており、本発明に基づくD/A変換装置の高い精度はその事実にも起因している。
本発明に基づくD/A変換は以下の効果をもたらすものである。
−高精度と低歪み、
−小さなオフセット累積誤差、
−回路構成の不完全性に対する大きな許容誤差、および、
−優れた動的特性。
本発明がもたらす他の利点については、以下に記載した本発明の実施例からさらに明らかになるはずである。
【図面の簡単な説明】
本発明の新規な特徴は請求項に記載されている。本発明自体および本発明のその他の特徴と利点は以下に記載した実施例の詳細な記載を、添付の図面を参照しながら読むことによって充分に理解されるものと思う。
図1は、従来の2値コードサイクリックD/A変換装置の基本概念を示す図(従来技術)である。
図2は、従来の2値コードパイプラインD/A変換装置の基本概念を示す図(従来技術)である。
図3は、本発明に基づく、デジタル入力信号からアナログ出力信号への変換方法を簡略化して示したフロー図である。
図4、本発明に基づく、サイクリックD/A変換装置の基本概念を示す簡略化したブロック図である。
図5は、本発明の第1の実施例に基づく、サイクリックD/A変換装置の完全差分回路の回路図である。
図6は、図5の回路において使用するクロックパルスの時刻歴を示す図である。
図7A-Cは、異なる時刻における完全差分回路の簡略化した回路図である。
図8は、本発明に基づくパイプラインD/A変換装置の基本概念を示す簡略図である。
図9は、本発明の第2の実施例に基づくパイプラインD/A変換装置の完全差分回路の回路図である。
図10は、図9の回路において使用するクロックパルスの時刻歴を示す図である。
図11A-Bは、異なる時刻における、図9に示した完全差分パイプライン段の簡略化した回路図である。
図12は、2値コードのビットからグレイコードビットへの変換を示す概念図である。
図13は、本発明のその他の実施例に基づくサイクリックD/A変換装置の完全差分回路の回路図である。
図14は、図13の回路において使用するクロックパルスの時刻歴を示す図である。
発明の実施例の詳細な説明
本発明の基本概念はD/A変換装置、特に変換途中で誤差の累積を生じるD/A変換装置に対して広く適用することができる。
しかし、この明細書においては、実施例として主としてサイクリックD/A変換装置およびパイプラインD/A変換装置に関連して本発明を説明することにする。発明の実施例は説明のための例示として用いるものであって、本発明がこれらの実施例に限定されることを意味するものではない。
本発明の理解を一層深める為には通常の2値コードに基づく従来のサイクリックD/A変換装置とパイプラインD/A変換装置について説明することが役に立つ。
通常の2値コードに基づく従来のサイクリックD/A変換装置とパイプラインD/A変換装置
誤解を避ける為に、明細書を通じて通常の2値コードを以下のように定義する。通常の2値コードにおいては、数値は2の累乗の線形結合として以下のように表現される。
ここにおいてiとNとは整数であり、b(i)は2つのレベルのデジタル値(i番目のビット)を表わす。整数Nはビット数を表わし、iはビットの位置を表わす。コード化された数値は通常、最も左のビット(i=1)が最上位ビット(MSB)であり、最も右のビット(i=N)が最下位ビット(LSB)である連続ビットによって表現される。以下の記載においては、通常の2値コードによる信号は単に2値信号と称する。
一般に、サイクリックD/A変換装置は、デジタル入力信号をアナログ出力信号に変換するのに、同じ機能要素を繰り返し使用する。サイクリックD/A変換装置は通常単一のデジタル入力端子と単一のアナログ出力端子を有する。このようなD/A変換装置の場合、デジタル入力信号の入力ビットは順次、変換装置のデジタル入力端子に、サイクルごとに1ビットずつ与えられ、中間アナログ信号が、最終的なアナログ出力が作成されるまで入力されたビットに従って繰り返し更新される。
図1は、2値コードに基づく従来のサイクリックD/A変換装置の基本概念を示す図である。図1に示す2値コードサイクリックD/A変換装置はつぎの機能要素を有する:第1のスイッチ4、加算/減算器5、第2のスイッチ6、ゲインファクタが0.5であるアンプ7、サンプリング/保持回路8。クロック信号は通常サイクリックD/A変換装置の構成要素を制御する為に使用される。クロック信号は従来型のクロック信号発生器(図示しない)が発生する。
一般的な例として、N−ビットのサイクリックD/A変換装置を考える。つまり、デジタル入力信号はN個の入力ビットbb(i)であり、ここでiはNから1までの値を取る。bb(N)は最低位ビット(LSB)をあらわし、bb(1)は最高位ビット(MSB)を表わすことに留意する必要が有る。入力ビットbb(i)は順次(破線で示した)サイクリックD/A変換装置のデジタル入力端子に入力され、変換がLSBから開始されMSBで終了する。下付きの文字bはデジタル入力が2値コードで与えられることを表わす。
実際のD/A変換は、第1のスイッチ4を接地させて、最初のアナログ信号Vb(N+1)をゼロとすることで始まる。第1のスイッチ4は、最初のアナログ信号Vb(N+1)=0を受ける加算/減算器5にも接続されている。サイクリックD/A変換装置に与えられる、この場合bb(N)である入力ビットは、リファレンス信号Vrをアナログ信号Vb(N+1)に加えるべきか引くべきかを決定する。詳細に説明すれば、与えられる入力ビットbb(N)がリファレンス信号Vrあるいはその逆−Vrを加算/減算器5に与えられ、最初のアナログ信号から減算されるように第2のスイッチ6を制御する。加算/減算器5の出力信号はアンプ7に送られ、アンプは信号を係数0.5で増幅する。アンプ7の出力信号は中間アナログ信号Vb(N)である。この中間アナログ信号Vb(N)はサンプリング/保持回路8でサンプリングされる。次に、第1のスイッチ4は、サンプリング/保持回路8の出力に接続され、ループを閉じて信号が循環するようにする。この時に、サンプリング保持回路8でサンプリングされ保持された中間アナログ信号Vb(N)がリリースされて、加算/減算器5に送られ、次の入力ビットbb(N-1)がデジタル入力端子に与えられる。この入力ビットbb(N-1)が、リファレンス信号Vrが中間信号Vb(N)に加算されるべきか、それとも符号を反転させた値−Vrが加算されるべきかを決定する。加算/減算器5の出力信号は、アンプ7で増幅されて、入力ビットbb(N-1)に対応する中間アナログ信号Vb(N-1)が作成される。再度、サンプリング/保持回路8がアンプ7の出力信号をサンプリングして保持する。
サイクリックD/A変換装置の各サイクルにおいて、中間信号は加算/減算器5、デジタル的に制御された第2のスイッチ6およびアンプ7によって更新される。一般に、更新された中間信号Vb(i)は、直前の中間信号Vb(i+1)と現在の入力ビットbb(i)から得られる。
すべてのサイクルを通じて第1のスイッチ4はサンプリング/保持回路8の出力に接続されており、操作は最上位ビット(MSB)がサイクリックD/A変換装置に与えられるまで継続する。そこで、アンプ7の出力あるいはサンプリング/保持回路8の出力が、変換装置のループからサイクリックD/A変換装置の最終アナログ出力信号として取り出される。第1のスイッチ4を接地させて、新しいサイクリックD/A変換を再度開始する。
通常の2値コードに基づく従来のパイプラインD/A変換装置の原理と動作を簡単に説明する為に、図2を参照する。2値コードパイプラインD/A変換装置は、カスケード接続(直列接続)されたN個の信号処理段を有する離散−時間NビットD/A変換装置である。図にはすべての信号処理段を示してはいない。一般に、それぞれの処理段はアナログ入力端子、アナログ出力端子、およびデジタル入力端子を有する。処理段のアナログ出力端子は次の処理段のアナログ入力端子に接続されている。それぞれの処理段は、入力デジタル信号のi番目のMSBとも称する入力ビットbb(i)の1つに対応する。入力ビットbb(i)は、1つの処理段に1ビットづつ、離散時間シーケンスとして順次変換装置の処理段に与えられ、中間アナログ信号Vb(i)が、最後の処理段によって最終的アナログ出力信号Vb(1)=Vb outが出力されるまで、パイプライン手法により変換装置の信号処理段によって更新される。定義により、最終段がアナログ出力信号Vb(1)を出力すると、D/A変換が終了する。
2値コードパイプラインD/A変換装置の信号処理段は、典型的には、図2にΦ1およびΦ2で示すノンオーバーラップクロック信号と、各処理段が有するサンプリング/保持回路によって制御される。このことによって変換装置の離散時間処理が確保される。例えば、処理段iがi番目のMSBを受けて、時刻Φ2に中間アナログ信号Vb(i)を作成すると、処理段(i-1)は、(i-1)番目のLSBを受け取って時刻Φ1に中間アナログ信号Vb(i-1)を作成し、以下同様である。
図2には、従来のパイプラインD/A変換装置の単一処理段をより詳細に示した。図2に示したパイプライン処理段は、基本的に以下の機能要素を有する:加算/減算器15、スイッチ16、ゲインファクタが0.5のアンプ17およびサンプリング/保持回路18である。
図2に示したパイプライン処理段の動作は以下の通りである。i番目の処理段への入力信号、すなわち中間信号Vb(i+1)が加算/減算器15に渡される。i番目の処理段に与えられた入力ビットbb(i)がスイッチ16を制御して、リファレンス信号Vrまたは符号が逆の信号−Vrのいずれを加算/減算器15に与えて入力信号Vb(i+1)から引くべきかを制御する。加算/減算器15の出力信号はアンプ17に送られて係数0.5で増幅する。アンプ17の出力信号はサンプリング/保持回路18によってサンプリングされ、保持される。次のクロックにおいて、サンプリング/保持回路18によってサンプリングされて保持された信号がリリースされ、次の処理段に中間信号Vb(i)として与えられる。
パイプラインD/A変換装置は一般に高速変換装置と考えられている。パイプラインD/A変換装置の高速処理能力を充分に引き出す為に、変換装置は複数のD/A変換を同時に実施する。信号処理段が、最初のデジタルコードの入力ビットに対応する中間アナログ信号を更新して、中間信号を次の処理段に送ると、当該処理段は2番目のデジタルコード値を入力することができる状態になる。パイプラインD/A変換装置の離散時間処理によってこの連続処理が可能になり、変換装置のスループットを向上させる。
図1に示した従来のサイクリックD/A変換装置と図2に示した従来のパイプラインD/A変換装置を比較すると、両者は非常によく似ていることが分かる。図1に示したサイクリックD/A変換装置は、図2に示したパイプライン処理段と機能的に同じ構成要素を有している。主な相違は、サイクリック変換装置は要素を繰り返し使用するのに対して、パイプライン変換装置は複数の重複した処理段をパイプライン方式で使用することである。
事実、図1に示したサイクリックD/A変換装置と図2に示したパイプラインD/A変換装置とは、同じアルゴリズムで表現することができる。そのアルゴリズムは以下の数式で表現される。
ここで、bb(i)はデジタル入力信号のi番目のMSBを表わす。Nはデジタル入力のビット数、iはNから1までの整数である。bb(1)がMSBをあらわし、bb(N)がLSBを表わすことに留意する必要が有る。添え字のbはデジタル入力が2値コードであることを表わす。Vb(i)はi番目のMSBに対応する中間信号、Vrは所定のリファレンス信号である。
式(1.1)をi=1まで繰り返し演算すれば、以下の関係式が得られる。
式(1.2)によれば、アナログ出力Vb outは2値のデジタル入力ビットに比例することは明らかである。デジタル入力ビットが1であれば、重み付けられたリファレンスがアナログ出力に加えられ、デジタル入力が0であれば重み付けられたリファレンスがアナログ出力から減算される。重み付は式(1.2)に示されているようにビットの位置によって定まる。
従来の2値コードサイクリックおよびパイプラインD/A変換装置をもっと容易に理解する為に、理想的な4ビットD/A変換装置の例を図1、図2及び式(1.1)を参照して説明する。この例においては、デジタル入力信号が0110であり、一番左のビットがMSB、最も右のビットがLSBであると仮定する。さらに、リファレンス信号は1.0Vの電圧であり、アナログ信号もまた電圧によって表わされるものとする。中間信号Vb(i)は、繰り返し/イテレーション毎に、iの値の4から1までの変化に対応して、式(1.1)のイテレーションの式に従って変化する。最終的なアナログ出力信号はVb(1)で定義される。D/A変換は最初のアナログ信号Vb(N+1)をVb(5)=0Vと定義することから開始する。
デジタル入力:0110
4番目のMSB、つまりLSBを与えて、i=4:
bb(4)=0
Vb(4)=0.5・(0−(−1)0・1.0)=0.5・(0−(1.0))=−0.5V
3番目のMSBを与えて、i=3:
bb(3)=1
Vb(3)=0.5・(−0.5−(−1)1・1.0)=0.5・(−0.5−(−1.0))=0.25V
2番目のMSBを与えて、i=2:
bb(2)=1
Vb(2)=0.5・(0.25−(−1)1・1.0)=0.5・(0.25−(−1.0))=0.625V
MSBを与えて、i=1:
bb(1)=0
Vb(1)=0.5・(0.625−(−1)0・1.0)=0.5・(0.625−1.0)=−0.1875V
すなわち、1.0Vを基準フルスケールレベルのリファレンス電圧として、デジタル入力0110が、−0.1875Vの量子化されたアナログ出力に変換された。
上記のD/A変換を行う従来のD/A変換装置はバイポーラ型である、つまり、アナログ出力信号は正または負のいずれでもありえることに留意する必要が有る。上述の例によれば、量子化されたアナログ出力信号は(デジタル入力コード0000に対応する)−0.9375Vから(デジタル入力コード1111に対応する)+0.9375Vの間の値を、0.125V刻みでとることができる。
しかし、2値コードに基づく従来のサイクリックおよびパイプラインD/A変換装置は、回路を実現する際の不完全性に起因するオフセットエラーに敏感に影響される問題を有している。現実的なD/A変換装置においては、オフセットエラーは、回路のDCオフセットおよびクロックに起因する電荷によっている。もちろん、変換時には低周波ノイズ等、他の種類の誤差も発生する。いずれにしても、(iがNから1まで変化する)中間アナログ信号Vb(i)を作成する際に、誤差ΔVb(i)が発生する。従来のD/A変換装置の場合には、変換において発生した誤差は伝播し累積する。式(1.1)に、それぞれの中間信号を作成する際に発生した誤差を考慮すれば、以下の式が得られる:
従来の2値コードサイクリックおよびパイプラインD/A変換装置の構造に起因して、誤差は単純増加傾向を有する。このことは、式(1.3)をi=1になるまで繰り返して得た下記の式によって示されている:
2値コードに基づく従来のNビットサイクリックおよびパイプラインD/A変換装置において、最終的なアナログ出力信号における累積された誤差の総和は、下記の式で与えられる:
オフセットに起因する誤差は同じ記号を有するので、これらの誤差は完全に累積し、2値コードに基づく従来のサイクリックおよびパイプラインD/A変換装置の精度を悪くし、歪みを増大させている。
本発明に基づくD/A変換
本発明の基本的な考え方は、デジタル入力から量子化されたアナログ出力へのデジタル・アナログ変換をグレイコードからアナログへの変換によって行うことである。
本発明に基づくグレイコードからアナログデータへの変換を行うD/A変換装置によれば、変換時に累積される累積誤差が小さい。特に、従来の2値コードに基づくD/A変換装置と比較した場合、累積誤差は顕著に減少している。
本発明に基づくグレイコードからアナログデータへの変換の具体例について説明する前に、グレイコードの概念について簡単に説明する。
グレイコード
一般に知られているように、グレイコードは、隣接するビットパターンどうしはビット1つだけ異なるようなビットパターンの連続である。グレイコードの構成は下の表Iを参照すれば非常に簡単に理解することができる。表Iは4ビットのグレイコードを左に、4ビットの2値コードを中央に、対応する数値を右に記載したものである。
グレイコードと2値コードのいずれのコードにおいても、一番右のビットが最下位ビット(LSB)である。グレイコードの場合には、コード化されたビットには特に重みが付与されていないことに注意を要する。グレイコードは、一番左の(MSB)以外の値はすべて反射対称軸の周りの反射として表われ、一番左の位置は論理状態を変更するので、グレイコードはしばしば反射コードと呼ばれる。
グレイコードに関連したD/A変換装置を開示した従来技術としては:ジョンソンコードからデコードされた制御信号の作成にデジタル入力信号をジョンソンコードまたはグレイコード化する信号発生器と、信号発生器に接続され制御信号に対応する複数のスイッチと、スイッチに接続された複数のノードを有する抵抗素子とを間に介在させた第1と第2の端子とを有するD/A変換装置が1995年6月13日にChang et al.に対して付与された米国特許第5,424,740号に開示されている。ノードの電圧はノードの1つとアナログ信号を出力するターミナルの1つの間で得られる。
1986年5月27日にSeilerに付与された米国特許第4,591,826号は、本質的な単調性を得る為にグレイコードを用いたD/A変換装置のラダーを開示する。
ドイツ特許出願公開第34 13 456号は、グレイコード入力信号を用いたD/A変換装置を開示する。D/A変換装置はグレイコードを容易に重畳を行う為に用いる重畳型の変換装置である。それぞれのビット段に合計曲線を有する重畳的電流増幅回路が対応する。さらに、ビット段にはサンプリング保持機能が無く、ドイツ特許出願公開第34 13 456号の重畳型の変換装置は、サンプリングと保持が必要とされるサイクリックまたはパイプライン回路構成によるD/A変換装置とは全く無縁である。
ドイツ特許出願第34 00 061号は、グレイコードで制御されるスイッチを有する正弦/余弦信号のD/A変換装置を開示する。
本発明に基づく好ましいグレイコード・アナログ変換アルゴリズム
本発明の基本的な考え方を、本発明のグレイコード・アナログ変換アルゴリズムの好ましい実施例を参照しながら説明する。以下に述べるアルゴリズムはサイクリックおよびパイプラインD/A変換装置に特化したものであるが、本発明の基本的考え方はこれらに限定されるものではない。
デジタル入力信号が所定数Nのグレイコードビットbg(i)、ここでiはNから1の整数である、を有し、アナログ出力信号Vg outは所定のリファレンス信号Vrを用いて作成されるとする。本発明の好ましい実施態様によれば、グレイコードからアナログへの変換アルゴリズムは以下の式によって定義される:
ここで、bg(i)は、デジタル入力信号のi番目のMSBである。bg(1)は、MSBを表わし、bg(N)はLSBを表わす。した付きの文字gはデジタル入力がグレイコードであることを表わす。Vg(i)はi番目のMSBに対応する中間アナログ信号を表わす。中間アナログ信号Vg(i)、アナログ出力信号Vg outおよびリファレンス信号Vrは、回路の構成次第で電荷、電圧または電流に対応する。
i=1まで式(2.1)を繰り返し演算すれば、下記の関係式を得る。
デジタル入力は2値コードではなくグレイコードであり、式(2.1)は従来の2値コードD/A変換に関する式(1.1)とは顕著に異なっていることに注意されたい。
本発明のグレイコード・アナログ変換アルゴリズムを良く理解する為に、理想的な4ビットのグレイコードからアナログへの変換を式(2.1)を参照しながら説明する。従来の2値コードによるD/A変換と本発明に基づくグレイコードからアナログへの変換を比較することができるように、従来の2値コードに基づくD/A変換と既に例示した2値コード0110に対応するグレイコードをデジタル入力の例として選んで説明する。前出の表Iによれば、グレイコード0101が2値コードの0110に対応する。こうすることによってグレイコードと2値コードが、コードは異なるがその値は互いに対応する。さらに、前出の2値コードD/A変換と同じようにリファレンス電位を1.0Vとする。さらに、この例においてもアナログ信号が電圧の形で出力されるものと仮定する。中間信号Vg(i)は、繰り返し/イテレーション毎に、つまり、iが4から1に変わっていくに連れて、循環式(2.1)に従って変化する。最終的なアナログ出力信号はVg(1)で定義される。アナログ信号は正あるいは負の電圧を取ることができ、量子化された出力信号の電圧は(デジタル入力コードが0000の場合に相当する)−0.9375Vから(デジタル入力コードが1000の場合に相当する)+0.9375Vの間の値を、0.125V刻みでとることができる。本発明に基づくD/A変換は、最初のアナログ信号Vg(N+1)を、Vg(5)=0Vと設定することから始まる。
(グレイコードに基づく)デジタル入力:0101
4番目のMSBすなわちLSBを入力し、i=4:
bg(4)=1
Vg(4)=0.5・(0−1.0)・(−1)1=0.5・(−1.0)・(−1)=0.5V
3番目のMSBを入力して、i=3:
bg(3)=0
Vg(3)=0.5・(0.5−1.0)・(−1)0=0.5・(−0.5)・1=−0.25V
2番目のMSBを入力して、i=2:
bg(2)=1
Vg(2)=0.5・(−0.25−1.0)・(−1)1=0.5・(−1.25)・(−1)=0.625V
MSBを入力してi=1:
bg(1)=0
Vg(1)=0.5・(0.625−1.0)・(−1)0=0.5・(−0.375)・1=−0.1875V
このように、基準フルスケールレベルに対応するリファレンス電圧を1.0Vとして、グレイコード入力0101は、2値コード信号0110に対する従来の2値コードD/A変換による出力と全く同じ、−0.1875Vの量子化されたアナログ出力信号に変換された。
一般に、本発明に基づくグレイコードD/A変換は、対応する2値コードD/A変換と同じアナログ出力を与える。定義から、2値コードからグレイコードへの変換は下記の式で表わすことができる:
ここで下付の添え字gは、グレイコードビットを表わし、添え字bはバイナリコードビットを表わし、▲+▼は排他的OR演算を表わす。簡単な演算処理の結果:
したがって、下記の関係式が得られる。
(2.2)式に、式(2.5)を代入することにより下記の関係が得られる:
関係式(2.6)から、本発明によるグレイコードD/A変換と従来の2値コードD/A変換は、数学的整合性を有することがわかる。
しかし、本発明に基づくグレイコードD/A変換のオフセットエラーの伝播は、従来の2値コードD/A変換のオフセットエラーの伝播とは根本的に異なる。回路の実現時の不完全性に起因するオフセットエラーは、すべてのD/A変換装置に発生するのが通常である。これらのオフセットエラーはDCオフセットおよび回路の低周波ノイズに起因する。例えば、スイッチ付キャパシタによる回路構成では、オフセットを生じさせる主たる原因はクロックで制御されたスイッチへのクロックに起因する電荷の注入およびその他のオフセットである。誤差ΔVg(i)が中間アナログ信号Vg(i)(iは、Nから1まで変化する)を作成する際に発生するものと仮定する。本願発明の好ましい実施態様であるグレイコードD/A変換アルゴリズムに基づくD/A変換装置では、オフセットエラーは必ずしも増加方向に累積されていく訳ではない。式(2.1)と、中間信号を作成するたびに発生する誤差ΔVg(i)とから、以下の式を導くことができる:
式(2.7)をi=1まで繰り返し計算すると、その結果下記の式が得られる:
したがって、本発明によるグレイコードからアナログ変換アルゴリズムを用いたNビットD/A変換による最終的なアナログ出力信号の総累積誤差は、以下の通りである:
式(1.5)と式(2.9)に基づいて、従来の2値コードD/A変換と本発明に基づくグレイコードD/A変換による総累積誤差を比較検討する。式(1.5)と式(2.9)との比較を簡単にする為に、まず、式(2.9)と式(2.5)を組み合わせて以下の関係を得る:
オフセットエラーは通常iに無関係に同じ符号を有することに着目し、さらにΔVg(i)=ΔVb(i)であることに基づいて、以下の関係式を得る:
厳密に数学的な意味では、式(2.11)が示すところによれば、本発明に基づくNビットのグレイコードD/A変換の総累積誤差の絶対値は、従来のNビット2値コードD/A変換における総累積誤差の絶対値と同じまたはそれより小さい。しかし、実際は、グレイコードによる累積誤差は、通常2値コードによる累積誤差に比較して格段に小さい。この事実について簡単で示唆に富んだ説明を行っておくことは役に立つ。本発明のグレイコードからアナログへの変換アルゴリズムによれば、それぞれの繰り返し演算において、中間信号の符号がくり返し演算に用いるグレイコードビットに依存するかたちで反転させられる。この中間信号の選択的な符号反転は、本発明のグレイコードからアナログへの変換アルゴリズムに本質的なものであり、この事実がD/A変換における誤差の累積を縮小する中心的要素である。入力されるグレイコードビットは0と1の値をいわばランダムに取る為に、変換時のオフセットエラーは累積誤差にある時は加算され、またある時は減算される。従って、本発明に基づくグレイコードD/A変換による累積誤差は、増加する方向に累積するのではなく、対応する従来の2値コードD/A変換の場合に比較してはるかにゼロに近い値を取る。
従って、回路の不完全性に対する敏感さについても、本発明に基づくグレイコード・アナログ変換アルゴリズムを使用したD/A変換装置は、従来の2値コードに基づく変換装置に対して格段に優れた特徴を有する。
理解を容易にする為に、本願発明のグレイコードD/A変換における累積誤差と従来の2値コードD/A変換の累積誤差とを以下に比較する。例として、4ビットの2値コード0110と4ビットのグレイコード0101について考える。この例では4ビットのコードを取り上げたので、Nの値は4である。それぞれの中間信号を作成する毎に発生する誤差を+0.02Vであると仮定する。
2値コードで累積する誤差:
従来の2値コードD/A変換に関する式(1.5)に従えば、2値コード0110(bb(1)=0,bb(2)=1,bb(3)=1,bb(4)=0)を変換する際の総累積誤差は以下のようになる:
グレイコードで累積する誤差:
本発明のグレイコードD/A変換に関する式(2.9)に従えば、グレイコード0101(bg(1)=0,bg(2)=1,bg(3)=0,bg(4)=1)を変換する際の総累積誤差は、以下の式で表わされる:
|ΔVg out|<|ΔVb out|であることがわかる。本発明に基づくグレイコードの累積誤差は、誤差に与えられる符号が正と負の値を取るので、2値コードの累積誤差に比較して格段に小さい。このことは本発明のグレイコードからアナログへの変換アルゴリズムから直接導かれる特徴であり、式(2.9)における以下の項に起因する:
図3は、本発明の好ましい実施例に基づくデジタル入力信号をアナログ出力信号に変換する方法を表わすフロー図である。デジタル入力信号は所定の整数Nのグレイコード入力ビットbg(i)、iはNから1までの間の整数、であるとする。本発明のD/A変換は以下のような内容である。ステップAでは変数iはまずN+1に設定されており、最初のアナログ信号がVg(N+1)=0とおかれる。次に、ステップBでは、変数iが1つだけ減らされる。ステップCでは、入力ビットbg(1)がD/A変換されアナログ信号Vg(i)が、以下の式に従って作成/更新される:
ステップCでは、中間アナログ信号Vg(i)を、直前の中間信号Vg(i+1)から所定のリファレンス信号Vrを引いて、次に増幅倍率0.5を掛けて、作用させるグレイコードビットbg(i)に依存する選択的な信号の符号逆転を行い、作成/更新する。この時点でiはNであり、最初のアナログ信号Vg(N+1)が直前の中間信号として用いられ、入力ビットbg(N)つまりグレイコードLSBがD/A変換に使用されたことを表わしている。iが1であれば、もしこの時点ですべてのデジタル入力信号のビットが変換に使用されているなら(YES)、ステップD、D/A変換は完了して処理はステップEで最終的な中間信号Vg(1)をアナログ出力信号Vg outと定義して終了する。しかし、デジタル入力信号は通常1つ以上のビットを有し、つまりNは1より大きいため(NO)、処理はステップBに戻る。ステップBでは、変数iは、再度1つだけ減らされる。この時点でi=N-1であり、次の入力ビットbg(N-1)がD/A変換の対象となる。中間アナログ信号が更新され、処理はフロー図に従って、i=1となるまでN個のグレイコードビットがD/A変換される。
新しいD/A変換は、再度ステップAで最初のアナログ信号を定義して、グレイコードビットを1つづつ変換していく。
本発明の場合には、ステップCでの増幅と選択的な信号反転の順序は重要でないことに留意する必要が有る。選択的な反転を増幅の前に行うことも可能である。
図3に示したD/A変換手法はサイクリックあるいはパイプライン手法によって実現するのが望ましい。サイクリックD/A変換は同一のハードウエアを繰り返し使用し、パイプラインD/A変換はそれぞれの入力ビットに対応するハードウエアを、以下にもっと詳細に説明する方法によって、使用する。更に、サイクリックとパイプラインD/A変換のハイブリッド手法も可能であることを理解する必要が有る。つまり、上記の手法をサイクリック手法とパイプライン手法の組み合わせによって実施することもできる。
本発明に基づくグレイコードからアナログへの変換アルゴリズムによった場合は、誤差の累積が極めて少ないことが示された。以下においては、グレイコードからアナログへの変換の好ましい実施態様をサイクリックおよびパイプラインD/A変換装置において実現する際のハードウエア構成について説明する。
本発明に基づくグレイコードからアナログへの変換アルゴリズムを採用したD/A変換装置
図4は、本発明に基づくサイクリックD/A変換装置の基本概念を示す図である。サイクリックD/A変換装置20は、以下の機能要素を有する:第1のスイッチ24、加算/減算器25、反転器26、第2のスイッチ27、ゲインファクタが0.5であるアンプ28、サンプリング/保持回路29である。変換装置はまた、グレイコードビットを、サイクリックD/Aコンバータ20のサイクル毎に1つのグレイコードビットを、連続的に受け取る為の(破線で示した)デジタル入力端子を有する。通常はサイクリックD/A変換装置、つまりその機能的な構成要素、を制御する為に、オーバーラップしないクロック信号を用いる。クロック信号は、既知のクロック信号発生装置(図示しない)によって作成される。
一般的な例として、NビットのサイクリックD/A変換装置を考える。デジタル入力信号は、N個のグレイコードビットbg(i)、iはNから1まで変化する、によって構成される。bg(N)は最下位ビット(LSB)であり、bg(1)が最上位ビット(MSB)であることに留意する必要が有る。入力ビットbg(i)は順次、サイクリックD/A変換装置のデジタル入力端子に与えられ、LSBから変換を開始しMSBで変換を終了する。
実際のD/A変換は、第1のスイッチ24を接地させ、最初のアナログ信号Vg(N+1)をゼロと置くことによって開始する。第1のスイッチ24は、最初のアナログ信号Vg(N+1)=0を受ける加算/減算器25にも接続されている。加算/減算器25は、最初のアナログ信号Vg(N+1)から引き算すべきリファレンス信号Vrをも受ける。サイクリックD/A変換装置にこの時点で与えられる、この場合はbg(N)である、グレイコード入力ビットは、加算/減算器25の出力信号とその反転信号のいずれを変換装置に与えるべきかを決定する。信号の反転は信号反転器26によって行われる。第2のスイッチ27は与えられたグレイコードビットによって、加算/減算器25の出力信号またはその反転信号がアンプ28に与えられるように制御される。アンプ28は入力信号を係数0.5で増幅する。アンプ28の出力は入力ビットbg(N)に対応する中間アナログ信号Vg(N)と定義される。この中間アナログ信号Vg(N)はサンプリング/保持回路29によってサンプリングされる。次に、第1のスイッチ24が接地からサンプリング/保持回路29の出力に繋ぎ替えられ、変換装置のループを閉じて信号の循環を可能にする。この時点でサンプリング/保持回路29によってデジタル化され保持されていた中間信号Vg(N)がリリースされて加算/減算器25に送られる。加算/減算器25は、中間信号Vg(N)からリファレンス信号Vrを減算し、信号反転器26が加算/減算された信号の反転を行う。次のグレイコードビットbg(N-1)がデジタル入力端子に与えられ、加算/減算器25の出力とその反転信号のいずれを信号反転器26からアンプ28に与えるべきかを決定する。第2のスイッチ27から与えられた信号は、アンプ28によって増幅されて、入力ビットbg(N-1)に対応する、更新された中間アナログ信号Vg(N-1)となる。再度、サンプリング/保持回路29が、アンプ28の出力信号をサンプリングして保持する。
本発明のサイクリックD/A変換装置が行う各サイクルにおいて、中間信号は、加算/減算器25、信号反転器26、デジタル制御された第2のスイッチ27、およびアンプ28によって更新される。一般に、更新された中間信号Vg(i)は、直前の中間信号Vb(i+1)と現在のグレイコード入力ビットbg(i)から作成される。
第1のスイッチ24は、すべてのサイクルにおいてサンプリング/保持回路29の出力に接続されており、最上位ビット(MSB)がサイクリックD/A変換装置に与えられるまで継続する。その時点でアンプ28の出力信号またはサンプリング/保持回路29の出力信号が取り出されて、変換装置のループの外に出て、D/A変換装置20の最終的なアナログ出力信号になる。第1のスイッチ24を接地させることによって新たなサイクリックD/A変換を開始する。
図4に示したサイクリックD/A変換装置20は、上記の式(2.1)で定義される本発明のグレイコードからアナログへの変換アルゴリズムを直接実現したものである。最初のアナログ信号Vg(N+1)は、第1のスイッチ24を接地させることでゼロと定義される。次に、中間信号Vg(i)を更新する各サイクルで、直前の中間信号Vg(i+1)からリファレンス信号を減算して、その結果得られた信号をそのサイクルのグレイコードビットbg(i)に基づいて選択的に符号反転させ、0.5倍する。変換をVg(1)が作成されるまで継続して行う。
アンプ28は反転器26と第2のスイッチ27の前であっても良いことを理解する必要が有る。
サイクリックD/A変換装置のサイクルは、お互いに時間的な重複は無く、電気的にも独立したものであることを理解する必要が有る。操作の流れは、以下に、図5と6を参照して行う、より詳細な説明で明らかになるように、サンプリング保持機能と、重複しないクロック信号による回路制御によって確保されるものである。
図5は、本発明の第1の好ましい実施例に基づくサイクリックD/A変換装置の完全差分スイッチ−キャパシタによる回路構成を表わす図である。完全差分回路に関しては、差分信号とも呼ばれる2つの信号が考慮される。差分信号は、大きさが同じで極性が反転した2つの部分を有する。図5の回路構成は、差分信号に関して式(2.1)に示したグレイコードからアナログへの変換アルゴリズムを実現するものである。説明を簡潔にする為に、差分信号は、式(2.1)で用いられた、対応する単一の終了形式の信号の名称を用いて表現することにする。
サイクリックD/A変換装置30は、2つのオペアンプ(OPAMPs)31と32、キャパシタC1,C2,C3、複合スイッチ33、および複数の制御スイッチを有する。さらに、グレイコードビットを連続的に、サイクリックD/A変換毎に一つのグレイコードビットを、受け取る為のデジタル入力端子(図示されていない)を有する。オペレーションアンプ31とキャパシタC1、C2は必要なコントロールスイッチの制御の下で、第1のサンプリング保持アンプ(SHA)として機能する。第1のSHAは、保持モードの時に増幅率0.5を有する。第2のオペレーションアンプ32とキャパシタC3は、必要な制御スイッチの制御の下で第2のゲインが1であるサンプリング保持アンプ(SHA)として機能する。サンプリング保持アンプに関連した制御スイッチに加えて、帰還スイッチSfと出力スイッチSoutが設けられている。サイクリックD/A変換装置30は、さらに所定のタイミングで発する所定の信号Φ1とΦ2を含むクロック信号ΦSを発生するクロック信号発生器(図示しない)を有する。図6は、図5に示したD/A変換装置の例において使用するクロック信号ΦS、Φ1とΦ2を示すタイミングダイアグラムである。サイクリックD/A変換装置30の動作は制御信号が帰還スイッチSf、出力スイッチSoutおよび制御スイッチを制御することによって制御されている。帰還スイッチSfはΦ1とΦSで制御され、出力スイッチSoutはΦSで制御される。図において、特定の制御スイッチは対応するクロック信号の参照名を用いて参照する。この実施例においては、対応するクロック信号が高い値の時にONになり、対応するクロック信号が低い値の時にOFFになる。
図5に示すように、OPAMPs31,32はそれぞれ2つの入力端子と2つの出力端子を有し、内部のコモンモード帰還機能を有する。第1のOPAMP31は並列接続されたキャパシタC1,C2を有する。制御スイッチΦ2を通じて選択的に接続されるキャパシタC1とキャパシタC2とを、第1のOPAMP31の一対の入出力(+から−、−から+)端子のそれぞれに有する。第2のOPAMP32は、対応する入力端子の1つにそれぞれ接続された2つの前面キャパシタC3を有する。複合スイッチ33は2つの入力端子と2つの出力端子を有し、デジタル入力端子とその論理反転
とから供給される入力グレイコードビットb(i)によって制御される4つのスイッチを有する。複合スイッチ33は、グレイコードビットに従って信号の極性を反転させることで選択的に入力差分信号を反転させることができる。キャパシタはすべて同じ容量を有する。キャパシタC1は、ΦSによって制御される制御スイッチを介して接地され、帰還スイッチSfを介して複合スイッチ33の出力端子に接続される。キャパシタC2は、Φ1によって制御されるスイッチを介して、好ましくは従来型の信号源(図示していない)から供給される差分リファレンス信号Vrの反転信号に接続される。作動に関して、第1のOPAMP31が増幅または保持状態にある時は、増幅率0.5を有する。第1のSHAを構成する第1のOPAMPと関連するキャパシタC1、C2がこの回路構成に増幅率0.5を与えることに注意する必要が有る。第1のOPAMP31と第2のOPAMP32はそれぞれΦ1とΦ2によって制御される、対応するOPAMPを超えて並列接続された制御スイッチを有する。Φ1とΦ2で制御された制御スイッチは、閉じた状態で、それぞれ第1のOPAMP31と第2のOPAMP32を短絡またはリセットする。このリセットによって、OPAMPsのDCオフセットを排除することができる。さらにΦ1によって制御される制御スイッチは、第2のOPAMP32と前面キャパシタC3を超えて並列接続されている。
第1のSHAはΦ2で制御されるスイッチを経由して、複合スイッチ33に直接接続された第2のSHAに接続されている。複合スイッチ33の出力端子は出力スイッチSoutと、選択的に帰還スイッチSfを介して、第1のSHAのキャパシタC1につながる帰還ラインに接続されている。
図5に示したサイクリックD/A変換装置の完全差分装置を更に理解する為に、クロック信号ΦS、Φ1およびΦ2が高である状態での、複数の連続するクロック状態に対応する作用を説明する。図7A−Cに示す、異なるクロック状態における図5に示した完全差分回路の簡略化した回路図に従って説明を行う。図7A−Cに示した回路図は、サイクリックD/A変換装置30の、考慮するクロック状態に関係のある部分のみを取り出した回路図である。開状態のスイッチと接続されていない要素は図から省略されている。
図7Aは、ΦSとΦ1が高である第1のクロック状態における、サイクリックD/A変換装置を示す。クロック状態Φ1と同時に発生するクロック状態ΦSによって変換を開始する。回路は、キャパシタにゼロボルトがサンプリングされるように入力キャパシタC1を接地させ、最初のアナログ信号Vg(N+1)をゼロと定義する。同時に、リファレンス信号の符号を反転させた反転信号がキャパシタC2にサンプリングされる。完全差分構成により、リファレンス(リファレンスの反転信号ではない)が負のブランチにサンプリングされることに留意されたい。第1のSHAの第1のOPAMP31は自動的にゼロ設定され、第2のSHAは第2のOPAMP32および関連するキャパシタC3と共に保持モードである。グレイコード入力ビットが複合スイッチ33に、第2のSHAに保持されている電圧がビット入力に依存する形で反転または交換されるよう与えられる。サイクリックD/A変換装置30では、第1のクロック状態で新しいD/A変換を開始する。しかし、同時に、図6においてMSB'で参照する直前のデジタル入力コードの最上位ビットが、複合スイッチ33に与えられる。ΦSが高なので、出力スイッチSoutは閉であり、複合スイッチ33の選択的に反転させた出力信号が、直前のデジタル入力コードのアナログ出力信号Vg out'=Vg(1)'として出力される。複合スイッチ33の出力端子から第1のSHAのキャパシタC1への帰還信号は、直前のD/A変換の結果が新たに開始されるD/A変換に影響を与えないよう、帰還スイッチSfを開にして遮断される。
図7Bは、Φ2が高となる第2のクロック状態におけるサイクリックD/A変換装置30を示すものである。第1のSHAは保持モードである。リファレンス信号の反転信号が既にキャパシタC2にサンプリングされていることに注意して頂きたい。キャパシタC2の電荷が並列接続されたキャパシタC1とC2に公平に分配され、リファレンス電圧を半分にする(第1のSHAが0.5倍の増幅を実現する)。第1のSHA、つまり第1のOPAMP31と対応するキャパシタC1とC2、の出力信号がキャパシタC3でサンプリングされる。従って、キャパシタC3にサンプリングされた電圧は1/2・(-Vr)である。第2のSHAの第2のOPAMP32は自動的にゼロ設定され、出力スイッチSoutは開である。
図7Cは、Φ1が再度高となる次のクロック状態でのサイクリックD/A変換装置30を表わす図である。図6に示されているように、第1のグレイコード入力ビット、つまり現在のデジタル入力コードのLSBが回路に供給される。この時点でi=Nである。第2のSHAは保持モードであり、第2のSHAに保持されていた信号は複合スイッチ33に渡され、与えられた入力ビットb(N)つまりLSB次第で選択的に反転させられる。中間アナログ信号Vg(N)とも称する複合スイッチ33の出力信号は、したがって以下の式で表現することができる:
ここで、ΔV(N)は中間信号Vg(N)を作成する際の誤差電圧を表わす。誤差電圧ΔV(N)は、上述の定義に従ってVg(N+1)=0からVg(N)まで行った変換サイクルを通じて発生した誤差の全てを表わすものとする。誤差電圧は異なる多くの種類の誤差を表わす。高インピーダンスノードに接続された制御スイッチは通常、クロック誘導電荷と称する小さな電荷をもたらし、DCオフセット誤差電流の原因となる。差分回路の場合には、このオフセット誤差は理想的に互いが打ち消しあう。しかし、クロック誘導電荷に関して対称性を有していないスイッチの組がDCオフセットを生じさせる。一般に、OPAMPをリセットしてオフセット電流を最小になるようにしたとしても、やはりそれぞれのOPAMPが有するDCオフセットが存在する。以下の記述では、中間信号Vg(i)を作成する際に生じる、低周波ノイズを含むすべての種類の誤差を誤差電流ΔV(i)で表す。
出力スイッチSoutはそのまま開であるが、複合スイッチ33からの中間信号Vg(N)がキャパシタC1にサンプリングされるように帰還スイッチSfは閉である。同時に、リファレンス信号の反転信号がキャパシタC2にサンプリングされ、第1のSHAの第1のOPAMP31は自動的にゼロ設定される。
次のクロック状態において、Φ2が高の時に(図7Bを再度参照)、第1のSHAは保持モードである。前のクロック状態を通じて(図7C参照)、中間信号Vg(N)はキャパシタC1にサンプリングされ、リファレンスの反転信号がキャパシタC2にサンプリングされている。そこで、キャパシタC1とC2の電荷をキャパシタC1とC2の間で等分に分配する。換言すれば、第1のSHAが0.5倍の増幅を行う。第1のSHA、つまり第1のOPAMP31と接続されたキャパシタC1とC2からの出力信号は、キャパシタC3にサンプリングされる。従って、キャパシタC3にサンプリングされた電圧は1/2・[Vg(N)-Vr]となる。第2のSHAの第2のOPAMP32は自動的にゼロ設定され、出力スイッチSoutが開になる。
次に、図6に示すクロック状態Φ1において、現在のデジタル入力コードの第2のグレイコード入力ビット、つまり第2のLSBが回路に加えられる。i=N-1として再度図7Cを参照すれば、第2のSHAは保持モードであり、第2のSHAに保持されていた信号が複合スイッチ33に渡され、与えられた入力ビットb(N-1)つまり第2のLSBに従って、選択的に反転させられる。中間アナログ信号Vg(N-1)とも称する複合スイッチ33の出力信号は、以下の式で表現される:
ここで、ΔV(N-1)は中間信号Vg(N-1)を作成する際の誤差を表わす。出力スイッチSoutは引き続き開であり、帰還スイッチSfは、複合スイッチ33からの中間信号Vg(N-1)がキャパシタC1にサンプリングされるように閉である。リファレンス信号の反転信号がキャパシタC2にサンプリングされる。さらに、第1のSHAの第1のOPAMP31に自動的にゼロ設定が行なわれる。
次のクロック状態において、Φ2が高の時に(図7B参照)、第1のSHAは保持モードである。直前のクロック状態の間、中間信号Vg(N-1)はキャパシタC1にサンプリングされ、リファレンスの反転信号がキャパシタC2にサンプリングされている。そこで、キャパシタC1とC2に貯えられた電荷をキャパシタC1とC2に均しく分配し、第1のSHAの出力信号をキャパシタC3にサンプリングする。したがって、キャパシタC3にサンプリングされた電圧は、1/2・[Vg(N-1)-Vr]である。第2のSHAの第2のOPAMP32は自動的にゼロが設定され、出力スイッチSoutは引き続き開である。
回路構成は、クロック状態がΦ1の時の図7Cに示した回路構成と、クロック状態がΦ2の時の図7Bに示した回路構成との間で交互に変化しながら、サイクリックD/A変換装置の動作は、現在のデジタル入力コードのMSBがD/A変換装置に加えられるまで続く。(式2.7と同じ)下記の関係は、中間信号Vg(i)の作成を通じて成り立つ:
回路に現在の入力コードのMSBが与えられた時、リセットクロック信号ΦSが、Φ1と同時に起動する。MSB入力は、複合スイッチ33が第2のSHAが保持している信号を反転させるか否かを決定する。ここで出力スイッチが閉じ、複合スイッチ33の選択的に反転させた出力信号を、現在のデジタル入力コードに対応するアナログ出力信号Vg out=Vg(1)として送り出す。アナログ出力信号は以下の通りである:
Vg outの最後の項は、最終的なアナログ出力信号の総累積誤差である。複合スイッチ33から第1のSHAへの帰還は、帰還スイッチSfを開として切断し、現在のD/A変換が、次のD/A変換に影響を与えることを阻止する。第1のSHAと第2のSHAとの間でΦ2によって制御される制御スイッチは開であり、現在のD/A変換が終了すると同時に次のD/A変換の開始が可能になる。回路の初期化は、入力キャパシタC1を接地し、キャパシタC1にゼロボルトをサンプリングさせることで開始する。同時に、リファレンス信号の反転信号がキャパシタC2にサンプリングされ、第1のSHAの第1のOPAMP31に自動的にゼロが設定される。
図5に示したNビットサイクリックD/A変換装置によるD/A変換は、N個のクロックサイクルを必要とする。
複合スイッチ33で行われる符号反転信号の作成は、ビット入力のデジタル情報を用い、この情報に基づき複合スイッチ33に入力された信号を反転すべきか否かを判断するものである。信号の反転は好ましくはデジタル制御された極性の反転として実現されるのが良い。図5に示した完全差分回路においては、反転はデジタル制御構成33を用いて差分信号の極性を交換することによって行う。このように、信号の反転はきわめて高い精度で行われる。信号反転の精度が高いことが本願発明に基づくD/A変換器の精度を一層向上させることにつながる。
さらに、信号の反転には単純なクロック制御されたスイッチを必要とするだけなので、ハードウエアの追加はきわめて少ない。
図5、6および図7A−Cを用いて説明した完全差分回路構成の、スイッチとキャパシタの構成を変更することも可能である。スイッチとキャパシタの数を変更することは可能である。サンプリング保持機能、0.5倍の増幅、および反転機能は別な方法で実現することもできる。D/A変換装置のスイッチとサイクリック回路を制御するクロックは、回路構成の変更に伴って変更が必要になる。
図5に示した完全差分回路に基づいて単一終端D/A変換装置を実現することは容易である。
本発明に基づくグレイコードからアナログ信号への変換アルゴリズムを利用したパイプラインD/A変換装置
図8は、本発明のパイプラインD/A変換装置を示すアナログ図である。本発明に基づくパイプラインD/A変換装置は、カスケード接続(直列)された整数N個の信号処理段を有する時間離散NビットD/A変換装置である。したがって、デジタル入力信号はN個のグレイコード入力ビットbg(i)からなりiはNから1まで変化する。bg(N)は最下位ビット(LSB)であり、bg(1)は最下位ビット(MSB)である。説明を簡単にする為に、すべての処理段を表示していない。一般に、各段は、アナログ入力端子、アナログ出力端子およびデジタル入力端子を有する。処理段のアナログ出力端子は次の処理段のアナログ入力端子に接続されている。各処理段のデジタル入力端子は、i番目のMSBとも称するデジタル入力信号の入力ビットbg(i)の一つに対応する。更に、所定のリファレンス信号を受ける第2のアナログ入力端子を備える。
実際のパイプラインD/A変換は、N段を接地させて最初のアナログ信号であるVg(N+1)をゼロと設定することから始まる。次に、デジタル入力コードがD/A変換装置に与えられ、コードワードの入力ビットbg(i)が順次変換装置の信号処理段に、各処理段に1ビットづつ、離散時間シーケンスとして与えられ、中間アナログ信号Vg(i)は、最終的な出力信号Vg(1)=Vg outが最終段で出力されるまで、変換装置の処理段でパイプライン方式で更新される。定義により、最終段がアナログ信号Vg(1)を出力した時に、D/A変換が完了する。
パイプラインD/A変換装置の信号処理ステージは、典型的には図8に示したΦ1とΦ2のような重複の無いクロック信号と各段が具備するサンプリング/保持回路によって制御される。このことが、変換装置の離散的な時間処理を可能にする。入力ビットは、好ましくは連続するビットの間にはクロックサイクルの1/2の時間間隔を開けている。換言すれば、パイプラインD/A変換装置の処理段は、お互いに時間的間隔を空けたものであると同時に、電気的にも相互に独立したものである。仮に例として、処理段iが、クロックΦ2においてi番目のMSBを受け取って中間アナログ信号Vg(i)を作成するとすれば、クロックΦ1において処理段(i-1)は(i-1)番目のLSBを受け取って中間アナログ信号Vg(i-1)を作成し、以下同様な処理が連続する。これらのクロック信号は従来型のクロック信号発生器(図示しない)によって作成される。
図8には本発明に基づくパイプラインD/A変換装置の1つの処理段40をもっと詳細に示したものである。図8に示したパイプライン処理段40は基本的に、以下の機能要素を有する:加算/減算器45、反転器46、スイッチ47、ゲインファクタが0.5であるアンプ48、およびサンプリング/保持回路49である。パイプライン処理段40の作用は以下の通りである:直前の処理段の出力端子は加算/減算器45に接続され、加算/減算器45は所定のクロック状態で中間アナログ信号Vg(i+1)を受け取る。加算/減算器45は、また、リファレンス信号Vrを受けて、中間アナログ信号Vg(i+1)からこれを減算する。パイプライン処理段40に与えられた、この場合はbg(i)である、グレイコード入力ビットは加算/減算器45の出力とその反応信号のいずれを信号反転器46に渡すかを決定する。信号反転器46によって信号反転が行われる。スイッチ47は、グレイコードビットによって、加算/減算器45の出力信号かその反転信号がアンプ48に与えられるように制御される。アンプ48は受けた信号を0.5倍に増幅する。増幅された信号はサンプリング/保持回路49によってサンプリングされ保持される。サンプリング/保持回路49によってサンプリングされ保持された信号は、入力ビットbg(i)に対応する中間アナログ信号Vg(i)と定義される。次のクロック状態において、サンプリング保持回路49によってサンプリングされ保持されていた中間信号Vg(i)がリリースされて次のステージ(ステージi-1)に渡される。
図8に示したパイプラインD/A変換装置は式(2.1)に示した本発明に基づくグレイコードからアナログへの変換アルゴリズムを直接実現したものである。しかし、アンプ48は反転器46とスイッチ47の前に設けられたも良い。さらに、アンプ48とサンプリング/保持回路49は、サンプリング保持アンプとして単一のユニットに組み合わされたものであっても良い。
本発明のパイプラインD/A変換装置の高速性能を充分に生かす為に、変換装置は複数のD/A変換を「同時」に行う。信号処理段が、第1のデジタルコード値に基づいて中間アナログ信号の更新を終えて、次の処理段に中間アナログ信号を渡してしまうと、最初の処理段は2番目のデジタルコード値を入力される準備ができている。このように、パイプラインD/A変換装置は異なるデジタルコード値の入力を、異なる処理ステージで同時に処理することができる。この一連の処理によって変換装置のスループットは高速化され、パイプラインデジタル・アナログ変換装置はクロックサイクル毎にアナログ出力を作成することができる。
図9は、本発明の第2の実施例に基づくパイプライン変換装置の全く異なる回路図である。図9に示したパイプラインD/A変換装置の全体構成は、図8に示したものと似ている。図9に示したパイプラインD/A変換装置は、アナログ出力端子が次の処理段のアナログ入力端子に接続された自然数N個のカスケード接続信号処理段を有する。デジタル入力信号はN個のグレイコード入力ビットbg(i)であり、iはNから1まで変化し、bg(N)は最下位ビット(LSB)であり、bg(1)は最下位ビット(MSB)である。実際のパイプラインD/A変換は処理段Nを接地して、最初のアナログ信号Vg(N+1)をゼロと設定することによって始まる。次に、デジタル入力コードは変換装置に与えられ、デジタル入力の入力ビットbg(i)は順次変換装置のそれぞれの信号処理段に、各処理段に1ビットづつ、離散的時間間隔を置いて与えられ、中間アナログ信号Vg(i)は変換装置の信号処理段によって、最終的なアナログ出力信号Vg(1)=Vg outが最終段で作成されるまで順次更新される。
図9に示したパイプラインD/A変換装置は、所定の時刻に所定の値で作成される一連のクロック信号Φ1とΦ2とを作成する為の(図示しない)クロック信号発生器を有する。図10に、パイプラインD/A変換装置の動作を制御するクロック信号Φ1とΦ2を示す。
デジタル入力信号を正しく処理する為に、LSBから開始される一連の入力ビットの間にはクロックサイクル半分の時間遅れが設けられている。z-(N-i)/2は、(N-i)/2クロックサイクル分の時間遅れを表わす
さらに、連続する処理段のクロック状態は「交換」されていなければならない、すなわち、処理段iがクロック時間Φ2において中間アナログ信号Vg(i)を作成すると、処理段(i-1)はクロック状態Φ1において中間アナログ信号Vg(i-1)を作成する。
図9には、1つのパイプライン処理段50を詳細に示してある。パイプライン処理段50は完全差分回路である。完全差分回路においては、差分信号が対象となる。図9に示したパイプラインD/A変換装置は差分信号に関して、式(2.1)に示したグレイコードからアナログ信号への変換アルゴリズムを実施するものである。説明の単純化の為に、差分信号は対応する単一終端信号の特徴によって参照することにする。
図9に示したパイプライン処理段50をより詳細に説明する。当該処理段は以下の機能要素を有する:オペレーションアンプ(OPAMP)51、キャパシタC1とC2、複合スイッチ52、複数の制御スイッチと出力スイッチSoutである。出力スイッチSoutはΦ2によって制御される。オペレーションアンプ51とキャパシタC1とC2は、適当な制御スイッチの制御の下でサンプリング保持アンプ(SHA)として作用する。図では、特定の制御スイッチは対応するクロック信号の特徴によって参照する。この例においては、対応するクロック信号が高になった時にスイッチはONになり、対応するクロック信号が低になった時にOFFになる。
OPAMP51は2つの入力端子と2つの出力端子を有し、内部共通モード帰還機能の下で動作する。さらに、OPAMP51は並列接続されたキャパシタC1とC2を有する。キャパシタC1とキャパシタC2は、Φ2によって制御される制御スイッチを介して選択的に、OPAMP51の入出力端子の組のそれぞれに接続される。さらに、OPAMP51は,OPAMPの外で並列接続され、Φ1によって制御される制御スイッチを有する。Φ1で制御されるこれらの制御スイッチが閉であれば、OPAMP51を短絡またはリセットする。このリセットによりOPAMP51のオフセットを縮小する。すべてのキャパシタは同じ静電容量を有している。キャパシタC1は、Φ1で制御されるスイッチを介して、反転した差分リファレンス信号Vrに選択的に接続される。リファレンス信号は第2のアナログ入力端子を介して既知の信号源から供給されるのが望ましい。キャパシタC2は、Φ1で制御されたスイッチを介して、直前の処理段の出力端子に選択的に接続され、中間信号Vg(i+1)を受け取ることができる。作動に関して、SHAつまり、OPAMP51と接続されたキャパシタC1とC2が増幅または保持状態に有る時には、ゲイン係数0.5を有する。複合スイッチ52は2つの入力端子と2つの出力端子を有し、グレイコードビットb(i)とその論理反転
によって制御される4つのスイッチを有する。複合スイッチ52は、グレイコード入力ビットに依存する形で、入力された差分信号を、信号の極性を反転させることで反転させるよう構成されている。
SHAは直前に処理段から中間信号Vg(i+1)と所定のリファレンス信号の反転信号を受領するよう接続が行われている。保持状態では、SHAは0.5倍の増幅を行う。SHAは、さらにSHAの出力信号を選択的に反転させる複合スイッチ52に直接接続されている。選択的に反転させられた複合スイッチの信号は、次の処理段に中間信号Vg(i)として渡される。
図9に示した完全差分回路を充分に理解する為に、一般にクロック信号Φ1とΦ2の高状態で表現される連続するクロック状態におけるパイプライン処理段50の動作を説明する。図9に示した完全差分パイプライン処理段50の異なるクロック状態における単純化した図面である図11A−Bを参照する。図11A−Bの回路図は、関連するクロック状態に関連するパイプラインD/A変換装置の処理段50のみを示すように単純化されている。開状態のスイッチと接続されていない要素は図示されていない。
図11Aは、Φ1が高であるクロック状態におけるパイプラインD/A変換装置の処理段50を示すものである。入力キャパシタC2は直前の処理段の出力端子に接続され中間信号Vg(i+1)をサンプリングする。また、リファレンス信号Vrの反転信号がキャパシタC1にサンプリングされる。完全差分構成の為に、リファレンス(リファレンスの反転ではない)が負のブランチでサンプリングされることに注意されたい。SHAのOPAMP51は自動的にゼロ設定される。
図11Bは、Φ2が高であるクロック状態におけるパイプラインD/A変換装置を示す。キャパシタC1とC2の電荷の合計がキャパシタC1とC2に均等に配分され、これらの電荷を半分にする。換言すれば、SHAは0.5倍の増幅を行う。SHAつまりOPAMP51および接続されたキャパシタC1とC2の出力信号は、1/2・[Vg(i+1)-Vr+ΔV(i)]、ここでΔV(i)は中間信号Vg(i)を作成する際の誤差をあらわす。単純化の為に、この誤差信号はOPAMP51で発生すると仮定する。誤差電圧ΔV(i)は、クロック誘電電荷注入やその他のDCオフセットおよび低周波ノイズ等の種々のタイプの誤差を表わす。各処理段で発生する誤差は必ずしも同じではない。しかし、誤差の一部には相関が有り、その他の部分には相関が無い、つまりΔV(i)=ΔVstΔVr(i)、ここでΔVsは全ての処理段について同じシステム的な誤差であり、ΔVr(i)は個々の処理段に固有のランダム誤差であると仮定する。システム的な誤差ΔVsはD/A変換装置が違えばもちろん違う値を取る。ランダム誤差ΔVr(i)の期待値はゼロである。以下の説明においては、説明の簡単化の為に、D/A変換におけるランダム誤差の影響はゼロ、すなわちΔV(i)=ΔVsと仮定する。システム的な誤差ΔVsを含むSHAの出力信号は、複合スイッチ52に受け取られる。グレイコード入力ビットb(i)およびその反転信号
は複合スイッチ52に与えられ、複合スイッチ52はSHAが保持していた差分信号を、図11Bに示したように与えられた入力ビットに従って反転させるか交換される。出力スイッチSoutが閉になり、複合スイッチ52の選択的に反転させられた出力信号が、次の処理段に、中間信号Vg(i)として出力される。中間信号Vg(i)は以下の式で表わされる:
完全NビットD/A返還を実現する為に、N個すべての処理段が使用され、最後の処理段、つまり処理段1、の出力信号Vg(1)は以下の式で表わされる:
既に述べたように、最終段の出力信号Vg(1)が、デジタル入力コードに対応する最終アナログ出力シグナルである。式(4.2)の最後の項は、最終アナログ出力信号中の総累積誤差を表わす。
図9に示した完全差分NビットパイプラインD/A変換装置の総累積誤差は、図5に示した完全差分NビットサイクリックD/A変換装置の総累積誤差と同じであり、その大きさは式(2.9)によって与えられる。
もちろん、図9、10、および11A−Bを参照して示した完全差分パイプライン回路に基づいて、単一終端パイプラインD/A変換装置を実現することは容易である。
サイクリックとパイプラインD/A変換装置をハイブリッドすることも可能である。本発明の上記と異なる実施例は、kサイクリックmビットD/A変換装置を直列接続したk回mビットのハイブリッドD/A変換装置、ここでkとmは正の整数、である。例えば、本発明に基づく2ビットサイクリックD/A変換装置を4つパイプライン方式でカスケード接続することで8ビットD/A変換装置が得られる。
もちろん、本発明に基づくグレイコードからアナログ信号へのD/A変換装置へのデジタル入力信号は、グレイコードに従っている。本発明に基づくD/A変換装置を通常の2値コード用に設計されたシステムで使用する場合、2値コード信号をグレイコード信号に変換する必要が有る。したがって、この場合には、本発明に基づくD/A変換装置は、入力部に通常の2値コードデジタル信号をグレイコードデジタル信号に転送または変換する装置を有する。図12は、単純デジタルゲートXOR-1、XOR-2およびXOR-3を用いて4ビットの通常の2値コードを4ビットのグレイコードに変換する方法を示した概念図である。通常の2値コードのbb(i)で示したビットはbg(i)で示すグレイコードビットに、既に述べた式(2.3)と同一の以下の式によって変換される:
ここで、Nはコード値のビット数、▲+▼は排他OR演算を表わす。図12に示した例では、Nは4である。2値コードMSB、bb(1)はグレイコードMSB、bg(1)に、変更無く変換される。それ以外の2値コードは対応するデジタルXORゲートによってグレイコードビットに変換される。このデジタル変換はオフセット誤差を発生させない。したがって、上記のデジタル2値コードからグレイコードへの変換と本発明に基づくグレイコードからアナログ信号へのD/A変換を使用して、2値コードで与えられた入力信号のD/A変換を行うことが可能であり、この場合にも累積オフセット誤差の小さなアナログ出力信号を得ることができる。
サイクリックD/A変換装置のその他の実施例
図13は、本発明の別な実施例に基づく、完全差分スイッチキャパシタによるサイクリックD/A変換装置の回路図である。図13に示した回路は、差分信号について、式に示したグレイコードからアナログ信号への変換アルゴリズムを実施する。図5の回路と同様に、図13に示す回路は、デジタル制御されたスイッチを用いたスイッチキャパシタタイプである。D/A変換において、リファレンスの引き算と、0.5倍の増幅が行われる。デジタル信号のグレイコードビットが、アルゴリズムの反転機能を実施するか否かを決定することに留意されたい。
サイクリックD/A変換装置60は、第1のオペレーションアンプ(OPAMP)61、第2のオペレーションアンプ62、複合スイッチ63、接続されたキャパシタ(C,2C)、複数の制御スイッチおよび1組の出力スイッチを有する。
OPAMPs61、62のそれぞれは、2つの入力端子と2つの出力端子とを有し、内部共通モード帰還機能の形で動作する。
図13では、オペレーションアンプ61を有するサンプリング/保持回路、接続されたキャパシタCと2C、接地接続および制御スイッチΦ1とΦ2が、破線で囲まれており、図中にSHAと表示されたサンプリング保持アンプを構成する。サンプリング保持アンプ(SHA)は保持モードにおいてゲレイ係数0.5を有する。キャパシタ2C(キャパシタCの2倍の静電容量を有する)のそれぞれは、第1のオペレーションアンプ61の1組の入出力端子(逆の符号の)を超えて並列接続されている。キャパシタ(C)はそれぞれ、スイッチΦ2を経由して、第1のオペレーションアンプ61に選択的に接続され、キャパシタ(C)は対応するスイッチΦ2を経由して差分リファレンス信号Vrと、また対応する帰還スイッチΦ1を経由して差分帰還信号と選択的に接続される。スイッチΦ1は、選択的にリセットする為に、第1のオペレーションアンプ61を超えて(キャパシタ2Cと同様のやり方で)並列接続されている。
第2のOPAMP62は接続されたキャパシタ(C)と共に、単位ゲインバッファとして機能するサンプリング/保持回路(SHC)として設計されている。入出力端子の組毎に(+から−へ、−から+へ)接続が行われ、対応するキャパシタ(C)は第2のオペレーションアンプ62の入力端子に接続されている。
サンプリング保持回路SHCは、スイッチΦ2を介して、サンプリング保持アンプSHAの増幅された差分出力信号をサンプリングする為に、第1のオペレーションアンプ61の出力端子に選択的に接続される。
さらに、グレイコードビットを、サイクリックD/A変換装置のサイクル毎に1つのグレイコードビットを順番に受け取るようにデジタル入力端子(図示されていない)が設けられている。
複合スイッチ63は、2つの入力端子と2つの出力端子を有し、デジタル入力端子から入力されるグレイコードビットb(i)とその論理反転入力
によって制御される4つのスイッチを有する。複合スイッチ63は、グレイコードビットに依存する形でサンプリング/保持回路SHCの差分出力信号の信号の極性を逆転させることによって選択的に反転させる。複合スイッチ63の選択的に逆転/反転された差分出力は、スイッチΦ1を経由して、SHAの差分帰還信号として、入力キャパシタ(C)に選択的に送られる。
サイクリックD/A変換装置60はさらに、所定のタイミングで所定の信号値を有する一連のクロック信号Φout、ΦS、Φ1およびΦ2を発生するクロック信号発生器(図示しない)を有する。
図14は、図13の示したD/A変換回路におけるクロック信号Φout、ΦS、Φ1およびΦ2のタイミングを示す図である。サイクリックD/A変換装置60の動作はこれらのクロック信号が、出力スイッチと制御スイッチを制御することを通じて制御される。図では、制御スイッチを対応するクロック信号の特徴によって参照する。この回路の例では、対応するクロック信号が高の状態でスイッチがONされ、クロック信号が低の状態でスイッチOFFされる。
サイクリックD/A変換装置60の作用を簡単に説明する。D/A変換は、クロック状態ΦSにおいてSHC入力部のキャパシタCをリセットして、最初のアナログ信号をVg(N+1)=0とおくことによって開始する。このアナログ信号(帰還信号)は、帰還スイッチΦ1によってSHAの入力キャパシタCにサンプリングされる。このクロック状態で、入力キャパシタCは一方で接地され、同時に第1のOPAMP61がリセットされる。
次のクロック状態Φ2で、SHAによるリファレンスVrの引き算と0.5倍の増幅が行われる。その結果はSHCによってサンプリングされ、LSB入力ビットが複合スイッチ63によって反転を行うべきか否かを決定する。以上の動作で、式(2.1)に従って中間信号が作成される。
次のクロック状態Φ1(デジタル入力は引き続きONである)で、Vg(N)が、入力キャパシタCに接続されたΦ1スイッチによって、SHAの入力キャパシタCにサンプリングされ、第1のOPAMP61がリセットされる。
次のクロック状態Φ2を通じて、リファレンスVrの引き算と0.5倍の増幅がSHAによっておこなわれる。同じクロックにおいて、結果がSHCによってサンプリングされ、信号の反転が、第2のLSBに依存した形で複合スイッチ63によって選択的に実施される。中間信号Vg(N-1)はこのようにして式(2.1)に従って作成される。
MSBが入力されるまで、式(2.1)に従って操作が継続する。クロックパルスΦoutは、サイクリックD/A変換装置60の出力スイッチを制御し、Φoutが高のときに最終的なアナログ出力信号Vg out=Vg(1)が回路から取り出される。好ましくは、最終アナログ出力信号の取り出しは、図14に示したようにΦout型のクロック信号に先立って発せられる新たなD/A変換がスタートする直前に行われるのが望ましい。
総合すれば、提案されたグレイコードD/A変換装置が従来のD/A変換装置よりも優れていることが示された。グレイコードからアナログ信号への変換アルゴリズムに基づく本発明のD/A変換装置の構造は、高精度かつ低歪み変換を可能にする。
上述の実施例は単に一例として示したものであり、発明はこれらに限定されるものではない。本発明の概念を利用しつつ、発明を前述の実施例以外の形で実施することは当然可能である。本明細書に記載され、また請求項に記載された基本概念を採用した他の変更例および改良構造も本発明の技術的範囲に属するものである。
Claims (21)
- 入力信号をグレイコードで与えるステップが、通常の2値コード信号をグレイコードデジタル入力信号に変換するステップを含む請求項1に記載の変換方法。
- 所定のN個のビットからなるデジタル入力信号b(i)を、循環的デジタルアナログ変換を用いてアナログ信号Voutに変換する変換方法であって、
デジタル入力信号をグレイコードで与え;
デジタル入力信号のグレイコードビットのひとつづつを、最下位のビットb(N)から最上位のビットb(1)まで順に収束アルゴリズムの各循環ステップに与え;
各循環ステップでは、中間信号から予め設定されたリファレンス信号を引き算し、増幅し、サンプリング保持処理を行い、当該ステップに与えられたグレイコードビットに基づいて選択的に中間信号の符号を反転させ、中間信号を循環的に更新して最後の循環ステップの中間信号をアナログ出力信号Voutと定義するアルゴリズムにしたがってアナログ出力信号Voutを作成することを特徴とする変換方法。 - 前記選択的符号反転と増幅の前に前記引き算が行われることを特徴とする請求項3に記載の変換方法。
- アルゴリズムの循環ステップは互いに時間的に離隔していると同時に、電気的にも独立していることを特徴とする請求項4に記載の変換方法。
- 通常の2値コード信号を上記グレイコードデジタル入力信号にデジタル変換する手段を有する請求項6に記載の変換装置。
- 前記D/A変換装置はサイクリックD/A変換装置であることを特徴とする請求項6に記載のD/A変換装置。
- 前記D/A変換装置はパイプラインD/A変換装置であることを特徴とする請求項6に記載のD/A変換装置。
- 所定数の入力ビットからなるグレイコードデジタル入力信号に基づきアナログ出力信号を作成するサイクリックデジタルからアナログへの(D/A)変換装置であって、前記サイクリックD/A変換装置(20;30)は、
グレイコードビットを最下位のビットb(N)から最上位のビットb(1)まで順に順次受け取るデジタル入力端子と、
中間信号から予め設定されたリファレンス信号を引き算し、0.5倍の増幅を行い、サンプリング保持処理を行なう手段(25,28,29;C2,31,C1,C2,32,C3)、デジタル入力端子が受けたグレイコードビットに基づいて選択的に中間信号の符号を逆転させる手段(26,27;33)を有し、中間信号を循環的に更新してアナログ出力信号を作成する手段(24,25,26,27,28,29;31,C1,C2,32,C3,33)を具備することを特徴とするサイクリックD/A変換装置。 - 所定数のビットからなるグレイコードデジタル入力信号を、予め定められたリファレンス信号を使用して、アナログ信号に変換するサイクリック(D/A)変換装置であって、前記サイクリック(D/A)変換装置(30)は:
グレイコード入力ビットを最下位のビットb(N)から最上位のビットb(1)まで順に連続的に受け取るデジタル入力端子と、
接地信号と予め定められたリファレンス信号とを選択的にサンプリングし、接地信号とリファレンス信号とを保持し、保持モードにおいては0.5のゲインファクタを有するサンプリング保持アンプ(31,C1,C2)と、
サンプリング保持アンプ(31,C1,C2)の出力信号を繰り返しサンプリングし保持するサンプリング保持回路(32,C3)と、
前記デジタル入力端子に接続され、デジタル入力端子が受け取ったグレイコード入力ビットに基づいて選択的に、サンプリング保持回路(32,C3)にサンプリングされて保持された信号の符号を反転させる手段(33)と、
前記反転手段(33)とサンプリング保持アンプ(31,C1,C2)との間に選択的に接続され、前記の選択的に反転された信号を選択的にサンプリングして保持する前記サンプリング保持アンプ(31,C1,C2)に送る帰還回路と、
グレイコード入力ビットの受領と処理が終了したときに、選択的に符号反転された信号をアナログ出力信号として取出す出力スイッチ(Sout)と、
前記サンプリング保持アンプ(31,C1,C2)、サンプリング保持回路(32,C3)、および出力スイッチ(S out )を制御するクロック信号を発生する信号発生器を有するサイクリックデジタル・アナログ変換装置。 - グレイコードデジタル入力信号を、予め定められたリファレンス信号を使用して、アナログ信号に変換するサイクリック(D/A)変換装置であって、
リファレンス信号は差分リファレンス信号であって前記サイクリックD/A変換装置(30)は完全差分変換装置であって、
グレイコード入力ビットを最下位のビットb(N)から最上位のビットb(1)まで順に連続的に受け取るデジタル入力端子と、
ゲインファクタが0.5であり、2つの入力端子と2つの出力端子を有する第1のオペレーションアンプ(31)と、それぞれが対応するスイッチ(Φ2)を通じて対応する第1のオペレーションアンプ(31)の入出力端子に選択的に並列接続された第1のキャパシタ(C1)と、それぞれが対応するスイッチ(Φ2)を通じて対応する第1のオペレーションアンプ(31)の入出力端子に選択的に並列接続された第2のキャパシタ(C2)とを有し、第1のキャパシタ(C1)は対応するスイッチ(ΦS)を通じて選択的に接地接続され、第2のキャパシタ(C2)は対応するスイッチ(Φ1)を通じて前記差分リファレンス信号に選択的に接続されて電荷の蓄積を行い、第1のキャパシタ(C1)と第2のキャパシタ(C2)が前記オペレーションアンプ(31)に並列接続されている間は保持モードであるサンプリング保持アンプ(31,C1,C2)と、
2つの入力端子と2つの出力端子を有する第2のオペレーションアンプ(32)と、第2のオペレーションアンプ(32)の入力端子に接続され、スイッチ(Φ2)を介して前記第1のオペレーションアンプ(31)に選択的に接続されてサンプリング保持アンプ(31,C1,C2)の増幅された差分出力信号をサンプリングする関連フロントキャパシタ(C3)と、閉状態ではサンプリング保持回路(32,C3)を保持モードにするために第2のオペレーションアンプ(32)の対応する入出力端子に並列接続されたスイッチ(Φ1)とを有するサンプリング保持回路(C3,32)と、
デジタル入力端子が受け取ったグレイコード入力ビットに基づいてサンプリング保持回路(32,C3)が保持する差分信号を選択的に交換するよう第2のオペレーションアンプ(32)のデジタル入力端子と出力端子に接続された複合スイッチ(33)と、
対応する帰還スイッチ(Sf)を介して、前記複合スイッチ(33)から前記サンプリング保持アンプ(31,C1,C2)の第1のキャパシタ(C1)に選択的に接続され、選択的に交換された差分信号を第1のキャパシタ(C1)に送って第1のキャパシタに電荷を蓄積する帰還回路と、
選択的リセットを行うために前記第1のオペレーションアンプ(31)に接続されたスイッチ(Φ1)と、
選択的リセットを行うために前記第2のオペレーションアンプ(32)に接続されたスイッチ(Φ2)と、
総てのグレイコード入力ビットの受領と処理が終了したときに、選択的に交換された信号をアナログ出力信号として取出す出力スイッチ(Sout)と、
スイッチ(Φ1、Φ2、ΦS)、帰還スイッチ(Sf)、と出力スイッチ(Sout)を制御するための、所定のタイミングと信号値からなる一組のクロック信号を発生させるクロック信号発生器とを有することを特徴とするサイクリックデジタル・アナログ変換装置。 - 所定数の入力ビットからなるグレイコードデジタル入力信号からアナログ出力信号を作成するパイプラインデジタル・アナログ(D/A)変換装置であって、パイプラインD/A変換装置は、各処理段が入力アナログ信号と入力ビットの1つに対応してカスケード接続された複数の処理段を有する変換装置において、パイプラインD/A変換装置が:
連続するグレイコード入力ビットの間に時間遅れを設ける手段を有し、
各処理段が、
対応するグレイコード入力ビットとその処理段へのアナログ入力とから出力信号を作成する手段(45,46,47,48;51,C1,C2,52)を有し、その出力信号作成手段が、対応するグレイコード入力ビットに基づいて選択的にアナログ入力信号の符号を反転させる手段(46,47;52)を有することを特徴とするパイプラインD/A変換装置。 - 前記作成手段がさらに、アナログ入力信号から予め定められたリファレンス信号を引き算し、0.5倍の増幅を行う手段(45,48;C1,51,C1,C2)を有することを特徴とする請求項13に記載のパイプラインD/A変換装置。
- 直前の処理段のアナログ出力信号と、予め設定されたリファレンス信号と、デジタル入力信号の入力ビットとを受ける、複数の処理段を有するパイプラインD/A変換装置のパイプライン処理段(40;50)であって、
直前の処理段のアナログ出力信号から予め設定されたリファレンス信号を引き算し、入力ビットに応じて選択的に信号の符号反転を行い、0.5倍の増幅を行ってその処理段のアナログ出力信号を作成する手段(45,46,47,48;51,C1,C2,52)を有することを特徴とするパイプライン処理段。 - パイプライン処理段(50)がアナログ入力信号と、あらかじめ定められたリファレンス信号と、デジタル入力信号の入力ビットを受けるパイプラインデジタル・アナログ(D/A)変換装置のパイプライン処理段であって:
予め設定されたリファレンス信号と、アナログ入力信号とを選択的にサンプリングし、リファレンス信号とアナログ入力信号を保持する、保持モードにおけるゲインファクタが0.5であるサンプリング保持アンプ(51,C1,C2)と、
入力ビットに基づいて選択的に、サンプリング保持アンプ(51,C1,C2)の出力信号を反転させてパイプライン処理段のアナログ出力を作成する手段とを有するパイプライン処理段。 - 前記反転手段(52)に接続されて処理段のアナログ出力信号をスイッチするために反転手段(52)に接続された出力スイッチ(Sout)と、サンプリング保持アンプ(51,C1,C2)と、出力スイッチ(Sout)を制御するクロック信号を発生させる信号発生器とを有することを特徴とする請求項16に記載のパイプライン処理段。
- アナログ入力信号、予め設定されたリファレンス信号、およびデジタル入力信号の入力ビットを受けるパイプラインデジタル・アナログ(D/A)変換装置のパイプライン処理段(50)であって、アナログ入力信号とリファレンス信号は差分信号であり、パイプライン処理段(50)が完全差分処理段であり:
保持モードでゲインファクタ0.5を有し、2つの入力端子と2つの出力端子を有するオペレーションアンプ(51)と、それぞれが対応するスイッチ(Φ2)を介してオペレーションアンプ(51)の対応する入出力端子の組に選択的に接続される第1のキャパシタ(C1)と、それぞれが対応するスイッチ(Φ2)を介してオペレーションアンプ(51)の対応する入出力端子の組に選択的に並列接続される第2のキャパシタ(C2)とを有し、第1のキャパシタ(C1)は対応するスイッチ(Φ1)を介して差分リファレンス信号に、第2のキャパシタ(C2)は対応するスイッチ(Φ1)を介して差分アナログ入力信号に選択的に接続されてこれらから受けた電荷を蓄積し、第1のキャパシタ(C1)と第2のキャパシタ(C2)がオペレーションアンプ(51)に並列接続されているときは保持モードであるサンプリング保持アンプ(51,C1,C2)と、
オペレーションアンプ(51)の出力端子に接続され、その処理段への入力ビットに基づいて選択的に上記サンプリング保持アンプ(51,C1,C2)で保持され増幅された差分信号を交換する複合スイッチ(52)と、
オペレーションアンプ(51)に並列接続されてこれを選択的にリセットするスイッチ(Φ1)と、
複合スイッチ(52)に接続され、選択的に交換された信号をその処理段のアナログ出力信号として取出す出力スイッチ(Sout)と、
前記のスイッチ(Φ1、Φ2、ΦS)と前記出力スイッチ(Sout)を制御するクロック信号を所定のタイミングと所定の値で発生させるクロック信号発生器とを有するパイプライン処理段。 - 所定数の入力ビットからなるグレイコードデジタル入力信号を受けて、予め設定されたリファレンス信号を用いてアナログ出力信号を作成するサイクリックデジタル・アナログ(D/A)変換装置(60)であって、
グレイコード入力ビットを最下位のビットb(N)から最上位のビットb(1)まで順番に受け取るデジタル入力端子と、
最初はゼロと置いた帰還信号と、予め設定されたリファレンス信号とを選択的にサンプリングし、帰還信号とリファレンス信号を保持し、保持モードにおけるゲインファクタが0.5であるサンプリング保持アンプ(61,C, 2C)と、
前記サンプリング保持アンプ(61,C,2C)の出力信号を繰り返しサンプリングして保持するサンプリング保持回路(62,C)と、
デジタル入力端子に接続され、デジタル入力端子が受け取ったグレイコード入力ビットに基づいて選択的にサンプリング保持回路(62,C)がサンプリングし保持した信号の符号を反転させる手段(63)と、
符号反転手段(63)からサンプリング保持アンプ(61,C,2C)にむけて選択的に接続され選択的に符号反転された信号をサンプリング保持アンプ(61,C,2C)への帰還信号として供給する帰還回路と、
総てのグレイコード入力の受領と処理が終了したときに、選択的に符号反転した信号をアナログ出力信号として取出す出力スイッチ(Φout)とを有するデジタル・アナログ(D/A)変換装置。 - さらに、上記のサンプリング保持アンプ(61,C,2C)と、サンプリング保持回路(62,C)と、出力スイッチ(Φout)とを制御するクロック信号を発生させる信号発生装置を有することを特徴とする請求項19に記載のD/A変換装置。
- グレイコードデジタル入力信号を、予め定められたリファレンス信号を使用して、アナログ信号に変換するサイクリック(D/A)変換装置であって、
リファレンス信号は差分リファレンス信号であって、前記サイクリックD/A変換装置(60)は完全差分変換装置であり、
グレイコード入力ビットを最下位のビットb(N)から最上位のビットb(1)まで順に連続的に受け取るデジタル入力端子と、
ゲインファクタが0.5であり、2つの入力端子と2つの出力端子を有する第1のオペレーションアンプ(61)と、それぞれが第1のオペレーションアンプ(61)の対応する入出力端子に並列接続される第1のキャパシタ(2C)と、それぞれが対応するスイッチ(Φ2)を通じて対応する第1のオペレーションアンプ(61)の入出力端子に選択的に並列接続される第2のキャパシタ(C)とを有し、第2のキャパシタ(C)は選択的に対応するスイッチ(Φ2)を通じて前記差分リファレンス信号に接続され、帰還スイッチ(Φ1)を介して当初はゼロである差分帰還信号に対して接続されて電荷の蓄積を行うサンプリング保持アンプ(61,C,2C)と、
第1のオペレーションアンプ(61)に並列接続されてこれを選択的にリセットするスイッチ(Φ1)と、
2つの入力端子と2つの出力端子を有する第2のオペレーションアンプ(62)と、それぞれの入出力端子のペア間の接続と、関連して設けられ第2のオペレーションアンプ(62)の入力端子に接続されたキャパシタ(C)とを有し、スイッチ(Φ2)を介して前記第1のオペレーションアンプ(61)に選択的に接続されて前記サンプリング保持アンプ(61,C,2C)の差分出力信号をサンプリングするサンプリング保持回路(62,C)と、
第2のオペレーションアンプ(62)のデジタル入力端子と出力端子に接続されて、デジタル入力端子が受け取ったグレイコード入力ビットに基づいて選択的に前記サンプリング保持回路(62,C)の差分出力信号を交換し、選択的に交換された差分出力信号を、前記帰還スイッチ(Φ1)を介して差分帰還信号としてサンプリング保持アンプ(61,C,2C)の第2のキャパシタ(C)に送る複合スイッチ(63)と、
総てのグレイコード入力ビットの受領と処理が終了したときに選択的に交換された差分信号をアナログ出力信号として取出す出力スイッチ(Φout)と、
前記スイッチ(Φ1、Φ2、Φs、Φout)を制御するクロック信号を所定のタイミングと値で発生させるクロック信号発生器とを有することを特徴とするサイクリックデジタル・アナログ(D/A)変換装置。
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