JP2001506440A - デジタル・アナログ変換 - Google Patents

Abstract

(57)【要約】 グレイコードからアナログへの循環的変換アルゴリズムに基づいて、グレイコードによるデジタル入力信号をＤ／Ａ変換する。循環的アルゴリズムにおいては、デジタル入力のグレイコードビットを、各繰り返し毎に１ビットづつ取り込んで、中間信号を繰り返し更新していくことで出力となるアナログ信号が得られる。繰り返しの度に、その繰り返し毎に入力されるグレイコードビットに基づいて、中間信号の符号を選択的に反転させる。中間信号の選択的符号反転が、このグレイコードからアナログへの変換の本質的な特徴であり、これがＤ／Ａ変換における誤差の累積を圧縮する中心技術である。本発明の方法に基づくＤ／Ａ変換機によれば、オフセットエラーの累積が小さい。さらに、信号の符号反転がデジタル的に制御されている事実が高精度の装置の実現を可能にし、Ｄ／Ａ変換機の性能を向上させる。

Description

【発明の詳細な説明】 デジタル・アナログ変換発明の属する技術分野 本発明は一般的にはデジタルからアナログへの変換に関し、より具体的にはサ イクリックおよびパイプラインデジタル・アナログ変換に関する。発明の背景 デジタル・アナログ（Ｄ／Ａ）変換装置は、デジタル領域とアナログ領域の境 界上に位置する機器であり、両領域を仲介する存在である。名称が示すように、 Ｄ／Λ変換装置はデジタル入力信号をアナログ出力信号に変換または変形させる ものであり、２つのレベルまたはビットの組み合わせとして表現されたデジタル 信号を量子化されたアナログ情報に変換する。Ｄ／Ａ変換装置は現代の技術にお いて極めて多くの適用範囲を有する。同装置はエレクトロニクスおよび通信関連 の多様な分野で幅広く使用されている。 Ｄ／Ａ変換装置の正確さおよび歪みの評価は通常Ｄ／Ａ変換によって生じた誤 差の大きさに基づく。 一般に、すべてのＤ／Ａ変換には変換装置の回路が有する不完全さに起因する オフセットエラーの問題が有る。このオフセットエラーは、従来型のＤ／Ａ変換 装置の性能に重大な影響を与えている。 特に、通常の２値コードを使用する従来型のサイクリックＤ／Ａ変換装置およ びパイプラインＤ／Ａ変換装置の場合、オフセットエラーは変換を通じて伝播し また完全に増加していき、そのことによって変換装置の正確さを損なうとともに 歪みを増大させる。さらに、比較的大きな非線型性が微分および積分に入り込む 。発明の要旨 本発明は、従来技術が有するこの問題およびその他の問題を低減するものであ る。 従来型のＤ／Ａ変換装置に比較して、変換時の誤差の累積を顕著に低減するこ とができるＤ／Ａ変換装置を提供することが本発明の目的である。 回路を具体的に構成する際の不完全性に影響され難く、高い精度を実現するＤ ／Ａ変換装置を提供することもまた本発明の目的である。 特に、高精度で誤差の累積が少ないパイプラインＤ／Ａ変換装置と共に、同様 な特徴を有するサイクリックＤ／Ａ変換装置を提供することが本発明の目的の一 つである。 本発明の他の目的は、デジタル入力信号をアナログ出力信号に変換するに際し て、オフセット誤差の累積が少ない変換方法を提供することである。 これらの目的および他の目的は添付の請求の範囲に記載された発明によって解 決される。 本発明の基本思想に基づけば、グレイコードの形で供給されるデジタル入力信 号は、グレイコード・アナログ変換アルゴリズムに従って量子化されたアナログ 出力信号に変換される。グレイコード・アナログ変換アルゴリズムは、一般には デジタル入力のコードビット数と同じビット数の所定の循環ステップを有する循 環的なアルゴリズムであることが望ましい。循環的なアルゴリズムによれば、デ ジタル入力のグレイコードビットはアルゴリズムの循環的ステップに循環ステッ プごとに１つのグレイコードビットが順次取り込まれ、中間的なアナログ信号を 繰り返し更新しながらアナログ信号が作成されていく。繰り返しステップのそれ ぞれにおいて、その繰り返しステップに適用されるグレイコードビットに依存し た形で中間的なアナログ信号の符号が選択的に反転させられる。アナログ出力は 、最後の循環ステップからの中間信号と定義される。 中間信号の選択的符号反転が、本発明に基づくグレイコード・アナログ変換ア ルゴリズムの本質的特徴であり、これがＤ／Ａ変換において誤差の累積を顕著に 低減する中心技術である。入力されるグレイコードビットは通常０と１の間でい わばランダムに変化する為、変換において発生したオフセット誤差は、累積誤差 に加算されたり減算されたりする。したがって、本発明に基づくＤ／Ａ変換で生 じる累積誤差は、一般に増加する方向に累積するのではなく、従来の方法による Ｄ／Ａ変換に比較して顕著にゼロに近いものになる。 本発明に基づくグレイコード・アナログアルゴリズムに基づくＤ／Ａ変換装置 の構造によれば、誤差の累積は一般に非常に小さく、回路を実現する際の不完全 性に対して大きな許容範囲を有する。 特に、本発明のグレイコード・アナログアルゴリズムをサイクリックＤ／Ａ変 換装置およびパイプラインＤ／Ａ変換装置に適用して実現した。サイクリックＤ ／Ａ変換装置の場合、単一機能ブロックを使用してアルゴリズムを実現し、入力 ビットをこのブロックに周期的に繰り返し入力してアナログ出力信号を発生させ る。パイプラインＤ／Ａ変換装置の場合は、複数の機能段にアルゴリズムを順次 適用して、ビットのそれぞれが固有のハードウエアを有するような形で入力のビ ットを処理した。後者の場合、アルゴリズムの循環特性は次第に消滅する。 サイクリックＤ／Ａ変換の場合、中間アナログ信号は、最終的なアナログ信号 が作成されるまで、デジタル入力のグレイコードビットによって周期的に更新さ れる。本発明のアルゴリズムによれば、中間信号を更新する各ステップにおいて 、そのサイクルに適用されるグレイコードビットが中間アナログ信号を反転させ るか否かを決定する。 パイプラインＤ／Ａ変換装置は複数のカスケード段を有し、パイプラインＤ／ Ａ変換において、中間アナログ信号は、デジタル入力のグレイコードビットに応 じてこれらのカスケード段においてパイプライン方式で順次更新されて、最終的 なアナログ信号に至る。それぞれのカスケード段は対応するデジタル信号の１つ のビットに対応し、入力ビットは、離散的な時間に従って順次、１つのカスケー ド段に１ビットづつ、順次変換装置のカスケード段に与えられる。本発明のアル ゴリズムに従えば、パイプライン段のそれぞれにおいて、パイプライン段に与え られたグレイコードビットが中間アナログ信号を反転すべきか否かを決定する。 選択的な信号反転はデジタル的に制御されている、つまり入力のグレイコード ビットによって決定されており、本発明に基づくＤ／Ａ変換装置の高い精度はそ の事実にも起因している。 本発明に基づくＤ／Ａ変換は以下の効果をもたらすものである。 −高精度と低歪み、 −小さなオフセット累積誤差、 −回路構成の不完全性に対する大きな許容誤差、および、 −優れた動的特性。 本発明がもたらす他の利点については、以下に記載した本発明の実施例からさ らに明らかになるはずである。図面の簡単な説明 本発明の新規な特徴は請求項に記載されている。本発明自体および本発明のそ の他の特徴と利点は以下に記載した実施例の詳細な記載を、添付の図面を参照し ながら読むことによって充分に理解されるものと思う。 図１は、従来の２値コードサイクリックＤ／Ａ変換装置の基本概念を示す図( 従来技術)である。 図２は、従来の２値コードパイプラインＤ／Ａ変換装置の基本概念を示す図( 従来技術)である。 図３は、本発明に基づく、デジタル入力信号からアナログ出力信号への変換方 法を簡略化して示したフロー図である。 図４、本発明に基づく、サイクリックＤ／Ａ変換装置の基本概念を示す簡略化 したブロック図である。 図５は、本発明の第１の実施例に基づく、サイクリックＤ／Ａ変換装置の完全 差分回路の回路図である。 図６は、図５の回路において使用するクロックパルスの時刻歴を示す図である 。 図7A-Cは、異なる時刻における完全差分回路の簡略化した回路図である。 図８は、本発明に基づくパイプラインＤ／Ａ変換装置の基本概念を示す簡略図 である。 図９は、本発明の第２の実施例に基づくパイプラインＤ／Ａ変換装置の完全差 分回路の回路図である。 図10は、図９の回路において使用するクロックパルスの時刻歴を示す図である 。 図11A-Bは、異なる時刻における、図９に示した完全差分パイプライン段の簡 略化した回路図である。 図12は、２値コードのビットからグレイコードビットへの変換を示す概念図で ある。 図13は、本発明のその他の実施例に基づくサイクリックＤ／Ａ変換装置の完全 差分回路の回路図である。 図14は、図13の回路において使用するクロックパルスの時刻歴を示す図であ る。発明の実施例の詳細な説明 本発明の基本概念はＤ／Ａ変換装置、特に変換途中で誤差の累積を生じるＤ／ Ａ変換装置に対して広く適用することができる。 しかし、この明細書においては、実施例として主としてサイクリックＤ／Ａ変 換装置およびパイプラインＤ／Ａ変換装置に関連して本発明を説明することにす る。発明の実施例は説明のための例示として用いるものであって、本発明がこれ らの実施例に限定されることを意味するものではない。 本発明の理解を一層深める為には通常の２値コードに基づく従来のサイクリッ クＤ／Ａ変換装置とパイプラインＤ／Ａ変換装置について説明することが役に立 つ。 通常の２値コードに基づく従来のサイクリックＤ／Ａ変換装置とパイプライン Ｄ／Ａ変換装置 誤解を避ける為に、明細書を通じて通常の２値コードを以下のように定義する 。通常の２値コードにおいては、数値は２の累乗の線形結合として以下のように 表現される。 ここにおいてｉとＮとは整数であり、b(i)は２つのレベルのデジタル値（ｉ番目 のビット）を表わす。整数Ｎはビット数を表わし、ｉはビットの位置を表わす。 コード化された数値は通常、最も左のビット(i=1)が最上位ビット(MSB)であり、 最も右のビット(i=N)が最下位ビット(LSB)である連続ビットによって表現される 。以下の記載においては、通常の２値コードによる信号は単に２値信号と称する 。 一般に、サイクリックＤ／Ａ変換装置は、デジタル入力信号をアナログ出力信 号に変換するのに、同じ機能要素を繰り返し使用する。サイクリックＤ／Ａ変換 装置は通常単一のデジタル入力端子と単一のアナログ出力端子を有する。このよ うなＤ／Ａ変換装置の場合、デジタル入力信号の入力ビットは順次、変換装置の デジタル入力端子に、サイクルごとに１ビットずつ与えられ、中間アナログ信号 が、最終的なアナログ出力が作成されるまで入力されたビットに従って繰り返し 更新される。 図１は、２値コードに基づく従来のサイクリックＤ／Ａ変換装置の基本概念を 示す図である。図１に示す２値コードサイクリックＤ／Ａ変換装置はつぎの機能 要素を有する：第１のスイッチ４、加算／減算器５、第２のスイッチ６、ゲイン ファクタが0.5であるアンプ７、サンプリング／保持回路８。クロック信号は通 常サイクリックＤ／Ａ変換装置の構成要素を制御する為に使用される。クロック 信号は従来型のクロック信号発生器（図示しない）が発生する。 一般的な例として、Ｎ−ビットのサイクリックＤ／Ａ変換装置を考える。つま り、デジタル入力信号はＮ個の入力ビットb_b(i)であり、ここでｉはＮから１ま での値を取る。b_b(N)は最低位ビット(LSB)をあらわし、b_b(1)は最高位ビット(MS B)を表わすことに留意する必要が有る。入力ビットb_b(i)は順次（破線で示した ）サイクリックＤ／Ａ変換装置のデジタル入力端子に入力され、変換がLSBから 開始されMSBで終了する。下付きの文字ｂはデジタル入力が２値コードで与えら れることを表わす。 実際のＤ／Ａ変換は、第１のスイッチ４を接地させて、最初のアナログ信号V_b (N+1)をゼロとすることで始まる。第１のスイッチ４は、最初のアナログ信号V_b( N+1)=0を受ける加算／減算器５にも接続されている。サイクリックＤ／Ａ変換装 置に与えられる、この場合b_b(N)である入力ビットは、リファレンス信号Vrをア ナログ信号V_b(N+1)に加えるべきか引くべきかを決定する。詳細に説明すれば、 与えられる入力ビットb_b（N）がリファレンス信号Vrあるいはその逆−Vrを加算 ／減算器５に与えられ、最初のアナログ信号から減算されるように第２のスイッ チ６を制御する。加算／減算器５の出力信号はアンプ７に送られ、アンプは信号 を係数0.5で増幅する。アンプ７の出力信号は中間アナログ信号V_b(N)である。こ の中間アナログ信号V_b(N)はサンプリング／保持回路８でサンプリングされる。 次に、第１のスイッチ４は、サンプリング／保持回路８の出力に接続され、ルー プを閉じて信号が循環するようにする。この時に、サンプリング保持回路８でサ ンプリングされ保持された中間アナログ信号V_b（N）がリリースされて、 加算／減算器５に送られ、次の入力ビットb_b(N-1)がデジタル入力端子に与えら れる。この入力ビットb_b(N-1)が、リファレンス信号Vrが中間信号V_b(N)に加算さ れるべきか、それとも符号を反転させた値−Vrが加算されるべきかを決定する。 加算／減算器５の出力信号は、アンプ７で増幅されて、入力ビットb_b(N-1)に対 応する中間アナログ信号V_b(N-1)が作成される。再度、サンプリング／保持回路 ８がアンプ７の出力信号をサンプリングして保持する。 サイクリックＤ／Ａ変換装置の各サイクルにおいて、中間信号は加算／減算器 ５、デジタル的に制御された第２のスイッチ６およびアンプ７によって更新され る。一般に、更新された中間信号V_b(i)は、直前の中間信号V_b(i+1)と現在の入力 ビットb_b(i)から得られる。 すべてのサイクルを通じて第１のスイッチ４はサンプリング／保持回路８の出 力に接続されており、操作は最上位ビット(MSB)がサイクリックＤ／Ａ変換装置 に与えられるまで継続する。そこで、アンプ７の出力あるいはサンプリング／保 持回路８の出力が、変換装置のループからサイクリックＤ／Ａ変換装置の最終ア ナログ出力信号として取り出される。第１のスイッチ４を接地させて、新しいサ イクリックＤ／Ａ変換を再度開始する。 通常の２値コードに基づく従来のパイプラインＤ／Ａ変換装置の原理と動作を 簡単に説明する為に、図２を参照する。２値コードパイプラインＤ／Ａ変換装置 は、カスケード接続（直列接続）されたＮ個の信号処理段を有する離散−時間Ｎ ビットＤ／Ａ変換装置である。図にはすべての信号処理段を示してはいない。一 般に、それぞれの処理段はアナログ入力端子、アナログ出力端子、およびデジタ ル入力端子を有する。処理段のアナログ出力端子は次の処理段のアナログ入力端 子に接続されている。それぞれの処理段は、入力デジタル信号のｉ番目のMSBと も称する入力ビットb_b（i）の１つに対応する。入力ビットb_b(i)は、１つの処理 段に１ビットづつ、離散時間シーケンスとして順次変換装置の処理段に与えられ 、中間アナログ信号V_b(i)が、最後の処理段によって最終的アナログ出力信号V_b( 1)=V_boutが出力されるまで、パイプライン手法により変換装置の信号処理段によ って更新される。定義により、最終段がアナログ出力信号V_b(1)を出力すると、 Ｄ／Ａ変換が終了する。 ２値コードパイプラインＤ／Ａ変換装置の信号処理段は、典型的には、図２に Φ₁およびΦ₂で示すノンオーバーラップクロック信号と、各処理段が有するサン プリング／保持回路によって制御される。このことによって変換装置の離散時間 処理が確保される。例えば、処理段ｉがｉ番目のMSBを受けて、時刻Φ₂に中間ア ナログ信号V_b(i)を作成すると、処理段(i-1)は、(i-1)番目のLSBを受け取って時 刻Φ₁に中間アナログ信号V_b(i-1)を作成し、以下同様である。 図２には、従来のパイプラインＤ／Ａ変換装置の単一処理段をより詳細に示し た。図２に示したパイプライン処理段は、基本的に以下の機能要素を有する：加 算／減算器15、スイッチ16、ゲインファクタが0.5のアンプ17およびサンプリン グ／保持回路18である。 図２に示したパイプライン処理段の動作は以下の通りである。ｉ番目の処理段 への入力信号、すなわち中間信号V_b(i+1)が加算／減算器15に渡される。ｉ番目 の処理段に与えられた入力ビットb_b(i)がスイッチ16を制御して、リファレンス 信号Vrまたは符号が逆の信号−Vrのいずれを加算／減算器15に与えて入力信号V_b (i+1)から引くべきかを制御する。加算／減算器15の出力信号はアンプ17に送ら れて係数0．5で増幅する。アンプ17の出力信号はサンプリング／保持回路18によ ってサンプリングされ、保持される。次のクロックにおいて、サンプリング／保 持回路18によってサンプリングされて保持された信号がリリースされ、次の処理 段に中間信号V_b(i)として与えられる。 パイプラインＤ／Ａ変換装置は一般に高速変換装置と考えられている。パイプ ラインＤ／Ａ変換装置の高速処理能力を充分に引き出す為に、変換装置は複数の Ｄ／Ａ変換を同時に実施する。信号処理段が、最初のデジタルコードの入力ビッ トに対応する中間アナログ信号を更新して、中間信号を次の処理段に送ると、当 該処理段は２番目のデジタルコード値を入力することができる状態になる。パイ プラインＤ／Ａ変換装置の離散時間処理によってこの連続処理が可能になり、変 換装置のスループットを向上させる。 図１に示した従来のサイクリックＤ／Ａ変換装置と図２に示した従来のパイプ ラインＤ／Ａ変換装置を比較すると、両者は非常によく似ていることが分かる。 図１に示したサイクリックＤ／Ａ変換装置は、図２に示したパイプライン処理段 と機能的に同じ構成要素を有している。主な相違は、サイクリック変換装置は要 素を繰り返し使用するのに対して、パイプライン変換装置は複数の重複した処理 段をパイプライン方式で使用することである。 事実、図１に示したサイクリックＤ／Ａ変換装置と図２に示したパイプライン Ｄ／Ａ変換装置とは、同じアルゴリズムで表現することができる。そのアルゴリ ズムは以下の数式で表現される。 ここで、b_b(i)はデジタル入力信号のｉ番目のMSBを表わす。Ｎはデジタル入力の ビット数、ｉはＮから１までの整数である。b_b(1)がMSBをあらわし、b_b(N)がLSB を表わすことに留意する必要が有る。添え字のｂはデジタル入力が２値コードで あることを表わす。V_b(i)はｉ番目のMSBに対応する中間信号、Vrは所定のリファ レンス信号である。 式（1.1）をi=1まで繰り返し演算すれば、以下の関係式が得られる。 式（1.2）によれば、アナログ出力V_{b out}は２値のデジタル入力ビットに比例 することは明らかである。デジタル入力ビットが１であれば、重み付けられたリ ファレンスがアナログ出力に加えられ、デジタル入力が０であれば重み付けられ たリファレンスがアナログ出力から減算される。重み付は式（1.2）に示されて いるようにビットの位置によって定まる。 従来の２値コードサイクリックおよびパイプラインＤ／Ａ変換装置をもっと容 易に理解する為に、理想的な４ビットＤ／Ａ変換装置の例を図１、図２及び式(1 .1)を参照して説明する。この例においては、デジタル入力信号が0110であり、 一 番左のビットがMSB、最も右のビットがLSBであると仮定する。さらに、リファレ ンス信号は1.0Vの電圧であり、アナログ信号もまた電圧によって表わされるもの とする。中間信号Vb(i)は、繰り返し／イテレーション毎に、ｉの値の４から１ までの変化に対応して、式（1.1）のイテレーションの式に従って変化する。最 終的なアナログ出力信号はV_b(1)で定義される。Ｄ／Ａ変換は最初のアナログ信 号V_b(N+1)をV_b(5)=0Vと定義することから開始する。 デジタル入力：0110 ４番目のMSB、つまりLSBを与えて、i=4： b_b(4)=0 V_b(4)=0.5・(0−（−１）⁰・1.0)＝0.5・(0−(1.0))＝−0.5V ３番目のMSBを与えて、i=3: b_b(3)=1 V_b(3)=0.5・(−0.5−（−1）¹・1.0)＝0.5・(−0.5−(−1.0))＝0.25V ２番目のMSBを与えて、i=2: b_b(2)=1 V_b(2)=0.5・(0.25−（−1）¹・1.0)＝0.5・(0.25−(−1.0))＝0.625V MSBを与えて、i=1: b_b(1)=0 V_b(1)=0.5・(0.625−（−1）⁰・1.0)=0.5・(0.625−1.0)＝−0.1875V すなわち、1．0Vを基準フルスケールレベルのリファレンス電圧として、デジタ ル入力0110が、−0.1875Vの量子化されたアナログ出力に変換された。 上記のＤ／Ａ変換を行う従来のＤ／Ａ変換装置はバイポーラ型である、つまり 、アナログ出力信号は正または負のいずれでもありえることに留意する必要が有 る。 上述の例によれば、量子化されたアナログ出力信号は（デジタル入力コード0000 に対応する）−0.9375Vから（デジタル入力コード1111に対応する）＋0.9375Vの 間の値を、0.125V刻みでとることができる。 しかし、２値コードに基づく従来のサイクリックおよびパイプラインＤ／Ａ変 換装置は、回路を実現する際の不完全性に起因するオフセットエラーに敏感に影 響される問題を有している。現実的なＤ／Ａ変換装置においては、オフセットエ ラーは、回路のDCオフセットおよびクロックに起因する電荷によっている。もち ろん、変換時には低周波ノイズ等、他の種類の誤差も発生する。いずれにしても 、(iがＮから１まで変化する）中間アナログ信号V_b(i)を作成する際に、誤差ΔV_b (i)が発生する。従来のＤ／Ａ変換装置の場合には、変換において発生した誤差 は伝播し累積する。式（1.1）に、それぞれの中間信号を作成する際に発生した 誤差を考慮すれば、以下の式が得られる： 従来の２値コードサイクリックおよびパイプラインＤ／Ａ変換装置の構造に起 因して、誤差は単純増加傾向を有する。このことは、式（1.3）をi=1になるまで 繰り返して得た下記の式によって示されている： ２値コードに基づく従来のＮビットサイクリックおよびパイプラインＤ／Ａ変 換装置において、最終的なアナログ出力信号における累積された誤差の総和は、 下記の式で与えられる： オフセットに起因する誤差は同じ記号を有するので、これらの誤差は完全に累 積し、２値コードに基づく従来のサイクリックおよびパイプラインＤ／Ａ変換装 置の精度を悪くし、歪みを増大させている。本発明に基づくＤ／Ａ変換 本発明の基本的な考え方は、デジタル入力から量子化されたアナログ出力への デジタル・アナログ変換をグレイコードからアナログへの変換によって行うこと である。 本発明に基づくグレイコードからアナログデータへの変換を行うＤ／Ａ変換装 置によれば、変換時に累積される累積誤差が小さい。特に、従来の２値コードに 基づくＤ／Ａ変換装置と比較した場合、累積誤差は顕著に減少している。 本発明に基づくグレイコードからアナログデータへの変換の具体例について説 明する前に、グレイコードの概念について簡単に説明する。グレイコード 一般に知られているように、グレイコードは、隣接するビットパターンどうし はビット１つだけ異なるようなビットパターンの連続である。グレイコードの構 成は下の表Ｉを参照すれば非常に簡単に理解することができる。表Ｉは４ビット のグレイコードを左に、４ビットの２値コードを中央に、対応する数値を右に記 載したものである。 グレイコードと２値コードのいずれのコードにおいても、一番右のビットが最 下位ビット（LSB）である。グレイコードの場合には、コード化されたビットに は特に重みが付与されていないことに注意を要する。グレイコードは、一番左の （MSB）以外の値はすべて反射対称軸の周りの反射として表われ、一番左の位置 は論理状態を変更するので、グレイコードはしばしば反射コードと呼ばれる。 グレイコードに関連したＤ／Ａ変換装置を開示した従来技術としては：ジョン ソンコードからデコードされた制御信号の作成にデジタル入力信号をジョンソン コードまたはグレイコード化する信号発生器と、信号発生器に接続され制御信号 に対応する複数のスイッチと、スイッチに接続された複数のノードを有する抵抗 素子とを間に介在させた第１と第２の端子とを有するＤ／Ａ変換装置が1995年６ 月13日にChang et al.に対して付与された米国特許第5,424,740号に開示されて いる。ノードの電圧はノードの１つとアナログ信号を出力するターミナルの１つ の間で得られる。 1986年５月27日にSeilerに付与された米国特許第4,591,826号は、本質的な単 調性を得る為にグレイコードを用いたＤ／Ａ変換装置のラダーを開示する。 ドイツ特許出願公開第34 13 456号は、グレイコード入力信号を用いたＤ／Ａ 変換装置を開示する。Ｄ／Ａ変換装置はグレイコードを容易に重畳を行う為に用 いる重畳型の変換装置である。それぞれのビット段に合計曲線を有する重畳的電 流増幅回路が対応する。さらに、ビット段にはサンプリング保持機能が無く、ド イツ特許出願公開第34 13 456号の重畳型の変換装置は、サンプリングと保持が 必要とされるサイクリックまたはパイプライン回路構成によるＤ／Ａ変換装置と は全く無縁である。 ドイツ特許出願第34 00 061号は、グレイコードで制御されるスイッチを有す る正弦／余弦信号のＤ／Ａ変換装置を開示する。本発明に基づく好ましいグレイコード・アナログ変換アルゴリズム 本発明の基本的な考え方を、本発明のグレイコード・アナログ変換アルゴリズ ムの好ましい実施例を参照しながら説明する。以下に述べるアルゴリズムはサイ クリックおよびパイプラインＤ／Ａ変換装置に特化したものであるが、本発明の 基本的考え方はこれらに限定されるものではない。 デジタル入力信号が所定数Ｎのグレイコードビットb_g(i)、ここでｉはＮから １の整数である、を有し、アナログ出力信号V_goutは所定のリファレンス信号Vr を用いて作成されるとする。本発明の好ましい実施態様によれば、グレイコード からアナログへの変換アルゴリズムは以下の式によって定義される： ここで、b_g(i)は、デジタル入力信号のｉ番目のMSBである。b_g(1)は、MSBを表 わし、b_g(N)はLSBを表わす。した付きの文字ｇはデジタル入力がグレイコードで あることを表わす。V_g(i)はｉ番目のMSBに対応する中間アナログ信号を表わす。 中間アナログ信号V_g(i)、アナログ出力信号Ｖ_goutおよびリファレンス信号Vrは 、回路の構成次第で電荷、電圧または電流に対応する。 i=1まで式(2.1)を繰り返し演算すれば、下記の関係式を得る。 デジタル入力は２値コードではなくグレイコードであり、式(2.1)は従来の２ 値コードＤ／Ａ変換に関する式（1.1）とは顕著に異なっていることに注意され たい。 本発明のグレイコード・アナログ変換アルゴリズムを良く理解する為に、理想 的な４ビットのグレイコードからアナログへの変換を式（2.1）を参照しながら 説明する。従来の２値コードによるＤ／Ａ変換と本発明に基づくグレイコードか らアナログへの変換を比較することができるように、従来の２値コードに基づく Ｄ／Ａ変換と既に例示した２値コード0110に対応するグレイコードをデジタル入 力の例として選んで説明する。前出の表Ｉによれば、グレイコード0101が２値コ ードの0110に対応する。こうすることによってグレイコードと２値コードが、コ ードは異なるがその値は互いに対応する。さらに、前出の２値コードＤ／Ａ変換 と同じようにリファレンス電位を1.0Vとする。さらに、この例においてもアナロ グ信号が電圧の形で出力されるものと仮定する。中間信号V_g(i)は、繰り返し／ イテレーション毎に、つまり、ｉが４から１に変わっていくに連れて、循環式（ 2.1）に従って変化する。最終的なアナログ出力信号はV_g(1)で定義される。アナ ログ信号は正あるいは負の電圧を取ることができ、量子化された出力信号の電圧 は（デジタル入力コードが0000の場合に相当する）−0.9375Vから（デジタル入 力コードが1000の場合に相当する）+0.9375Vの間の値を、0.125V刻みでとること ができる。本発明に基づくＤ／Ａ変換は、最初のアナログ信号V_g(N+1)を、V_g(5) =0Vと設定することから始まる。 （グレイコードに基づく）デジタル入力:0101 ４番目のMSBすなわちLSBを入力し、i=4: b_g(4)=1 V_g(4)=0.5・（0−1.0）・（−1）¹=0.5・（−1.0）・（−1）=0.5V ３番目のMSBを入力して、i=3: b_g(3)=0 V_g(3)=0.5・（0.5−1.0）・（−1）⁰＝0.5・（−0.5)・1＝−0.25V ２番目のMSBを入力して、i=2: b_g(2)=1 V_g(2)=0.5・(−0.25−1.0)・(−1)¹＝0.5・（−1.25）・（−1）＝0.625V MSBを入力してi=1: b_g(1)=0 V_g(1)=0.5・（0.625−1.0）・（−1）⁰=0.5・（−0.375）・1＝−0.1875V このように、基準フルスケールレベルに対応するリファレンス電圧を1.0Vとして 、グレイコード入力0101は、２値コード信号0110に対する従来の２値コードＤ／ Ａ変換による出力と全く同じ、−0.1875Vの量子化されたアナログ出力信号に変 換された。 一般に、本発明に基づくグレイコードＤ／Ａ変換は、対応する２値コードＤ／ Ａ変換と同じアナログ出力を与える。定義から、２値コードからグレイコードへ の変換は下記の式で表わすことができる： ここで下付の添え字ｇは、グレイコードビットを表わし、添え字ｂはバイナリコ したがって、下記の関係式が得られる。 （2.2）式に、式（2.5）を代入することにより下記の関係が得られる： 関係式（2.6）から、本発明によるグレイコードＤ／Ａ変換と従来の２値コー ドＤ／Ａ変換は、数学的整合性を有することがわかる。 しかし、本発明に基づくグレイコードＤ／Ａ変換のオフセットエラーの伝播は 、従来の２値コードＤ／Ａ変換のオフセットエラーの伝播とは根本的に異なる。 回路の実現時の不完全性に起因するオフセットエラーは、すべてのＤ／Ａ変換装 置に発生するのが通常である。これらのオフセットエラーはDCオフセットおよび 回路の低周波ノイズに起因する。例えば、スイッチ付キャパシタによる回路構成 では、オフセットを生じさせる主たる原因はクロックで制御されたスイッチへの クロックに起因する電荷の注入およびその他のオフセットである。誤差ΔV_g(i) が中間アナログ信号V_g(i)（iは、Ｎから１まで変化する）を作成する際に発生す るものと仮定する。本願発明の好ましい実施態様であるグレイコードＤ／Ａ変換 アルゴリズムに基づくＤ／Ａ変換装置では、オフセットエラーは必ずしも増加方 向に累積されていく訳ではない。式（2.1）と、中間信号を作成するたびに発生 する誤差ΔV_g(i)とから、以下の式を導くことができる： 式（2.7）をi=1まで繰り返し計算すると、その結果下記の式が得られる： したがって、本発明によるグレイコードからアナログ変換アルゴリズムを用い たＮビットＤ／Ａ変換による最終的なアナログ出力信号の総累積誤差は、以下の 通りである： 式（1.5）と式（2.9）に基づいて、従来の２値コードＤ／Ａ変換と本発明に基 づくグレイコードＤ／Ａ変換による総累積誤差を比較検討する。式（1.5）と式 （2.9）との比較を簡単にする為に、まず、式（2.9）と式（2.5）を組み合わせ て以下の関係を得る： オフセットエラーは通常ｉに無関係に同じ符号を有することに着目し、さらにΔ V_g(i)=ΔV_b(i)であることに基づいて、以下の関係式を得る： 厳密に数学的な意味では、式（2.11）が示すところによれば、本発明に基づく ＮビットのグレイコードＤ／Ａ変換の総累積誤差の絶対値は、従来のＮビット２ 値コードＤ／Ａ変換における総累積誤差の絶対値と同じまたはそれより小さい。 しかし、実際は、グレイコードによる累積誤差は、通常２値コードによる累積誤 差に比較して格段に小さい。この事実について簡単で示唆に富んだ説明を行って おくことは役に立つ。本発明のグレイコードからアナログへの変換アルゴリズム によれば、それぞれの繰り返し演算において、中間信号の符号がくり返し演算に 用いるグレイコードビットに依存するかたちで反転させられる。この中間信号の 選択的な符号反転は、本発明のグレイコードからアナログへの変換アルゴリズム に本質的なものであり、この事実がＤ／Ａ変換における誤差の累積を縮小する中 心的要素である。入力されるグレイコードビットは０と１の値をいわばランダム に取る為に、変換時のオフセットエラーは累積誤差にある時は加算され、またあ る時は減算される。従って、本発明に基づくグレイコードＤ／Ａ変換による累積 誤差は、増加する方向に累積するのではなく、対応する従来の２値コードＤ／Ａ 変換の場合に比較してはるかにゼロに近い値を取る。 従って、回路の不完全性に対する敏感さについても、本発明に基づくグレイコ ード・アナログ変換アルゴリズムを使用したＤ／Ａ変換装置は、従来の２値コー ドに基づく変換装置に対して格段に優れた特徴を有する。 理解を容易にする為に、本願発明のグレイコードＤ／Ａ変換における累積誤差 と従来の２値コードＤ／Ａ変換の累積誤差とを以下に比較する。例として、４ビ ットの２値コード0110と４ビットのグレイコード0101について考える。この例で は４ビットのコードを取り上げたので、Ｎの値は４である。それぞれの中間信号 を作成する毎に発生する誤差を＋0.02Vであると仮定する。 ２値コードで累積する誤差： 従来の２値コードＤ／Ａ変換に関する式（1.5）に従えば、２値コード0110（b_b (1)=0,b_b(2)=1,b_b(3)=1,b_b(4)=0）を変換する際の総累積誤差は以下のようにな る：グレイコードで累積する誤差： 本発明のグレイコードＤ／Ａ変換に関する式（2.9）に従えば、グレイコード0 101（b_g(1)=0,b_g(2)=1,b_g(3)=0,b_g(4)=1）を変換する際の総累積誤差は、以下 の式で表わされる： ｜ΔV_gout｜＜｜ΔV_bout｜であることがわかる。本発明に基づくグレイコードの 累積誤差は、誤差”に与えられる符号が正と負の値を取るので、２値コードの累 積誤差に比較して格段に小さい。このことは本発明のグレイコードからアナログ への変換アルゴリズムから直接導かれる特徴であり、式（2.9）における以下の 項に起因する： 図３は、本発明の好ましい実施例に基づくデジタル入力信号をアナログ出力信 号に変換する方法を表わすフロー図である。デジタル入力信号は所定の整数Ｎの グレイコード入力ビットb_g(i)、ｉはＮから１までの間の整数、であるとする。 本発明のＤ／Ａ変換は以下のような内容である。ステップＡでは変数ｉはまずN+ 1に設定されており、最初のアナログ信号がV_g(N+1)=0とおかれる。次に、ステッ プＢでは、変数ｉが１つだけ減らされる。ステップＣでは、入力ビットb_g(1)が Ｄ／Ａ変換されアナログ信号V_g(i)が、以下の式に従って作成／更新される： ステップＣでは、中間アナログ信号V_g(i)を、直前の中間信号V_g(i+1)から所定の リファレンス信号Vrを引いて、次に増幅倍率0.5を掛けて、作用させるグレイコ ードビットb_g(i)に依存する選択的な信号の符号逆転を行い、作成／更新する。 こ の時点でｉはＮであり、最初のアナログ信号V_g(N+1)が直前の中間信号として用 いられ、入力ビットb_g(N)つまりグレイコードLSBがＤ／Ａ変換に使用されたこと を表わしている。ｉが１であれば、もしこの時点ですべてのデジタル入力信号の ビットが変換に使用されているなら(YES)、ステップＤ、Ｄ／Ａ変換は完了して 処理はステップＥで最終的な中間信号V_g(1)をアナログ出力信号V_goutと定義して 終了する。しかし、デジタル入力信号は通常１つ以上のビットを有し、つまりＮ は１より大きいため(NO)、処理はステップＢに戻る。ステップＢでは、変数ｉは 、再度１つだけ減らされる。この時点でi=N-1であり、次の入力ビットb_g(N-1)が Ｄ／Ａ変換の対象となる。中間アナログ信号が更新され、処理はフロー図に従っ て、i=1となるまでＮ個のグレイコードビットがＤ／Ａ変換される。 新しいＤ／Ａ変換は、再度ステップＡで最初のアナログ信号を定義して、グレ イコードビットを１つづつ変換していく。 本発明の場合には、ステップＣでの増幅と選択的な信号反転の順序は重要でな いことに留意する必要が有る。選択的な反転を増幅の前に行うことも可能である 。 図３に示したＤ／Ａ変換手法はサイクリックあるいはパイプライン手法によっ て実現するのが望ましい。サイクリックＤ／Ａ変換は同一のハードウエアを繰り 返し使用し、パイプラインＤ／Ａ変換はそれぞれの入力ビットに対応するハード ウエアを、以下にもっと詳細に説明する方法によって、使用する。更に、サイク リックとパイプラインＤ／Ａ変換のハイブリッド手法も可能であることを理解す る必要が有る。つまり、上記の手法をサイクリック手法とパイプライン手法の組 み合わせによって実施することもできる。 本発明に基づくグレイコードからアナログへの変換アルゴリズムによった場合 は、誤差の累積が極めて少ないことが示された。以下においては、グレイコード からアナログへの変換の好ましい実施態様をサイクリックおよびパイプラインＤ ／Ａ変換装置において実現する際のハードウエア構成について説明する。本発明に基づくグレイコードからアナログへの変換アルゴリズムを採用したＤ／ Ａ変換装置 図４は、本発明に基づくサイクリックＤ／Ａ変換装置の基本概念を示す図であ る。サイクリックＤ／Ａ変換装置20は、以下の機能要素を有する：第１のスイ ッチ24、加算／減算器25、反転器26、第２のスイッチ27、ゲインファクタが0.5 であるアンプ28、サンプリング／保持回路29である。変換装置はまた、グレイコ ードビットを、サイクリックＤ／Ａコンバータ20のサイクル毎に１つのグレイコ ードビットを、連続的に受け取る為の（破線で示した）デジタル入力端子を有す る。通常はザイクリックＤ／Ａ変換装置、つまりその機能的な構成要素、を制御 する為に、オーバーラップしないクロック信号を用いる。クロック信号は、既知 のクロック信号発生装置（図示しない）によって作成される。 一般的な例として、ＮビットのサイクリックＤ／Λ変換装置を考える。デジタ ル入力信号は、Ｎ個のグレイコードビットb_g(i)、ｉはＮから１まで変化する、 によって構成される。b_g(N)は最下位ビット（LSB）であり、b_g(1)が最上位ビッ ト（MSB）であることに留意する必要が有る。入力ビットb_g(i)は順次、サイクリ ックＤ／Ａ変換装置のデジタル入力端子に与えられ、LSBから変換を開始しMSBで 変換を終了する。 実際のＤ／Ａ変換は、第１のスイッチ24を接地させ、最初のアナログ信号V_g(N +1)をゼロと置くことによって開始する。第１のスイッチ24は、最初のアナログ 信号Ｖ_g(N+1)=0を受ける加算／減算器25にも接続されている。加算／減算器25は 、最初のアナログ信号Ｖ_g(N+1)から引き算すべきリファレンス信号Vrをも受ける 。サイクリックＤ／Ａ変換装置にこの時点で与えられる、この場合はb_g(N)であ る、グレイコード入力ビットは、加算／減算器25の出力信号とその反転信号のい ずれを変換装置に与えるべきかを決定する。信号の反転は信号反転器26によって 行われる。第２のスイッチ27は与えられたグレイコードビットによって、加算／ 減算器25の出力信号またはその反転信号がアンプ28に与えられるように制御され る。アンプ28は入力信号を係数0.5で増幅する。アンプ28の出力は入力ビットb_g( N)に対応する中間アナログ信号V_g(N)と定義される。この中間アナログ信号V_g(N) はサンプリング／保持回路29によってサンプリングされる。次に、第１のスイッ チ24が接地からサンプリング／保持回路29の出力に繋ぎ替えられ、変換装置のル ープを閉じて信号の循環を可能にする。この時点でサンプリング／保持回路29に よってデジタル化され保持されていた中間信号V_g(N)がリリースされて加算／減 算器25に送られる。加算／減算器25は、中間信号V_g (N)からリファレンス信号Vrを減算し、信号反転器26が加算／減算された信号の 反転を行う。次のグレイコードビットb_g(N-1)がデジタル入力端子に与えられ、 加算／減算器25の出力とその反転信号のいずれを信号反転器26からアンプ28に与 えるべきかを決定する。第２のスイッチ27から与えられた信号は、アンプ28によ って増幅されて、入力ビットb_g(N-1)に対応する、更新された中間アナログ信号V_g (N-1)となる。再度、サンプリング／保持回路29が、アンプ28の出力信号をサン プリングして保持する。 本発明のサイクリックＤ／Ａ変換装置が行う各サイクルにおいて、中間信号は 、加算／減算器25、信号反転器26、デジタル制御された第２のスイッチ27、およ びアンプ28によって更新される。一般に、更新された中間信号V_g(i)は、直前の 中間信号V_b(i+1)と現在のグレイコード入力ビットb_g(i)から作成される。 第１のスイッチ24は、すべてのサイクルにおいてサンプリング／保持回路29の 出力に接続されており、最上位ビット（MSB）がサイクリックＤ／Ａ変換装置に 与えられるまで継続する。その時点でアンプ28の出力信号またはサンプリング／ 保持回路29の出力信号が取り出されて、変換装置のループの外に出て、Ｄ／Ａ変 換装置20の最終的なアナログ出力信号になる。第１のスイッチ24を接地させるこ とによって新たなサイクリックＤ／Ａ変換を開始する。 図４に示したサイクリックＤ／Ａ変換装置20は、上記の式（2.1)で定義される 本発明のグレイコードからアナログへの変換アルゴリズムを直接実現したもので ある。最初のアナログ信号V_g(N+1)は、第１のスイッチ24を接地させることでゼ ロと定義される。次に、中間信号V_g(i)を更新する各サイクルで、直前の中間信 号V_g(i+1)からリファレンス信号を減算して、その結果得られた信号をそのサイ クルのグレイコードビットb_g(i)に基づいて選択的に符号反転させ、0.5倍する。 変換をV_g(1)が作成されるまで継続して行う。 アンプ28は反転器26と第２のスイッチ27の前であっても良いことを理解する必 要が有る。 サイクリックＤ／Ａ変換装置のサイクルは、お互いに時間的な重複は無く、電 気的にも独立したものであることを理解する必要が有る。操作の流れは、以下に 、図５と６を参照して行う、より詳細な説明で明らかになるように、サンプリン グ 保持機能と、重複しないクロック信号による回路制御によって確保されるもので ある。 図５は、本発明の第１の好ましい実施例に基づくサイクリックＤ／Ａ変換装置 の完全差分スイッチ−キャパシタによる回路構成を表わす図である。完全差分回 路に関しては、差分信号とも呼ばれる２つの信号が考慮される。差分信号は、大 きさが同じで極性が反転した２つの部分を有する。図５の回路構成は、差分信号 に関して式(2.1)に示したグレイコードからアナログへの変換アルゴリズムを実 現するものである。説明を簡潔にする為に、差分信号は、式（2.1）で用いられ た、対応する単一の終了形式の信号の名称を用いて表現することにする。 サイクリックＤ／Ａ変換装置30は、２つのオペアンプ（OPAMPs）31と32、キャ パシタC1,C2,C3、複合スイッチ33、および複数の制御スイッチを有する。さらに 、グレイコードビットを連続的に、サイクリックＤ／Ａ変換毎に一つのグレイコ ードビットを、受け取る為のデジタル入力端子（図示されていない）を有する。 オペレーションアンプ31とキャパシタC1、C2は必要なコントロールスイッチの制 御の下で、第１のサンプリング保持アンプ(SHA)として機能する。第１のＳＨＡ は、保持モードの時に増幅率0.5を有する。第２のオペレーションアンプ32とキ ャパシタC3は、必要な制御スイッチの制御の下で第２のゲインが１であるサンプ リング保持アンプ（SHA）として機能する。サンプリング保持アンプに関連した 制御スイッチに加えて、帰還スイッチS_fと出力スイッチS_outが設けられている。 サイクリックＤ／Ａ変換装置30は、さらに所定のタイミングで発する所定の信号 Φ₁とΦ₂を含むクロック信号Φ_Sを発生するクロック信号発生器（図示しない） を有する。図６は、図５に示したＤ／Ａ変換装置の例において使用するクロック 信号Φ_S、Φ₁とΦ₂を示すタイミングダイアグラムである。サイクリックＤ／Ａ 変換装置30の動作は制御信号が帰還スイッチS_f、出力スイッチS_outおよび制御ス イッチを制御することによって制御されている。帰還スイッチS_fはΦ₁とΦ₂で制 御され、出力スイッチS_outはΦ_Sで制御される。図において、特定の制御スイッ チは対応するクロック信号の参照名を用いて参照する。この実施例においては、 対応するクロック信号が高い値の時にＯＮになり、対応するクロック信号が低い 値の時にOFFになる。 図５に示すように、OPAMPs31,32はそれぞれ２つの入力端子と２つの出力端子 を有し、内部のコモンモード帰還機能を有する。第１のOPAMP31は並列接続され たキャパシタC1，C2を有する。制御スイッチΦ₂を通じて選択的に接続されるキ ャパシタC1とキャパシタC2とを、第１のOPAMP31の一対の入出力(+から−、−か ら+)端子のそれぞれに有する。第２のOPAMP32は、対応する入力端子の１つにそ れぞれ接続された２つの前面キャパシタC3を有する。複合スイッチ33は２つの入 力端子と２つの出力端子を有し、デジタル入力端子とその論 つのスイッチを有する。複合スイッチ33は、グレイコードビットに従って信号の 極性を反転させることで選択的に入力差分信号を反転させることができる。キャ パシタはすべて同じ容量を有する。キャパシタC1は、Φ_Sによって制御される制 御スイッチを介して接地され、帰還スイッチS_fを介して複合スイッチ33の出力端 子に接続される。キャパシタC2は、Φ₁によって制御されるスイッチを介して、 好ましくは従来型の信号源（図示していない）から供給される差分リファレンス 信号Vrの反転信号に接続される。作動に関して、第１のOPAMP31が増幅または保 持状態にある時は、増幅率0.5を有する。第１のSHAを構成する第１のOPAMPと関 連するキャパシタC1、C2がこの回路構成に増幅率0.5を与えることに注意する必 要が有る。第１のOPAMP31と第２のOPAMP32はそれぞれΦ₁とΦ₂によって制御され る、対応するOPAMPを超えて並列接続された制御スイッチを有する。Φ₁とΦ₂で 制御された制御スイッチは、閉じた状態で、それぞれ第１のOPAMP31と第２のOPA MP32を短絡またはリセットする。このリセットによって、OPAMPsのDCオフセット を排除することができる。さらにΦ₁によって制御される制御スイッチは、第２ のOPAMP32と前面キャパシタC3を超えて並列接続されている。 第１のSHAはΦ₂で制御されるスイッチを経由して、複合スイッチ33に直接接続 された第２のSHAに接続されている。複合スイッチ33の出力端子は出力スイッチS_out と、選択的に帰還スイッチS_fを介して、第１のSHAのキャパシタC1につながる 帰還ラインに接続されている。 図５に示したサイクリックＤ／Ａ変換装置の完全差分装置を更に理解する為に 、 クロック信号Φ_S、Φ₁およびΦ₂が高である状態での、複数の連続するクロック 状態に対応する作用を説明する。図7A−Cに示す、異なるクロック状態における 図５に示した完全差分回路の簡略化した回路図に従って説明を行う。図7A−Cに 示した回路図は、サイクリックＤ／Ａ変換装置30の、考慮するクロック状態に関 係のある部分のみを取り出した回路図である。開状態のスイッチと接続されてい ない要素は図から省略されている。 図7Aは、Φ_SとΦ₁が高である第１のクロック状態における、サイクリックＤ／ Ａ変換装置を示す。クロック状態Φ₁と同時に発生するクロック状態Φ_Sによって 変換を開始する。回路は、キャパシタにゼロボルトがサンプリングされるように 入力キャパシタC1を接地させ、最初のアナログ信号V_g(N+1)をゼロと定義する。 同時に、リファレンス信号の符号を反転させた反転信号がキャパシタC2にサンプ リングされる。完全差分構成により、リファレンス（リファレンスの反転信号で はない）が負のブランチにサンプリングされることに留意されたい。第１のSHA の第１のOPAMP31は自動的にゼロ設定され、第２のSHAは第２のOPAMP32および関 連するキャパシタC3と共に保持モードである。グレイコード入力ビットが複合ス イッチ33に、第２のSHAに保持されている電圧がビット入力に依存する形で反転 または交換されるよう与えられる。サイクリックＤ／Ａ変換装置30では、第１の クロック状態で新しいＤ／Ａ変換を開始する。しかし、同時に、図６においてMS B'で参照する直前のデジタル入力コードの最上位ビットが、複合スイッチ33に与 えられる。Φ_Sが高なので、出力スイッチS_outは閉であり、複合スイッチ33の選 択的に反転させた出力信号が、直前のデジタル入力コードのアナログ出力信号V_{g out} '=V_g(1)'として出力される。複合スイッチ33の出力端子から第１のSHAのキャ パシタC1への帰還信号は、直前のＤ／Ａ変換の結果が新たに開始されるＤ／Ａ変 換に影響を与えないよう、帰還スイッチS_fを開にして遮断される。 図7Bは、Φ₂が高となる第２のクロック状態におけるサイクリックＤ／Ａ変換 装置30を示すものである。第１のSHAは保持モードである。リファレンス信号の 反転信号が既にキャパシタC2にサンプリングされていることに注意して頂きたい 。キャパシタC2の電荷が並列接続されたキャパシタC1とC2に公平に分配 され、リファレンス電圧を半分にする(第１のSHAが0.5倍の増幅を実現する)。第 １のSHA、つまり第１のOPAMP31と対応するキャパシタC1とC2、の出力信号がキャ パシタC3でサンプリングされる。従って、キャパシタC3にサンプリングされた電 圧は１／2・(−Vr)である。第２のSHAの第２のOPAMP32は自動的にゼロ設定され 、出力スイッチS_outは開である。 図7Cは、Φ₁が再度高となる次のクロック状態でのサイクリックＤ／Ａ変換装 置30を表わす図である。図６に示されているように、第１のグレイコード入力ビ ット、つまり現在のデジタル入力コードのLSBが回路に供給される。この時点でi =Nである。第２のSHAは保持モードであり、第２のSHAに保持されていた信号は複 合スイッチ33に渡され、与えられた入力ビットb(N)つまりLSB次第で選択的に反 転させられる。中間アナログ信号V_g(N)とも称する複合スイッチ33の出力信号は 、したがって以下の式で表現することができる： ここで、ΔV(N)は中間信号V_g(N)を作成する際の誤差電圧を表わす。誤差電圧ΔV (N)は、上述の定義に従ってV_g(N+1)=0からV_g(N)まで行った変換サイクルを通じ て発生した誤差の全てを表わすものとする。誤差電圧は異なる多くの種類の誤差 を表わす。高インピーダンスノードに接続された制御スイッチは通常、クロック 誘導電荷と称する小さな電荷をもたらし、DCオフセット誤差電流の原因となる。 差分回路の場合には、このオフセット誤差は理想的に互いが打ち消しあう。しか し、クロック誘導電荷に関して対称性を有していないスイッチの組がDCオフセッ トを生じさせる。一般に、OPAMPをリセットしてオフ七ット電流を最小になるよ うにしたとしても、やはりそれぞれのOPAMPが有するDCオフセットが存在する。 以下の記述では、中間信号V_g(i)を作成する際に生じる、低周波ノイズを含むす べての種類の誤差を誤差電流ΔV(i)で表す。 出力スイッチS_outはそのまま開であるが、複合スイッチ33からの中間信号V_g(N )がキャパシタC1にサンプリングされるように帰還スイッチS_fは閉である。同 時に、リファレンス信号の反転信号がキャパシタC2にサンプリングされ、第１の SHAの第１のOPAMP3lは自動的にゼロ設定される。 次のクロック状態において、Φ₂が高の時に(図7Bを再度参照)、第１のSHAは保 持モードである。前のクロック状態を通じて(図7C参照)、中間信号V_g(N)はキャ パシタC1にサンプリングされ、リファレンスの反転信号がキャパシタC2にサンプ リングされている。そこで、キャパシタC1とC2の電荷をキャパシタC1とC2の間で 等分に分配する。換言すれば、第１のSHAが0.5倍の増幅を行う。第１のSHA、つ まり第１のOPAMP31と接続されたキャパシタC1とC2からの出力信号は、キャパシ タC3にサンプリングされる。従って、キャパシタC3にサンプリングされた電圧は 1/2・[V_g(N)-Vr]となる。第２のSHAの第２のOPAMP32は自動的にゼロ設定され、 出力スイッチS_outが開になる。 次に、図６に示すクロック状態Φ₁において、現在のデジタル入力コードの第 ２のグレイコード入力ビット、つまり第２のLSBが回路に加えられる。i=N-1とし て再度図7Cを参照すれば、第２のSHAは保持モードであり、第２のSHAに保持され ていた信号が複合スイッチ33に渡され、与えられた入力ビットb(N-1)つまり第２ のLSBに従って、選択的に反転させられる。中間アナログ信号V_g(N-1)とも称する 複合スイッチ33の出力信号は、以下の式で表現される： ここで、ΔV(N-1)は中間信号Ｖ_g(N-1)を作成する際の誤差を表わす。出力スイッ チS_outは引き続き開であり、帰還スイッチS_fは、複合スイッチ33からの中間信号 V_g(N-1)がキャパシタC1にサンプリングされるように閉である。リファレンス信 号の反転信号がキャパシタC2にサンプリングされる。さらに、第１のSHAの第１ のOPAMP31に自動的にゼロ設定が行なわれる。 次のクロック状態において、Φ₂が高の時に（図7B参照）、第１のSHAは保持モ ードである。直前のクロック状態の間、中間信号V_g(N-1)はキャパシタC1にサン プリングされ、リファレンスの反転信号がキャパシタC2にサンプリングさ れている。そこで、キャパシタC1とC2に貯えられた電荷をキャパシタC1とC2に均 しく分配し、第１のSHAの出力信号をキャパシタC3にサンプリングする。したが って、キャパシタC3にサンプリングされた電圧は、1/2・[V_g(N-1)-Vr]である。 第２のSHAの第２のOPAMP32は自動的にゼロが設定され、出力スイッチS_outは引き 続き開である。 回路構成は、クロック状態がΦ₁の時の図7Cに示した回路構成と、クロック状 態がΦ₂の時の図7Bに示した回路構成との間で交互に変化しながら、サイクリッ クＤ／Ａ変換装置の動作は、現在のデジタル入力コードのMSBがＤ／Ａ変換装置 に加えられるまで続く。（式2.7と同じ）下記の関係は、中間信号V_g(i)の作成を 通じて成り立つ： 回路に現在の入力コードのMSBが与えられた時、リセットクロック信号Φ_Sが、 Φ₁と同時に起動する。MSB入力は、複合スイッチ33が第２のＳＨＡが保持してい る信号を反転させるか否かを決定する。ここで出力スイッチが閉じ、複合スイッ チ33の選択的に反転させた出力信号を、現在のデジタル入力コードに対応するア ナログ出力信号V_gout=V_g(1)として送り出す。アナログ出力信号は以下の通りで ある：V_goutの最後の項は、最終的なアナログ出力信号の総累積誤差である。複合スイ ッチ33から第１のSHAへの帰還は、帰還スイッチS_fを開として切断し、現在のＤ ／Ａ変換が、次のＤ／Ａ変換に影響を与えることを阻止する。第１のSHAと第２ のSHAとの間でΦ₂によって制御される制御スイッチは開であり、現在のＤ ／Ａ変換が終了すると同時に次のＤ／Ａ変換の開始が可能になる。回路の初期化 は、入力キャパシタC1を接地し、キャパシタC1にゼロボルトをサンプリングさせ ることで開始する。同時に、リファレンス信号の反転信号がキャパシタC2にサン プリングされ、第１のSHAの第１のOPAMP31に自動的にゼロが設定される。 図５に示したＮビットサイクリックＤ／Ａ変換装置によるＤ／Ａ変換は、Ｎ個 のクロックサイクルを必要とする。 複合スイッチ33で行われる符号反転信号の作成は、ビット入力のデジタル情報 を用い、この情報に基づき複合スイッチ33に入力された信号を反転すべきか否か を判断するものである。信号の反転は好ましくはデジタル制御された極性の反転 として実現されるのが良い。図５に示した完全差分回路においては、反転はデジ タル制御構成33を用いて差分信号の極性を交換することによって行う。このよう に、信号の反転はきわめて高い精度で行われる。信号反転の精度が高いことが本 願発明に基づくＤ／Ａ変換器の精度を一層向上させることにつながる。 さらに、信号の反転には単純なクロック制御されたスイッチを必要とするだけ なので、ハードウエアの追加はきわめて少ない。 図５、６および図7A−Cを用いて説明した完全差分回路構成の、スイッチとキ ャパシタの構成を変更することも可能である。スイッチとキャパシタの数を変更 することは可能である。サンプリング保持機能、0.5倍の増幅、および反転機能 は別な方法で実現することもできる。Ｄ／Ａ変換装置のスイッチとサイクリック 回路を制御するクロックは、回路構成の変更に伴って変更が必要になる。 図５に示した完全差分回路に基づいて単一終端Ｄ／Ａ変換装置を実現すること は容易である。本発明に基づくグレイコードからアナログ信号への変換アルゴリズムを利用した パイプラインＤ／Ａ変換装置 図８は、本発明のパイプラインＤ／Ａ変換装置を示すブロック図である。本発 明に基づくパイプラインＤ／Ａ変換装置は、カスケード接続（直列）された整数 Ｎ個の信号処理段を有する時間離散ＮビットＤ／Ａ変換装置である。したがって 、デジタル入力信号はＮ個のグレイコード入力ビットb_g(i)からなり、ｉはＮか ら１ まで変化する。b_g(N)は最下位ビット（LSB）であり、b_g(1)は最上位ビット（MSB ）である。説明を簡単にする為に、すべての処理段を表示していない。一般に、 各段は、アナログ入力端子、アナログ出力端子およびデジタル入力端子を有する 。処理段のアナログ出力端子は次の処理段のアナログ入力端子に接続されている 。各処理段のデジタル入力端子は、ｉ番目のMSBとも称するデジタル入力信号の 入力ビットb_g(i)の一つに対応する。更に、所定のリファレンス信号を受ける第 ２のアナログ入力端子を備える。 実際のパイプラインＤ／Ａ変換は、Ｎ段を接地させて最初のアナログ信号であ るV_g(N+1)をゼロと設定することから始まる。次に、デジタル入力コードがＤ／ Ａ変換装置に与えられ、コードワードの入力ビットb_g(i)が順次変換装置の信号 処理段に、各処理段に１ビットづつ、離散時間シーケンスとして与えられ、中間 アナログ信号V_g(i)は、最終的な出力信号V_g(1)=V_goutが最終段で出力されるまで 、変換装置の処理段でパイプライン方式で更新される。定義により、最終段がア ナログ信号V_g(1)を出力した時に、Ｄ／Ａ変換が完了する。 パイプラインＤ／Ａ変換装置の信号処理ステージは、典型的には図８に示した Φ₁とΦ₂のような重複の無いクロック信号と各段が具備するサンプリング／保持 回路によって制御される。このことが、変換装置の離散的な時間処理を可能にす る。入力ビットは、好ましくは連続するビットの間にはクロックサイクルの1/2 の時間間隔を開けている。換言すれば、パイプラインＤ／Ａ変換装置の処理段は 、お互いに時間的間隔を空けたものであると同時に、電気的にも相互に独立した ものである。仮に例として、処理段ｉが、クロックΦ₂においてｉ番目のMSBを受 け取って中間アナログ信号V_g(i)を作成するとすれば、クロックΦ₁において処理 段(i-1)は(i-1)番目のLSBを受け取って中間アナログ信号V_g(i-1)を作成し、以下 同様な処理が連続する。これらのクロック信号は従来型のクロック信号発生器( 図示しない)によって作成される。 図８には本発明に基づくパイプラインＤ／Ａ変換装置の１つの処理段40をもっ と詳細に示したものである。図８に示したパイプライン処理段40は基本的に、以 下の機能要素を有する：加算／減算器45、反転器46、スイッチ47、ゲインファク タが0.5であるアンプ48、およびサンプリング／保持回路49である。パイ プライン処理段40の作用は以下の通りである：直前の処理段の出力端子は加算／ 減算器45に接続され、加算／減算器45は所定のクロック状態で中間アナログ信号 V_g(i+1)を受け取る。加算／減算器45は、また、リファレンス信号Vrを受けて、 中間アナログ信号V_g(i+1)からこれを減算する。パイプライン処理段40に与えら れた、この場合はb_g(i)である、グレイコード入力ビットは加算／減算器45の出 力とその反転信号のいずれを信号反転器46に渡すかを決定する。信号反転器46に よって信号反転が行われる。スイッチ47は、グレイコードビットによって、加算 ／減算器45の出力信号かその反転信号がアンプ48に与えられるように制御される 。アンプ48は受けた信号を0.5倍に増幅する。増幅された信号はサンプリング／ 保持回路49によってサンプリングされ保持される。サンプリング／保持回路49に よってサンプリングされ保持された信号は、入力ビットb_g(i)に対応する中間ア ナログ信号V_g(i)と定義される。次のクロック状態において、サンプリング保持 回路49によってサンプリングされ保持されていた中間信号V_g(i)がリリースされ て次のステージ（ステージi-1)に渡される。 図８に示したパイプラインＤ／Ａ変換装置は式（2.1）に示した本発明に基づ くグレイコードからアナログへの変換アルゴリズムを直接実現したものである。 しかし、アンプ48は反転器46とスイッチ47の前に設けられても良い。さらに、ア ンプ48とサンプリング／保持回路49は、サンプリング保持アンプとして単一のユ ニットに組み合わされたものであっても良い。 本発明のパイプラインＤ／Ａ変換装置の高速性能を充分に生かす為に、変換装 置は複数のＤ／Ａ変換を「同時」に行う。信号処理段が、第１のデジタルコード 値に基づいて中間アナログ信号の更新を終えて、次の処理段に中間アナログ信号 を渡してしまうと、最初の処理段は２番目のデジタルコード値を入力される準備 ができている。このように、パイプラインＤ／Ａ変換装置は異なるデジタルコー ド値の入力を、異なる処理ステージで同時に処理することができる。この一連の 処理によって変換装置のスループットは高速化され、パイプラインデジタル・ア ナログ変換装置はクロックサイクル毎にアナログ出力を作成することができる。 図９は、本発明の第２の実施例に基づくパイプライン変換装置の全く異なる回 路図である。図９に示したパイプラインＤ／Ａ変換装置の全体構成は、図８に示 したものと似ている。図９に示したパイプラインＤ／Ａ変換装置は、アナログ出 力端子が次の処理段のアナログ入力端子に接続された自然数Ｎ個のカスケード接 続信号処理段を有する。デジタル入力信号はＮ個のグレイコード入力ビットb_g(i )であり、ｉはＮから１まで変化し、b_g(N)は最下位ビット（LSB）であり、b_g(1) は最上位ビット（MSB）である。実際のパイプラインＤ／Ａ変換は処理段Ｎを接 地して、最初のアナログ信号V_g(N+1)をゼロと設定することによって始まる。次 に、デジタル入力コードは変換装置に与えられ、デジタル入力の入力ビットb_g(i )は順次変換装置のそれぞれの信号処理段に、各処理段に１ビットづつ、離散的 時間間隔を置いて与えられ、中間アナログ信号V_g(i)は変換装置の信号処理段に よって、最終的なアナログ出力信号V_g(1)=V_goutが最終段で作成されるまで順次 更新される。 図９に示したパイプラインＤ／Ａ変換装置は、所定の時刻に所定の値で作成さ れる一連のクロック信号Φ₁とΦ₂とを作成する為の（図示しない）クロック信号 発生器を有する。図10に、パイプラインＤ／Ａ変換装置の動作を制御するクロッ ク信号Φ₁とΦ₂を示す。 デジタル入力信号を正しく処理する為に、LSBから開始される一連の入力ビッ トの間にはクロックサイクル半分の時間遅れが設けられている。ｚ^-(N-i)/2は、処理段のクロック状態は「交換」されていなければならない、すなわち、処理段 ｉがクロック時間Φ₂において中間アナログ信号V_g(i)を作成すると、処理段(i-1 )はクロック状態Φ₁において中間アナログ信号V_g(i-1)を作成する。 図９には、１つのパイプライン処理段50を詳細に示してある。パイプライン処 理段50は完全差分回路である。完全差分回路においては、差分信号が対象となる 。図９に示したパイプラインＤ／Ａ変換装置は差分信号に関して、式（2.1）に 示したグレイコードからアナログ信号への変換アルゴリズムを実施するものであ る。説明の単純化の為に、差分信号は対応する単一終端信号の特徴によって参照 することにする。 図９に示したパイプライン処理段50をより詳細に説明する。当該処理段は以下 の機能要素を有する：オペレーションアンプ（OPAMP）51、キャパシタC1 とC2、複合スイッチ52、複数の制御スイッチと出力スイッチS_outである。出力ス イッチS_outはΦ₂によって制御される。オペレーションアンプ51とキャパシタC1 とC2は、適当な制御スイッチの制御の下でサンプリング保持アンプ（SHA）とし て作用する。図では、特定の制御スイッチは対応するクロック信号の特徴によっ て参照する。この例においては、対応するクロック信号が高になった時にスイッ チはONになり、対応するクロック信号が低になった時にOFFになる。 OPAMP51は２つの入力端子と２つの出力端子を有し、内部共通モード帰還機能 の下で動作する。さらに、OPAMP51は並列接続されたキャパシタC1とC2を有する 。キャパシタC1とキャパシタC2は、Φ₂によって制御される制御スイッチを介し て選択的に、OPAMP51の入出力端子の組のそれぞれに接続される。さらに、OPAMP 51は，OPAMPの外で並列接続され、Φ₁によって制御される制御スイッチを有する 。Φ₁で制御されるこれらの制御スイッチが閉であれば、OPAMP51を短絡またはリ セットする。このリセットによりOPAMP51のDCオフセットを縮小する。すべての キャパシタは同じ静電容量を有している。キャパシタC1は、Φ₁で制御されるス イッチを介して、反転した差分リファレンス信号Vrに選択的に接続される。リフ ァレンス信号は第２のアナログ入力端子を介して既知の信号源から供給されるの が望ましい。キャパシタC2は、Φ₁で制御されたスイッチを介して、直前の処理 段の出力端子に選択的に接続され、中間信号V_g(i+1)を受け取ることができる。 作動に関して、SHAつまり、OPAMP51と接続されたキャパシタC1とC2が増幅または 保持状態に有る時には、ゲイン係数0.5を有する。複合スイッチ52は２つの入力 端子と２つの出力端子を有し、グレイ る。複合スイッチ52は、グレイコード入力ビットに依存する形で、入力された差 分信号を、信号の極性を反転させることで反転させるよう構成されている。 SHAは直前に処理段から中間信号V_g(i+1)と所定のリファレンス信号の反転信号 を受領するよう接続が行われている。保持状態では、SHAは0.5倍の増幅を行う。 SHAは、さらにSHAの出力信号を選択的に反転させる複合スイッチ52に直接接続さ れている。選択的に反転させられた複合スイッチの信号は、次の処理段に中間信 号V_g(i)として渡される。 図９に示した完全差分回路を充分に理解する為に、一般にクロック信号Φ₁と Φ₂の高状態で表現される連続するクロック状態におけるパイプライン処理段50 の動作を説明する。図９に示した完全差分パイプライン処理段50の異なるクロッ ク状態における単純化した図面である図11A−Bを参照する。図11A−Bの回路図は 、関連するクロック状態に関連するパイプラインＤ／Ａ変換装置の処理段50のみ を示すように単純化されている。開状態のスイッチと接続されていない要素は図 示されていない。 図11Aは、Φ₁が高であるクロック状態におけるパイプラインＤ／Ａ変換装置の 処理段50を示すものである。入力キャパシタC2は直前の処理段の出力端子に接続 され中間信号V_g(i+1)をサンプリングする。また、リファレンス信号Vrの反転信 号がキャパシタC1にサンプリングされる。完全差分構成の為に、リファレンス（ リファレンスの反転ではない）が負のブランチでサンプリングされることに注意 されたい。SHAのOPAMP51は自動的にゼロ設定される。 図11Bは、Φ₂が高であるクロック状態におけるパイプラインＤ／Ａ変換装置30 を示す。キャパシタC1とC2の電荷の合計がキャパシタC1とC2に均等に配分され、 これらの電荷を半分にする。換言すれば、SHAは0.5倍の増幅を行う。SHAつまりO PAMP51および接続されたキャパシタC1とC2の出力信号は、1/2・[V_g(i+1)-Vr+ΔV (i)]ここでΔV(i)は中間信号V_g(i)を作成する際の誤差をあらわす。単純化の為 に、この誤差信号はOPAMP51で発生すると仮定する。誤差電圧ΔV(i)は、クロッ ク誘導電荷注入やその他のDCオフセットおよび低周波ノイズ等の種々のタイプの 誤差を表わす。各処理段で発生する誤差は必ずしも同じではない。しかし、誤差 の一部には相関が有り、その他の部分には相関が無い、つまりΔV(i)=ΔVs+ΔVr (i)、ここでΔVsは全ての処理段について同じシステム的な誤差であり、ΔVr(i) は個々の処理段に固有のランダム誤差であると仮定する。システム的な誤差ΔVs はＤ／Ａ変換装置が違えばもちろん違う値を取る。ランダム誤差ΔVr(i)の期待 値はゼロである。以下の説明においては、説明の簡単化の為に、Ｄ／Ａ変換にお けるランダム誤差の影響はゼロ、すなわちΔV(i)=ΔVsと仮定する。システム的 な誤差ΔVsを含むSHAの出力信号は、複合スイッチ52に ッチ52に与えられ、複合スイッチ52はSHAが保持していた差分信号を、図11Bに示 したように与えられた入力ビットに従って反転させるか交換される。出力スイッ チS_outが閉になり、複合スイッチ52の選択的に反転させられた出力信号が、次の 処理段に、中間信号Ｖ_g(i)として出力される。中間信号Ｖ_g(i)は以下の式で表わ される： 完全ＮビットＤ／Ａ返還を実現する為に、Ｎ個すべての処理段が使用され、最後 の処理段、つまり処理段１、の出力信号V_g(1)は以下の式で表わされる： 既に述べたように、最終段の出力信号V_g(1)が、デジタル入力コードに対応する 最終アナログ出力シグナルである。式（4.2）の最後の項は、最終アナログ出力 信号中の総累積誤差を表わす。 図９に示した完全差分ＮビットパイプラインＤ／Ａ変換装置の総累積誤差は、 図５に示した完全差分ＮビットサイクリックＤ／Ａ変換装置の総累積誤差と同じ であり、その大きさは式（2.9）によって与えられる。 もちろん、図９、10、および11A−Bを参照して示した完全差分パイプライン回 路に基づいて、単一終端パイプラインＤ／Ａ変換装置を実現することは容易であ る。 サイクリックとパイプラインＤ／Ａ変換装置をハイブリッドすることも可能で ある。本発明の上記とは異なる実施例は、ｋサイクリックｍビットＤ／Ａ変換装 置を直列接続したｋ回ｍビットのハイブリッドＤ／Ａ変換装置、ここでｋとｍは 正の整数、である。例えば、本発明に基づく２ビットサイクリックＤ／Ａ変換装 置を４つパイプライン方式でカスケード接続することで８ビットＤ／Ａ変換装置 が得られる。 もちろん、本発明に基づくグレイコードからアナログ信号へのＤ／Ａ変換装置 へのデジタル入力信号は、グレイコードに従っている。本発明に基づくＤ／Ａ変 換装置を通常の２値コード用に設計されたシステムで使用する場合、２値コード 信号をグレイコード信号に変換する必要が有る。したがって、この場合には、本 発明に基づくＤ／Ａ変換装置は、入力部に通常の２値コードデジタル信号をグレ イコードデジタル信号に転送または変換する装置を有する。図12は、単純なデジ タルゲートXOR-1、XOR-2およびXOR-3を用いて４ビットの通常の２値コードを４ ビットのグレイコードに変換する方法を示した概念図である。通常の２値コード のb_b(i)で示したビットはb_g(i)で示すグレイコードビットに、既に述べた式（2. 3）と同一の以下の式によって変換される： 例では、Ｎは４である。２値コードMSB、b_b(1)はグレイコードMSB、b_g(1)に、変 更無く変換される。それ以外の２値コードは対応するデジタルXORゲートによっ てグレイコードビットに変換される。このデジタル変換はオフセット誤差を発生 させない。したがって、上記のデジタル２値コードからグレイコードへの変換と 本発明に基づくグレイコードからアナログ信号へのＤ／Ａ変換を使用して、２値 コードで与えられた入力信号のＤ／Ａ変換を行うことが可能であり、この場合に も累積オフセット誤差の小さなアナログ出力信号を得ることができる。サイクリックＤ／Ａ変換装置のその他の実施例 図13は、本発明の別な実施例に基づく、完全差分スイッチキャパシタによるサ イクリックＤ／Ａ変換装置の回路図である。図13に示した回路は、差分信号につ いて、式(2.1)に示したグレイコードからアナログ信号への変換アルゴリズムを 実施する。図５の回路と同様に、図13に示す回路は、デジタル制御されたス イッチを用いたスイッチキャパシタタイプである。Ｄ／Ａ変換において、リファ レンスの引き算と、0.5倍の増幅が行われる。デジタル信号のグレイコードビッ トが、アルゴリズムの反転機能を実施するか否かを決定することに留意されたい 。 サイクリックＤ／Ａ変換装置60は、第１のオペレーションアンプ（OPAMP）61 、第２のオペレーションアンプ62、複合スイッチ63、接続されたキャパシタ(C,2 C)、複数の制御スイッチおよび１組の出力スイッチを有する。 OPAMPs61、62のそれぞれは、２つの入力端子と２つの出力端子とを有し、内部 共通モード帰還機能の形で動作する。 図13では、オペレーションアンプ61を有するサンプリング／保持回路、接続さ れたキャパシタＣと2C、接地接続および制御スイッチΦ₁とΦ₂が、破線で囲まれ ており、図中にはSHAと表示されたサンプリング保持アンプを構成する。サンプ リング保持アンプ（SHA）は保持モードにおいてゲイン係数0.5を有する。キャパ シタ2C（キャパシタＣの２倍の静電容量を有する）のそれぞれは、第１のオペレ ーションアンプ61の１組の入出力端子（逆の符号の）を超えて並列接続されてい る。キャパシタ（C）はそれぞれ、スイッチΦ₂を経由して、第１のオペレーショ ンアンプ61に選択的に接続され、キャパシタ（C）は対応するスイッチΦ₂を経由 して差分リファレンス信号Vrと、また対応する帰還スイッチΦ₁を経由して差分 帰還信号と選択的に接続される。スイッチΦ₁は、選択的にリセットする為に、 第１のオペレーションアンプ61を超えて（キャパシタ2Cと同様のやり方で）並列 接続されている。 第２のOPAMP62は接続されたキャパシタ（C）と共に、単位ゲインバッファとし て機能するサンプリング／保持回路（SHC）として設計されている。入出力端子 の組毎に(+から−へ、−から+へ)接続が行われ、対応するキャパシタ（C）は第 ２のオペレーションアンプ62の入力端子に接続されている。 サンプリング保持回路SHCは、スイッチΦ₂を介して、サンプリング保持アンプ SHAの増幅された差分出力信号をサンプリングする為に、第１のオペレーション アンプ61の出力端子に選択的に接続される。 さらに、グレイコードビットを、サイクリックＤ／Ａ変換装置のサイクル毎に １つのグレイコードビットを順番に受け取るようにデジタル入力端子(図示され ていない)が設けられている。 複合スイッチ63は、２つの入力端子と２つの出力端子を有し、デジタル入力端 される４つのスイッチを有する。複合スイッチ63は、グレイコードビットに依存 する形でサンプリング／保持回路SHCの差分出力信号の信号の極性を逆転させる ことによって選択的に反転させる。複合スイッチ63の選択的に逆転／反転された 差分出力は、スイッチΦ₁を経由して、SHAの差分帰還信号として、入力キャパシ タ（C）に選択的に送られる。 サイクリックＤ／Ａ変換装置60はさらに、所定のタイミングで所定の信号値を 有する一連のクロック信号Φ_out、Φ_S、Φ₁およびΦ₂を発生するクロック信号発 生器(図示しない)を有する。 図14は、図13の示したＤ／Ａ変換回路におけるクロック信号Φ_out、Φ_S、Φ₁ およびΦ₂のタイミングを示す図である。サイクリックＤ／Ａ変換装置60の動作 はこれらのクロック信号が、出力スイッチと制御スイッチを制御することを通じ て制御される。図では、制御スイッチを対応するクロック信号の特徴によって参 照する。この回路の例では、対応するクロック信号が高の状態でスイッチがONさ れ、クロック信号が低の状態でスイッチがOFFされる。 サイクリックＤ／Ａ変換装置60の作用を簡単に説明する。Ｄ／Ａ変換は、クロ ック状態Φ₃においてSHC入力部のキャパシタＣをリセットして、最初のアナログ 信号をＶ_g(N+1)=0とおくことによって開始する。このアナログ信号（帰還信号） は、帰還スイッチΦ₁によってSHAの入力キャパシタＣにサンプリングされる。こ のクロック状態で、入力キャパシタＣは一方で接地され、同時に第１のOPAMP61 がリセットされる。 次のクロック状態Φ₂で、SHAによるリファレンスVrの引き算と0.5倍の増幅が 行われる。その結果はSHCによってサンプリングされ、LSB入力ビットが複合スイ ッチ63によって反転を行うべきか否かを決定する。以上の動作で、式(2.1)に従 って中間信号V_g(N)が作成される。 次のクロック状態Φ₁（デジタル入力は引き続きONである）で、V_g(N)が、入力 キャパシタＣに接続されたΦ₁スイッチによって、SHAの入力キャパシタＣに サンプリングされ、第１のOPAMP61がリセットされる。 次のクロック状態Φ₂を通じて、リファレンスVrの引き算と0.5倍の増幅がSHA によっておこなわれる。同じクロックにおいて、結果がSHCによってサンプリン グされ、信号の反転が、第２のLSBに依存した形で複合スイッチ63によって選択 的に実施される。中間信号V_g(N-1)はこのようにして式(2.1)に従って作成される 。 MSBが入力されるまで、式(2.1)に従って操作が継続する。クロックパルスΦ_{ou t} は、サイクリックＤ／Ａ変換装置60の出力スイッチを制御し、Φ_outが高のとき に最終的なアナログ出力信号V_gout=V_g(1)が回路から取り出される。好ましくは 、最終アナログ出力信号の取り出しは、図14に示したようにΦ_out型のクロック 信号に先立って発せられる新たなＤ／Ａ変換がスタートする直前に行われるのが 望ましい。 総合すれば、提案されたグレイコードＤ／Ａ変換装置が従来のＤ／Ａ変換装置 よりも優れていることが示された。グレイコードからアナログ信号への変換アル ゴリズムに基づく本発明のＤ／Ａ変換装置の構造は、高精度かつ低歪み変換を可 能にする。 上述の実施例は単に一例として示したものであり、発明はこれらに限定される ものではない。本発明の概念を利用しつつ、発明を前述の実施例以外の形で実施 することは当然可能である。本明細書に記載され、また請求項に記載された基本 概念を採用した他の変更例および改良構造も本発明の技術的範囲に属するもので ある。

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ９７０１８１２−１ (32)優先日 平成９年５月15日(1997．5．15) (33)優先権主張国 スウェーデン（ＳＥ） (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ， ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，Ｆ Ｉ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ， ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，Ｍ Ｗ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ， ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ

Claims (1)

1. 【特許請求の範囲】 １．所定のＮ個のビットからなるデジタル入力信号b(i)を、ｉは１≦ｉ≦Ｎの範 囲の整数、予め定められたリファレンス信号Vrを使用して、アナログ信号Ｖ_out に変換する変換方法であって、 デジタル入力信号をグレイコードで与え； 下記の式で規定される関係を用いてグレイコードからアナログ信号への変換を 行うことを特徴とする変換方法： ２．入力信号をグレイコードで与えるステップが、通常の２値コード信号をグレ イコードデジタル入力信号に変換するステップを含む請求項１に記載の変換方法 。 ３．前記b(N)が、デジタル入力信号の最下位ビットを表し、b(1)が、デジタル入 力信号の最上位ビットを表すことを特徴とする請求項１に記載の変換方法。 ４．所定のＮ個のビットからなるデジタル入力信号b(i)を、循環的デジタルアナ ログ変換を用いてアナログ信号Ｖ_outに変換する変換方法であって、 デジタル入力信号をグレイコードで与え； デジタル入力信号のグレイコードビットのひとつづつを、収束アルゴリズムの 各循環ステップに与え； 各循環ステップでは、当該ステップに与えられたグレイコードビットに基づい て選択的に中間信号の符号を反転させ、中間信号を循環的に更新して最後の循環 ステップの中間信号をアナログ出力信号Ｖ_outと定義するアルゴリズムにしたが ってアナログ出力信号Ｖ_outを作成することを特徴とする変換方法。 ５．収束アルゴリズムの各循環ステップがさらに、中間信号から予め定められた リファレンス信号を引き算し、増幅し、サンプリング保持処理を行うステップを 有することを特徴とする請求項４に記載の変換方法。 ６．前記符号反転と増幅の前に前記引き算が行われることを特徴とする請求項５ に記載の変換方法。 ７．アルゴリズムの循環ステップは互いに時間的に離隔していると同時に、電気 的にも独立していることを特徴とする請求項４に記載の変換方法。 ８．所定のＮ個のビットからなるグレイコードデジタル入力信号b(i)を、ｉは１ ≦ｉ≦Ｎの範囲の整数、予め定められたリファレンス信号Vrを使用して、アナロ グ信号Ｖ_outに変換する(Ｄ／Ａ)変換装置であって、 デジタル入力信号をグレイコードで与え； 下記の式で規定される関係を用いてグレイコードからアナログ信号への変換を 行う手段を有することを特徴とする変換装置： ９．通常の２値コード信号を上記グレイコードデジタル入力信号にデジタル変換 する手段を有する請求項８に記載の変換装置。 10．前記Ｄ／Ａ変換装置はサイクリックＤ／Ａ変換装置であることを特徴とする 請求項８に記載のＤ／Ａ変換装置。 11．前記Ｄ／Ａ変換装置はパイプラインＤ／Ａ変換装置であることを特徴とする 請求項８に記載のＤ／Ａ変換装置 12．所定数の入力ビットからなるグレイコードデジタル入力信号に基づきアナロ グ出力信号を作成するサイクリックデジタルからアナログへの(Ｄ／Ａ)変換装置 であって、前記サイクリックＤ／Ａ変換装置（20；30）は、 グレイコードビットを順次受け取るデジタル入力端子と、 デジタル入力端子が受けたグレイコードビットに基づいて選択的に中間信号の 符号を逆転させる手段（26,27;33）を有し、中間信号を循環的に更新してアナロ グ出力信号を作成する手段（24,25,26,27,28,29；31,C1,C2,32,C3,33）を具備す ることを特徴とするサイクリックＤ／Ａ変換装置。 13．前記アナログ信号作成手段は、中間信号から予め定められたリファレンス信 号を引き算し、0.5倍の増幅を行い、サンプリング保持処理を行う手段(25,28,29 ;C2,31,C1,C2,32,C3)を有することを特徴とするサイクリックＤ／Ａ変換装置。 14．所定数のビットからなるグレイコードデジタル入力信号を、予め定められた リファレンス信号を使用して、アナログ信号に変換するサイクリック(Ｄ／Ａ)変 換装置であって、前記サイクリック(Ｄ／Ａ)変換装置(30)は： グレイコード入力ビットを連続的に受け取るデジタル入力端子と、 接地信号と予め定められたリファレンス信号とを選択的にサンプリングし、接 地信号とリファレンス信号とを保持し、保持モードにおいては0.5のゲインファ クタを有するサンプリング保持アンプ(31,C1,C2)と、 サンプリング保持アンプ(31,C1,C2)の出力信号を繰り返しサンプリングし保持 するサンプリング保持回路(32,C3)と、 前記デジタル入力端子に接続され、デジタル入力端子が受け取ったグレイコー ド入力ビットに基づいて選択的に、サンプリング保持回路(32,C3)にサンプリン グされて保持された信号の符号を反転させる手段(33)と、 前記反転手段(33)とサンプリング保持アンプ(31,C1,C2)との間に選択的に接 続され、前記の選択的に反転された信号を選択的にサンプリングして保持する前 記サンプリング保持アンプ(31,C1,C2)に送る帰還回路と、 グレイコード入力ビットの受領と処理が終了したときに、選択的に符号反転さ れた信号をアナログ出力信号として取出す出力スイッチ(S_out)とを有するサイク リックデジタル・アナログ変換装置。 15．前記サンプリング保持アンプ(31,C1,C2)、サンプリング保持回路(32,C3)、 および出力スイッチ(S_out)を制御するクロック信号を発生する信号発生器を有す ることを特徴とする請求項14に記載の変換装置。 16．グレイコードデジタル入力信号を、予め定められたリファレンス信号を使用 して、アナログ信号に変換するサイクリック(Ｄ／Ａ)変換装置であって、 リファレンス信号は差分リファレンス信号であって前記サイクリックＤ／Ａ変 換装置(30)は完全差分変換装置であって、 グレイコード入力ビットを連続的に受け取るデジタル入力端子と、 ゲインファクタが0.5であり、２つの入力端子と２つの出力端子を有する第１ のオペレーションアンプ(31)と、それぞれが対応するスイッチ(Φ₂)を通じて対 応する第１のオペレーションアンプ(31)の入出力端子に選択的に並列接続された 第１のキャパシタ（C1）と、それぞれが対応するスイッチ(Φ₂)を通じて対応す る第１のオペレーションアンプ(31)の入出力端子に選択的に並列接続された第２ のキャパシタ（C2）とを有し、第１のキャパシタ（C1）は対応するスイッチ(Φ_S )を通じて選択的に接地接続され、第２のキャパシタ(C2)は対応するスイッチ(Φ₁ )を通じて前記差分リファレンス信号に選択的に接続されて電荷の蓄積を行い、 第１のキャパシタ(C1)と第２のキャパシタ(C2)が前記オペレーションアンプ(31) に並列接続されている間は保持モードであるサンプリング保持アンプ(31,C1,C2) と、 ２つの入力端子と２つの出力端子を有する第２のオペレーションアンプ(32)と 、第２のオペレーションアンプ(32)の入力端子に接続され、スイッチ（Φ₂）を 介して前記第１のオペレーションアンプ(31)に選択的に接続されてサンプリング 保持アンプ(31,C1,C2)の増幅された差分出力信号をサンプリングする関連フロン ト キャパシタ(C3)と、閉状態ではサンプリング保持回路(32,C3)を保持モードにす るために第２のオペレーションアンプ(32)の対応する入出力端子に並列接続され たスイッチ（Φ₁）とを有するサンプリング保持回路(C3,32)と、 デジタル入力端子が受け取ったグレイコード入力ビットに基づいてサンプリン グ保持回路(32,C3)が保持する差分信号を選択的に交換するよう第２のオペレー ションアンプ(32)のデジタル入力端子と出力端子に接続された複合スイッチ(33) と、 対応する帰還スイッチ（S_f）を介して、前記複合スイッチ(33)から前記サンプ リング保持アンプ(31,C1,C2)の第１のキャパシタ(C1)に選択的に接続され、選択 的に交換された差分信号を第１のキャパシタ(C1)に送って第１のキャパシタに電 荷を蓄積する帰還回路と、 選択的リセットを行うために前記第１のオペレーションアンプ(31)に接続され たスイッチ(Φ₁)と、 選択的リセットを行うために前記第２のオペレーションアンプ(32)に接続され たスイッチ(Φ₂)と、 総てのグレイコード入力ビットの受領と処理が終了したときに、選択的に交換 された信号をアナログ出力信号として取出す出力スイッチ(S_out)と、 スイッチ(Φ₁、Φ₂、Φ_S)、帰還スイッチ(S_f)、と出力スイッチ（S_out）を制 御するための、所定のタイミングと信号値からなる一組のクロック信号を発生さ せるクロック信号発生器とを有することを特徴とするサイクリックデジタル・ア ナログ変換装置。 17．所定数の入力ビットがらなるグレイコードデジタル入力信号からアナログ出 力信号を作成するパイプラインデジタル・アナログ(Ｄ／Ａ)変換装置であって、 パイプラインＤ／Ａ変換装置は、各処理段が入力アナログ信号と入力ビットの１ つに対応してカスケード接続された複数の処理段を有する変換装置において、パ イプラインＤ／Ａ変換装置が： 連続するグレイコード入力ビットの間に時間遅れを設ける手段を有し、 各処理段が、 対応するグレイコード入力ビットとその処理段へのアナログ入力とから出力信 号を作成する手段(45,46,47,48;51,C1,C2,52)を有し、その出力信号作成手段が 、対応するグレイコード入力ビットに基づいて選択的にアナログ入力信号の符号 を反転させる手段(46,47;52)を有することを特徴とするパイプラインＤ／Ａ変換 装置。 18．前記作成手段がさらに、アナログ入力信号から予め定められたリファレンス 信号を引き算し、0.5倍の増幅を行う手段(45,48;C1,51,C1,C2)を有することを特 徴とする請求項17に記載のパイプラインＤ／Ａ変換装置。 19．直前の処理段のアナログ出力信号と、予め設定されたリファレンス信号と、 デジタル入力信号の入力ビットとを受ける、複数の処理段を有するパイプライン Ｄ／Ａ変換装置のパイプライン処理段(40;50)であって、 直前の処理段のアナログ出力信号から予め設定されたリファレンス信号を引き 算し、入力ビットに応じて選択的に信号の符号反転を行い、0.5倍の増幅を行っ てその処理段のアナログ出力信号を作成する手段(45,46,47,48;51,C1,C2,52)を 有することを特徴とするパイプライン処理段。 20．パイプライン処理段(50)がアナログ入力信号と、あらかじめ定められたリフ ァレンス信号と、デジタル入力信号の入力ビットを受けるパイプラインデジタル ・アナログ（Ｄ／Ａ）変換装置のパイプライン処理段であって： 予め設定されたリファレンス信号と、アナログ入力信号とを選択的にサンプリ ングし、リファレンス信号とアナログ入力信号を保持する、保持モードにおける ゲインファクタが0.5であるサンプリング保持アンプ(51,C1,C2)と、 入力ビットに基づいて選択的に、サンプリング保持アンプ(51,C1,C2)の出力信 号を反転させてパイプライン処理段のアナログ出力を作成する手段とを有するパ イプライン処理段。 21．前記反転手段(52)に接続されて処理段のアナログ出力信号をスイッチするた めに反転手段(52)に接続された出力スイッチ（S_out）と、サンプリング保持アン プ(51,C1,C2)と、出力スイッチ（S_out）を制御するクロック信号を発生させる信 号発生器とを有することを特徴とする請求項20に記載のパイプライン処理段。 22．アナログ入力信号、予め設定されたリファレンス信号、およびデジタル入力 信号の入力ビットを受けるパイプラインデジタル・アナログ(Ｄ／Ａ)変換装置の パイプライン処理段(50)であって、アナログ入力信号とリファレンス信号は差分 信号であり、パイプライン処理段(50)が完全差分処理段であり： 保持モードでゲインファクタ0.5を有し、２つの入力端子と２つの出力端子を 有するオペレーションアンプ(51)と、それぞれが対応するスイッチ（Φ２）を介 してオペレーションアンプ(51)の対応する入出力端子の組に選択的に接続される 第１のキャパシタ（C1）と、それぞれが対応するスイッチ(Φ₂)を介してオペレ ーションアンプ(51)の対応する入出力端子の組に選択的に並列接続される第２の キャパシタ(C2)とを有し、第１のキャパシタ(C1)は対応するスイッチ(Φ₁)を介 して差分リファレンス信号に、第２のキャパシタ(C2)は対応するスイッチ(Φ₁) を介して差分アナログ入力信号に選択的に接続されてこれらから受けた電荷を蓄 積し、第１のキャパシタ（C1）と第２のキャパシタ（C2）がオペレーションアン プ(51)に並列接続されているときは保持モードであるサンプリング保持アンプ(5 1,C1,C2)と、 オペレーションアンプ(51)の出力端子に接続され、その処理段への入力ビット に基づいて選択的に上記サンプリング保持アンプ(51,C1,C2)で保持され増幅され た差分信号を交換する複合スイッチ(52)と、 オペレーションアンプ(51)に並列接続されてこれを選択的にリセットするスイ ッチ(Φ₁)と、 複合スイッチ(52)に接続され、選択的に交換された信号をその処理段のアナロ グ出力信号として取出す出力スイッチ（S_out）と、 前記のスイッチ（Φ₁、Φ₂、Φ_S）と前記出力スイッチ（S_out）を制御するク ロック信号を所定のタイミングと所定の値で発生させるクロック信号発生器とを 有するパイプライン処理段。 23．所定数の入力ビットからなるグレイコードデジタル入力信号を受けて、予め 設定されたリファレンス信号を用いてアナログ出力信号を作成するサイクリック デジタル・アナログ(Ｄ／Ａ)変換装置(60)であって、 グレイコード入力ビットを順番に受け取るデジタル入力端子と、 最初はゼロと置いた帰還信号と、予め設定されたリファレンス信号とを選択的 にサンプリングし、帰還信号とリファレンス信号を保持し、保持モードにおける ゲインファクタが0.5であるサンプリング保持アンプ(61,C,2C)と、 前記サンプリング保持アンプ(61,C,2C)の出力信号を繰り返しサンプリングし て保持するサンプリング保持回路(62,C)と、 デジタル入力端子に接続され、デジタル入力端子が受け取ったグレイコード入 力ビットに基づいて選択的にサンプリング保持回路(62,C)がサンプリングし保持 した信号の符号を反転させる手段(63)と、 符号反転手段(63)からサンブリング保持アンプ(61,C,2C)にむけて選択的に接 続され選択的に符号反転された信号をサンプリング保持アンプ(61,C,2C)への帰 還信号として供給する帰還回路と、 総てのグレイコード入力の受領と処理が終了したときに、選択的に符号反転し た信号をアナログ出力信号として取出す出力スイッチ（Φ_out）とを有するデジ タル・アナログ(Ｄ／Ａ)変換装置。 24．さらに、上記のサンプリング保持アンプ(61,C,2C)と、サンプリング保持回 路(62,C)と、出力スイッチ（Φ_out）とを制御するクロック信号を発生させる信 号発生装置を有することを特徴とする請求項23に記載のＤ／Ａ変換装置。 25．グレイコードデジタル入力信号を、予め定められたリファレンス信号を使用 して、アナログ信号に変換するサイクリック(Ｄ／Ａ)変換装置であって、 リファレンス信号は差分リファレンス信号であって、前記サイクリックＤ／Ａ 変換装置(60)は完全差分変換装置であり、 グレイコード入力ビットを連続的に受け取るデジタル入力端子と、 ゲインファクタが0.5であり、２つの入力端子と２つの出力端子を有する第１ のオペレーションアンプ(61)と、それぞれが第１のオペレーションアンプ(61)の 対応する入出力端子に並列接続される第１のキャパシタ（2C）と、それぞれが対 応するスイッチ(Φ₂)を通じて対応する第１のオペレーションアンプ(61)の入出 力端子に選択的に並列接続される第２のキャパシタ（C）とを有し、第２のキャ パシタ(C)は選択的に対応するスイッチ(Φ₂)を通じて前記差分リファレンス信号 に接続され、帰還スイッチ（Φ₁）を介して当初はゼロである差分帰還信号に対 して接続されて電化の蓄積を行うサンプリング保持アンプ(61，C,2C)と、 第１のオペレーションアンプ(61)に並列接続されてこれを選択的にリセットす るスイッチ(Φ₁)と、 ２つの入力端子と２つの出力端子を有する第２のオペレーションアンプ(62)と 、それぞれの入出力端子のペア間の接続と、関連して設けられ第２のオペレーシ ョンアンプ(62)の入力端子に接続されたキャパシタ（C）とを有し、スイッチ（ Φ₂）を介して前記第１のオペレーションアンプ(61)に選択的に接続されて前記 サンプリング保持アンプ(61,C,2C)の差分出力信号をサンプリングするサンプリ ング保持回路(62,C)と、 第２のオペレーションアンプ(62)のデジタル入力端子と出力端子に接続されて 、デジタル入力端子が受け取ったグレイコード入力ビットに基づいて選択的に前 記サンプリング保持回路(62,C)の差分出力信号を交換し、選択的に交換された差 分出力信号を、前記帰還スイッチ(Φ₁)を介して差分帰還信号としてサンプリン グ保持アンプ(61,C,2C)の第２のキャパシタ（C）に送る複合スイッチ(63)と、 総てのグレイコード入力ビットの受領と処理が終了したときに選択的に交換さ れた差分信号をアナログ出力信号として取出す出力スイッチ（Φ_out）と、 前記スイッチ（Φ₁、Φ₂、Φ_S、Φ_out）を制御するクロック信号を所定のタイ ミングと値で発生させるクロック信号発生器とを有することを特徴とするサイク リックデジタル・アナログ(Ｄ／Ａ)変換装置。