JPH05244002A - アナログ・デジタル変換装置 - Google Patents
アナログ・デジタル変換装置Info
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- JPH05244002A JPH05244002A JP4427992A JP4427992A JPH05244002A JP H05244002 A JPH05244002 A JP H05244002A JP 4427992 A JP4427992 A JP 4427992A JP 4427992 A JP4427992 A JP 4427992A JP H05244002 A JPH05244002 A JP H05244002A
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Abstract
(57)【要約】
【目的】内部で使用する比較器の数を削減して低消費電
力化するとともに、回路構成を簡略化することにある。 【構成】上位ビットおよび中位ビットに変換するための
第１の並列型ＡＤ変換部１および第２の並列型ＡＤ変換
部６と、これら変換部１，６からのデータを入力信号Ｖ
ＩＮと演算する第１および第２の演算器１１，１２と、
第２の演算器１２の出力より下位ビットを作成するため
の逐次比較型ＡＤ変換部１３と、これら変換部１，６，
１３からのデジタルコードを保持する上位，中位，下位
ビットの各ラッチ回路５，１０，１４とを有する。並列
型ＡＤ変換部１は分圧器２，並列型比較器３，エンコー
ダ４を備え並列型変換部６も同様に構成される。
力化するとともに、回路構成を簡略化することにある。 【構成】上位ビットおよび中位ビットに変換するための
第１の並列型ＡＤ変換部１および第２の並列型ＡＤ変換
部６と、これら変換部１，６からのデータを入力信号Ｖ
ＩＮと演算する第１および第２の演算器１１，１２と、
第２の演算器１２の出力より下位ビットを作成するため
の逐次比較型ＡＤ変換部１３と、これら変換部１，６，
１３からのデジタルコードを保持する上位，中位，下位
ビットの各ラッチ回路５，１０，１４とを有する。並列
型ＡＤ変換部１は分圧器２，並列型比較器３，エンコー
ダ４を備え並列型変換部６も同様に構成される。
Description
【０００１】
【産業上の利用分野】本発明はアナログ・デジタル変換
装置（以下、ＡＤ変換装置と称す）に関し、特に並列型
ＡＤ変換装置に関する。
装置（以下、ＡＤ変換装置と称す）に関し、特に並列型
ＡＤ変換装置に関する。
【０００２】
【従来の技術】従来のＡＤ変換装置には、各種の種類が
あるが、並列型ＡＤ変換装置もその一つである。
あるが、並列型ＡＤ変換装置もその一つである。
【０００３】図７は従来の一例を示す並列型ＡＤ変換装
置の構成図である。図７に示すように、従来の並列型Ａ
Ｄ変換装置はアナログ入力ＶＩＮをサンプルし保持する
サンプル／ホールド（Ｓ／Ｈ）回路２８と、このＳ／Ｈ
２８の出力をアナログ・デジタル変換する差動比較分圧
器２９および比較器３０と変換したデータを保持するラ
ッチ回路３１とラッチ出力をバイナリーコードに変換す
るエンコーダ３２とで構成される第１の並列型ＡＤ変換
部１ａと、比較器３０の出力をデジタル・アナログ変換
する４ビットＤＡＣ３３と、４ビットＤＡＣ３３の出力
によりＳ／Ｈ２８の出力から一定値を減ずる減算器３４
と、減算器３４の出力を４倍増幅する増幅器３５と、こ
の増幅器３５の出力を入力する差動比較分圧器３６と比
較器３７とエンコーダ３８とで構成した第２の並列型Ａ
Ｄ変換部６ａとを有している（例えば、ＩＳＳＣＣ９
０，ＴＰＭ１０．４ Ｆｅｂ．１５，１９９０参照）。
置の構成図である。図７に示すように、従来の並列型Ａ
Ｄ変換装置はアナログ入力ＶＩＮをサンプルし保持する
サンプル／ホールド（Ｓ／Ｈ）回路２８と、このＳ／Ｈ
２８の出力をアナログ・デジタル変換する差動比較分圧
器２９および比較器３０と変換したデータを保持するラ
ッチ回路３１とラッチ出力をバイナリーコードに変換す
るエンコーダ３２とで構成される第１の並列型ＡＤ変換
部１ａと、比較器３０の出力をデジタル・アナログ変換
する４ビットＤＡＣ３３と、４ビットＤＡＣ３３の出力
によりＳ／Ｈ２８の出力から一定値を減ずる減算器３４
と、減算器３４の出力を４倍増幅する増幅器３５と、こ
の増幅器３５の出力を入力する差動比較分圧器３６と比
較器３７とエンコーダ３８とで構成した第２の並列型Ａ
Ｄ変換部６ａとを有している（例えば、ＩＳＳＣＣ９
０，ＴＰＭ１０．４ Ｆｅｂ．１５，１９９０参照）。
【０００４】かかるＡ／Ｄ変換装置おいて、Ｓ／Ｈ２８
はクロックＣＬＫ０によりアナログ入力ＶＩＮをサンプ
リングし、保持する。このＳ／Ｈ２８で保持されたアナ
ログ信号は第１の並列型ＡＤ変換部１ａの差動比較分圧
器２９に差動入力される。次に、この分圧器２９のアナ
ログ値出力はクロックＣＬＫ１の信号で１６個の比較器
３０によりデジタルコードに変換される。更に、変換さ
れた１６個のデジタルコードはクロックＣＬＫ２の信号
でラッチ３１に保持される。このラッチ３１の出力はエ
ンコーダ３２で４ビットのバイナリーコードに変換さ
れ、上位のビットを得る。すなわち、４ビットの分解能
を持つ。
はクロックＣＬＫ０によりアナログ入力ＶＩＮをサンプ
リングし、保持する。このＳ／Ｈ２８で保持されたアナ
ログ信号は第１の並列型ＡＤ変換部１ａの差動比較分圧
器２９に差動入力される。次に、この分圧器２９のアナ
ログ値出力はクロックＣＬＫ１の信号で１６個の比較器
３０によりデジタルコードに変換される。更に、変換さ
れた１６個のデジタルコードはクロックＣＬＫ２の信号
でラッチ３１に保持される。このラッチ３１の出力はエ
ンコーダ３２で４ビットのバイナリーコードに変換さ
れ、上位のビットを得る。すなわち、４ビットの分解能
を持つ。
【０００５】一方、減算器３４に入力されるＳ／Ｈ２８
の出力から減算される量は１６個の比較器３０の出力コ
ードにより決まる。例えば、比較器３０の出力が〔００
０００００００００００００１〕（エンコーダ３２の出
力では〔０００１〕）とすると、フルスケールの１／１
６が減算される。次に、減算器３４の出力は増幅器３５
により４倍され、第２の並列型ＡＤ変換部６ａにより第
１の並列型ＡＤ変換部１ａと同様にＡＤ変換される。但
し、第２の並列型ＡＤ変換部６ａは比較器３７を９６個
有することにより、６ビットの分解能を持つ。これら第
１および第２の並列型ＡＤ変換部１ａ，６ａにより、１
０ビットの分解能を持つＡＤ変換装置が構成される。
の出力から減算される量は１６個の比較器３０の出力コ
ードにより決まる。例えば、比較器３０の出力が〔００
０００００００００００００１〕（エンコーダ３２の出
力では〔０００１〕）とすると、フルスケールの１／１
６が減算される。次に、減算器３４の出力は増幅器３５
により４倍され、第２の並列型ＡＤ変換部６ａにより第
１の並列型ＡＤ変換部１ａと同様にＡＤ変換される。但
し、第２の並列型ＡＤ変換部６ａは比較器３７を９６個
有することにより、６ビットの分解能を持つ。これら第
１および第２の並列型ＡＤ変換部１ａ，６ａにより、１
０ビットの分解能を持つＡＤ変換装置が構成される。
【０００６】
【発明が解決しようとする課題】上述した従来の並列型
ＡＤ変換装置は、比較器を上位ビットで１６個および下
位ビットで９６個と多数個必要とするので、消費電力が
大きいという欠点がある。また、従来の並列型ＡＤ変換
装置は差動入力としているため、回路構成が複雑になる
という欠点がある。
ＡＤ変換装置は、比較器を上位ビットで１６個および下
位ビットで９６個と多数個必要とするので、消費電力が
大きいという欠点がある。また、従来の並列型ＡＤ変換
装置は差動入力としているため、回路構成が複雑になる
という欠点がある。
【０００７】本発明の目的は、かかる比較器の数を削減
して低消費電力化するとともに、回路構成を簡単にする
ことのできるＡＤ変換装置を提供することにある。
して低消費電力化するとともに、回路構成を簡単にする
ことのできるＡＤ変換装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明のＡＤ変換装置
は、それぞれ分圧器，並列型比較器およびエコーダを備
えた第１および第２の並列型アナログ・デジタル変換部
と、前記第１および第２の並列型アナログ・デジタル変
換部の出力をそれぞれラッチする第１および第２のラッ
チ回路と、前記第１の並列型アナログ・デジタル変換部
における前記エンコーダの出力結果により入力信号を演
算する第１の演算器と、前記第２の並列型アナログ・デ
ジタル変換部における前記エンコーダの出力結果により
前記第１の演算器の出力を演算する第２の演算器と、前
記第２の演算器の出力を変換する逐次比較型アナログ・
デジタル変換部と、前記逐次比較型アナログ・デジタル
変換部の出力をラッチする第３のラッチ回路とを有し、
前記第１および第２の並列型アナログ・デジタル変換部
における前記並列型比較器はそれぞれ前記入力信号およ
び前記第１の演算器の出力を供給するように構成され
る。
は、それぞれ分圧器，並列型比較器およびエコーダを備
えた第１および第２の並列型アナログ・デジタル変換部
と、前記第１および第２の並列型アナログ・デジタル変
換部の出力をそれぞれラッチする第１および第２のラッ
チ回路と、前記第１の並列型アナログ・デジタル変換部
における前記エンコーダの出力結果により入力信号を演
算する第１の演算器と、前記第２の並列型アナログ・デ
ジタル変換部における前記エンコーダの出力結果により
前記第１の演算器の出力を演算する第２の演算器と、前
記第２の演算器の出力を変換する逐次比較型アナログ・
デジタル変換部と、前記逐次比較型アナログ・デジタル
変換部の出力をラッチする第３のラッチ回路とを有し、
前記第１および第２の並列型アナログ・デジタル変換部
における前記並列型比較器はそれぞれ前記入力信号およ
び前記第１の演算器の出力を供給するように構成され
る。
【０００９】また、本発明のＡＤ変換装置は、分圧器，
並列型比較器およびエンコーダを備えた並列型アナログ
・デジタル変換部と、前記並列型アナログ・デジタル変
換部の出力をラッチする第１および第２のラッチ回路
と、前記並列型アナログ・デジタル変換部の出力結果に
より入力信号もしくは演算出力を入力して演算する演算
器と、前記演算器の出力を変換する逐次比較型アナログ
・デジタル変換部と、前記逐次比較型アナログ・デジタ
ル変換部の出力をラッチする第３のラッチ回路とを有
し、前記並列型アナログ・デジタル変換部における前記
並列型比較器は前記演算器の出力を供給するように構成
される。
並列型比較器およびエンコーダを備えた並列型アナログ
・デジタル変換部と、前記並列型アナログ・デジタル変
換部の出力をラッチする第１および第２のラッチ回路
と、前記並列型アナログ・デジタル変換部の出力結果に
より入力信号もしくは演算出力を入力して演算する演算
器と、前記演算器の出力を変換する逐次比較型アナログ
・デジタル変換部と、前記逐次比較型アナログ・デジタ
ル変換部の出力をラッチする第３のラッチ回路とを有
し、前記並列型アナログ・デジタル変換部における前記
並列型比較器は前記演算器の出力を供給するように構成
される。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示すＡＤ変換装
置の構成図である。図１に示すように、本実施例は入力
信号ＶＩＮおよび比較基準電圧ＶＲ（＋），ＶＲ（−）
を供給される第１の並列型ＡＤ変換部１と、この変換部
１の出力をラッチする上位ビットラッチ回路５と、変換
部１の出力および入力信号ＶＩＮを入力して演算する第
１の演算器１１と、この演算器１１の出力および比較基
準電圧ＶＲ（＋），ＶＲ（−）を供給される第２の並列
型ＡＤ変換部６と、この変換部６の出力をラッチする中
位ビットラッチ回路１０と、変換部６の出力および第１
の演算器１１の出力を入力して演算する第２の演算器１
２と、この第２の演算器１２の演算出力を変換する逐次
比較型ＡＤ変換部１３と、この変換部１３の出力をラッ
チする下位ビットラッチ回路１４と、クロックＣＬＫに
基ずき各回路へのタイミング信号を作成するタイミング
信号発生回路１５とを有する。まず、第１の並列型ＡＤ
変換部１は分圧器２と並列型比較器３およびエンコーダ
４とで構成され、比較基準電圧ＶＲ（＋）−ＶＲ（−）
を１６分割する分圧器２の出力と入力信号ＶＩＮを並列
型比較器３で比較してアナログ・デジタル変換する。こ
の比較器３の１６本の出力はエンコーダ４により４ビッ
トコードに変換され、上位ビットラッチ回路５に保持さ
れる。また、エンコーダ４の４ビット出力は第１の演算
器１１にも入力され、入力信号ＶＩＮをアナログ量で加
減算される。この演算器１１は入力を８倍に増幅して出
力する。次に、第２の並列型ＡＤ変換部６も第１の並列
型ＡＤ変換部１と同様、分圧器７と並列型比較器８およ
びエンコーダ９とで構成される。この場合、第１の演算
器１１の出力が並列型比較器８に入力され、第１の並列
型ＡＤ変換部１と同様に４ビットコードに変換される。
この変換部６の出力は中位ビットラッチ回路１０で保持
される。しかも、このエンコーダ９の４ビット出力は第
２の演算器１２に入力される。すなわち、第１の演算器
１１の出力を第２の演算器１２により加減算され、８倍
に増幅して出力される。この第２の演算器１２の出力は
逐次比較型ＡＤ変換部１３で逐次比較ＡＤ変換方式によ
り４ビットコードに変換され、下位ビットラッチ回路１
４に保持される。尚、タイミング信号発生回路１５は並
列型比較器３および８のサンプリングタイミング制御
と、第１の演算器１１および第２の演算器１２の加減算
および乗算タイミング制御と、逐次比較型ＡＤ変換部１
３の変換タイミング制御と、上位ビットラッチ回路５，
中位ビットラッチ回路１０，下位ビットラッチ回路１４
のラッチタイミング制御等の各タイミング信号を出力す
る。
て説明する。図１は本発明の一実施例を示すＡＤ変換装
置の構成図である。図１に示すように、本実施例は入力
信号ＶＩＮおよび比較基準電圧ＶＲ（＋），ＶＲ（−）
を供給される第１の並列型ＡＤ変換部１と、この変換部
１の出力をラッチする上位ビットラッチ回路５と、変換
部１の出力および入力信号ＶＩＮを入力して演算する第
１の演算器１１と、この演算器１１の出力および比較基
準電圧ＶＲ（＋），ＶＲ（−）を供給される第２の並列
型ＡＤ変換部６と、この変換部６の出力をラッチする中
位ビットラッチ回路１０と、変換部６の出力および第１
の演算器１１の出力を入力して演算する第２の演算器１
２と、この第２の演算器１２の演算出力を変換する逐次
比較型ＡＤ変換部１３と、この変換部１３の出力をラッ
チする下位ビットラッチ回路１４と、クロックＣＬＫに
基ずき各回路へのタイミング信号を作成するタイミング
信号発生回路１５とを有する。まず、第１の並列型ＡＤ
変換部１は分圧器２と並列型比較器３およびエンコーダ
４とで構成され、比較基準電圧ＶＲ（＋）−ＶＲ（−）
を１６分割する分圧器２の出力と入力信号ＶＩＮを並列
型比較器３で比較してアナログ・デジタル変換する。こ
の比較器３の１６本の出力はエンコーダ４により４ビッ
トコードに変換され、上位ビットラッチ回路５に保持さ
れる。また、エンコーダ４の４ビット出力は第１の演算
器１１にも入力され、入力信号ＶＩＮをアナログ量で加
減算される。この演算器１１は入力を８倍に増幅して出
力する。次に、第２の並列型ＡＤ変換部６も第１の並列
型ＡＤ変換部１と同様、分圧器７と並列型比較器８およ
びエンコーダ９とで構成される。この場合、第１の演算
器１１の出力が並列型比較器８に入力され、第１の並列
型ＡＤ変換部１と同様に４ビットコードに変換される。
この変換部６の出力は中位ビットラッチ回路１０で保持
される。しかも、このエンコーダ９の４ビット出力は第
２の演算器１２に入力される。すなわち、第１の演算器
１１の出力を第２の演算器１２により加減算され、８倍
に増幅して出力される。この第２の演算器１２の出力は
逐次比較型ＡＤ変換部１３で逐次比較ＡＤ変換方式によ
り４ビットコードに変換され、下位ビットラッチ回路１
４に保持される。尚、タイミング信号発生回路１５は並
列型比較器３および８のサンプリングタイミング制御
と、第１の演算器１１および第２の演算器１２の加減算
および乗算タイミング制御と、逐次比較型ＡＤ変換部１
３の変換タイミング制御と、上位ビットラッチ回路５，
中位ビットラッチ回路１０，下位ビットラッチ回路１４
のラッチタイミング制御等の各タイミング信号を出力す
る。
【００１１】次に、具体的数値を用いてＡＤ変換装置の
回路動作を詳細に説明する。まず、第１の並列型ＡＤ変
換部は基準電圧ＶＲ（＋）−ＶＲ（−）を１６等分し、
入力信号ＶＩＮの電圧が１６等分された領域のどの範囲
にあるかを判定する。例えば、基準電圧ＶＲ（＋）＝＋
２０４８ｍＶ，ＶＲ（−）＝−２０４８ｍＶとすると、
第１の並列型ＡＤ変換部１は２５６ｍＶの分解能を持
つ。また、入力信号ＶＩＮの電圧を＋２７３ｍＶとする
と、エンコーダ４の出力には〔１０１０〕の２進デジタ
ルコードが得られる。すなわち、２５６ｍＶ×（±ｎ）
（ｎ＝０，１，…，７）の分解能をもつ並列型ＡＤ変換
装置が得られる。一方、エンコーダ４の２進デジタルコ
ードを入力した第１の演算器１１は入力信号ＶＩＮの電
圧２７３ｍＶから２５６ｍＶを減算し、８倍に増幅して
１３６ｍＶの出力を得る。これを一般式で表わすと、 ｛ＶＩＮ±〔ＶＲ（＋）−ＶＲ（−）〕／１６×（±ｎ−１）｝×８ となる。また、第２の並列型ＡＤ変換部６は第１の演算
器１１の出力を並列型比較器８で同様に変換することに
より、エンコーダ９の出力に〔１０００〕の２進デジタ
ルコードを得る。すなわち、（２５６／８）×（±ｎ）
（ｎ＝０，１，…，７）の分解能（３２ｍＶ）をもつ並
列型ＡＤ変換装置が得られる。更にこのエンコーダ９の
２進デジタルコード〔１０００〕を入力する第２の演算
器１２は第１の演算器１１の出力１３６ｍＶから０ｍＶ
加算、すなわち同一電圧で８倍に増幅して１０８８ｍＶ
の出力を得る。次に逐次比較型ＡＤ変換部１３は第２の
演算器１２の出力１０８８ｍＶを逐次比較によりＡＤ変
換し、〔１１０１〕の２進デジタルコードを得る。この
ようにして、エンコーダ４，９および逐次比較型ＡＤ変
換部１３の出力の最上位コードは正負を表わし、最終的
には２７３ｍＶの電圧は〔１０１００００１０１〕の１
０ビットの２進デジタルコードとなる。
回路動作を詳細に説明する。まず、第１の並列型ＡＤ変
換部は基準電圧ＶＲ（＋）−ＶＲ（−）を１６等分し、
入力信号ＶＩＮの電圧が１６等分された領域のどの範囲
にあるかを判定する。例えば、基準電圧ＶＲ（＋）＝＋
２０４８ｍＶ，ＶＲ（−）＝−２０４８ｍＶとすると、
第１の並列型ＡＤ変換部１は２５６ｍＶの分解能を持
つ。また、入力信号ＶＩＮの電圧を＋２７３ｍＶとする
と、エンコーダ４の出力には〔１０１０〕の２進デジタ
ルコードが得られる。すなわち、２５６ｍＶ×（±ｎ）
（ｎ＝０，１，…，７）の分解能をもつ並列型ＡＤ変換
装置が得られる。一方、エンコーダ４の２進デジタルコ
ードを入力した第１の演算器１１は入力信号ＶＩＮの電
圧２７３ｍＶから２５６ｍＶを減算し、８倍に増幅して
１３６ｍＶの出力を得る。これを一般式で表わすと、 ｛ＶＩＮ±〔ＶＲ（＋）−ＶＲ（−）〕／１６×（±ｎ−１）｝×８ となる。また、第２の並列型ＡＤ変換部６は第１の演算
器１１の出力を並列型比較器８で同様に変換することに
より、エンコーダ９の出力に〔１０００〕の２進デジタ
ルコードを得る。すなわち、（２５６／８）×（±ｎ）
（ｎ＝０，１，…，７）の分解能（３２ｍＶ）をもつ並
列型ＡＤ変換装置が得られる。更にこのエンコーダ９の
２進デジタルコード〔１０００〕を入力する第２の演算
器１２は第１の演算器１１の出力１３６ｍＶから０ｍＶ
加算、すなわち同一電圧で８倍に増幅して１０８８ｍＶ
の出力を得る。次に逐次比較型ＡＤ変換部１３は第２の
演算器１２の出力１０８８ｍＶを逐次比較によりＡＤ変
換し、〔１１０１〕の２進デジタルコードを得る。この
ようにして、エンコーダ４，９および逐次比較型ＡＤ変
換部１３の出力の最上位コードは正負を表わし、最終的
には２７３ｍＶの電圧は〔１０１００００１０１〕の１
０ビットの２進デジタルコードとなる。
【００１２】本実施例では、第１の並列型ＡＤ変換部１
で１６個の比較器を用い、第２の並列型ＡＤ変換部６で
１６個の比較器を用い、更に逐次比較型ＡＤ変換部１３
で１個の比較器を用いることでＡＤ変換装置を実現出
来、回路構成がより簡単になるとともに、比較器の数が
従来例より少ないので、消費電力も７０ｍＷ程度で実現
出来る。
で１６個の比較器を用い、第２の並列型ＡＤ変換部６で
１６個の比較器を用い、更に逐次比較型ＡＤ変換部１３
で１個の比較器を用いることでＡＤ変換装置を実現出
来、回路構成がより簡単になるとともに、比較器の数が
従来例より少ないので、消費電力も７０ｍＷ程度で実現
出来る。
【００１３】図２は図１に示す並列型ＡＤ変換部の回路
図である。図２に示すように、並列型ＡＤ変換部１は前
述したように、分圧器２と並列型比較器３およびエンコ
ーダ４とを有する。分圧器２は１５個の直列抵抗により
〔ＶＲ（＋）−ＶＲ（−）〕の電圧を１６等分し、それ
らを並列型比較器３を構成する１５個の比較器１６の基
準電圧として供給する。これらの比較器１６の他方の入
力には入力信号ＶＩＮを供給する。しかも、並列型比較
器３の出力はエンコーダ４で２進のデジタルコードに変
換する。しかるに、図１で説明したように、ＶＲ（＋）
＝＋２０４８ｍＶ，ＶＲ（−）＝−２０４８ｍＶ，ＶＩ
Ｎ＝２７３ｍＶとすると、エンコーダ４の出力には、
〔１０１０〕の２進デジタルコードが得られる。尚、こ
こでは第１の並列型ＡＤ変換部１を例にとったが、第２
の並列型ＡＤ変換部６でも同様である。
図である。図２に示すように、並列型ＡＤ変換部１は前
述したように、分圧器２と並列型比較器３およびエンコ
ーダ４とを有する。分圧器２は１５個の直列抵抗により
〔ＶＲ（＋）−ＶＲ（−）〕の電圧を１６等分し、それ
らを並列型比較器３を構成する１５個の比較器１６の基
準電圧として供給する。これらの比較器１６の他方の入
力には入力信号ＶＩＮを供給する。しかも、並列型比較
器３の出力はエンコーダ４で２進のデジタルコードに変
換する。しかるに、図１で説明したように、ＶＲ（＋）
＝＋２０４８ｍＶ，ＶＲ（−）＝−２０４８ｍＶ，ＶＩ
Ｎ＝２７３ｍＶとすると、エンコーダ４の出力には、
〔１０１０〕の２進デジタルコードが得られる。尚、こ
こでは第１の並列型ＡＤ変換部１を例にとったが、第２
の並列型ＡＤ変換部６でも同様である。
【００１４】また、図３は図１に示す第１演算器の回路
図である。図３に示すように、この第１の演算器１１は
スイッチＳ１〜Ｓ７と、コンデンサ１８〜２２と、演算
増幅器１７とで構成される。スイッチＳ１は入力信号Ｖ
ＩＮ又は接地電位を選択し、スイッチＳ２は演算増幅器
１７の入出力の短絡又は開放を選択し、スイッチＳ３は
加減算用スイッチであり、スイッチＳ４〜Ｓ７はエンコ
ーダ４出力により制御される。まず、初期状態におい
て、スイッチＳ１，Ｓ５，Ｓ６，Ｓ７は接地側へ接続さ
れ、スイッチＳ２，Ｓ３は短絡され、容量１８〜２２の
電荷をクリヤする。次に、スイッチＳ１をＶＩＮ側に且
つスイッチＳ２を開放し、エンコーダ４の出力に応じて
スイッチＳ４〜Ｓ７を選択する。スイッチＳ４はエンコ
ーダ４の出力の最上位ビットが１のときＶＲ（−）に、
０のときＶＲ（＋）に接続される。また、スイッチＳ
５，Ｓ６，Ｓ７はそれぞれ下位のビットに対応する。例
えば、エンコーダ４の出力が〔１０１０〕のとき、スイ
ッチＳ５，Ｓ７は接地され、スイッチＳ６はスイッチＳ
４側に接続される。入力ＶＩＮから入力された電荷は容
量１８に蓄積されるが、容量２０〜２２はそれぞれＣ／
２，Ｃ／４，Ｃ／８となっているので、Ｃ×ＶＲ（−）
／４の電荷が引き抜かれる。このため、容量１８と演算
増幅器１７の入出力間に接続されている容量１９とは容
量比が１：８になっているので、演算増幅器１７に８倍
の電圧が得られる。尚、ここでは第１の演算器１１の構
成を例にとって説明したが、第２の演算器１２について
も同様である。
図である。図３に示すように、この第１の演算器１１は
スイッチＳ１〜Ｓ７と、コンデンサ１８〜２２と、演算
増幅器１７とで構成される。スイッチＳ１は入力信号Ｖ
ＩＮ又は接地電位を選択し、スイッチＳ２は演算増幅器
１７の入出力の短絡又は開放を選択し、スイッチＳ３は
加減算用スイッチであり、スイッチＳ４〜Ｓ７はエンコ
ーダ４出力により制御される。まず、初期状態におい
て、スイッチＳ１，Ｓ５，Ｓ６，Ｓ７は接地側へ接続さ
れ、スイッチＳ２，Ｓ３は短絡され、容量１８〜２２の
電荷をクリヤする。次に、スイッチＳ１をＶＩＮ側に且
つスイッチＳ２を開放し、エンコーダ４の出力に応じて
スイッチＳ４〜Ｓ７を選択する。スイッチＳ４はエンコ
ーダ４の出力の最上位ビットが１のときＶＲ（−）に、
０のときＶＲ（＋）に接続される。また、スイッチＳ
５，Ｓ６，Ｓ７はそれぞれ下位のビットに対応する。例
えば、エンコーダ４の出力が〔１０１０〕のとき、スイ
ッチＳ５，Ｓ７は接地され、スイッチＳ６はスイッチＳ
４側に接続される。入力ＶＩＮから入力された電荷は容
量１８に蓄積されるが、容量２０〜２２はそれぞれＣ／
２，Ｃ／４，Ｃ／８となっているので、Ｃ×ＶＲ（−）
／４の電荷が引き抜かれる。このため、容量１８と演算
増幅器１７の入出力間に接続されている容量１９とは容
量比が１：８になっているので、演算増幅器１７に８倍
の電圧が得られる。尚、ここでは第１の演算器１１の構
成を例にとって説明したが、第２の演算器１２について
も同様である。
【００１５】図４は図１に示す逐次比較型ＡＤ変換部の
ブロック図である。図４に示すように、かかる逐次比較
型ＡＤ変換部１３は２進重み付け容量アレイ２３と、１
個の比較器２４と、デジタル制御・逐次比較レジスタ２
５とによって実現される。この変換部１３では、２進重
み付け容量アレイ２３で電荷再分布方式によりＡＤ変換
する。
ブロック図である。図４に示すように、かかる逐次比較
型ＡＤ変換部１３は２進重み付け容量アレイ２３と、１
個の比較器２４と、デジタル制御・逐次比較レジスタ２
５とによって実現される。この変換部１３では、２進重
み付け容量アレイ２３で電荷再分布方式によりＡＤ変換
する。
【００１６】図５は本発明の他の実施例を示すＡＤ変換
装置の構成図である。図５に示すように、本実施例は上
位ビッとの変換および中位ビットの変換を共用し且つ分
圧器２，並列型比較器３，エンコーダ４からなる並列型
ＡＤ変換部１と、一つの演算器２６と、スイッチＳ８
と、逐次比較型ＡＤ変換部１３と、上位，中位および下
位各ラッチ回路５，１０，１４と、タイミング信号発生
回路１５とを有する。演算器２６はエンコーダ４の出力
を入力し、スイッチＳ８を介して入力信号ＶＩＮもしく
は演算器２６の出力と演算する。また、演算器２６の出
力は並列型比較器３へ供給されるとともに、逐次比較型
ＡＤ変換部１３に入力され、下位ビットの変換が行われ
る。一方、並列型ＡＤ変換部１は１回目に上位４ビット
の変換を行ない、上位ビットラッチ回路５で保持する。
次に、この１回目のエンコーダ４の出力結果により演算
した演算器２６の出力を並列型比較器３の入力して２回
目の変換を行なう。これら１回目および２回目の変換時
におけるスイッチＳ８はＶＩＮ側に接続される。この２
回目の変換結果は中位ビットラッチ回路１０に保持され
る。次に、スイッチＳ８を演算器２６の出力側に切換
え、エンコーダ４の２回目の結果により演算器２６の出
力を演算する。この演算結果は逐次比較型ＡＤ変換部１
３に入力され、下位ビット変換が行われる。この結果は
前述した一実施例と同様に下位ビットラッチ回路１４に
保持される。要するに、本実施例では並列型ＡＤ変換部
１を２回、演算器２６を３回繰返して使用することによ
り、使用する比較器の数が１７個で実現されるという利
点を有する。
装置の構成図である。図５に示すように、本実施例は上
位ビッとの変換および中位ビットの変換を共用し且つ分
圧器２，並列型比較器３，エンコーダ４からなる並列型
ＡＤ変換部１と、一つの演算器２６と、スイッチＳ８
と、逐次比較型ＡＤ変換部１３と、上位，中位および下
位各ラッチ回路５，１０，１４と、タイミング信号発生
回路１５とを有する。演算器２６はエンコーダ４の出力
を入力し、スイッチＳ８を介して入力信号ＶＩＮもしく
は演算器２６の出力と演算する。また、演算器２６の出
力は並列型比較器３へ供給されるとともに、逐次比較型
ＡＤ変換部１３に入力され、下位ビットの変換が行われ
る。一方、並列型ＡＤ変換部１は１回目に上位４ビット
の変換を行ない、上位ビットラッチ回路５で保持する。
次に、この１回目のエンコーダ４の出力結果により演算
した演算器２６の出力を並列型比較器３の入力して２回
目の変換を行なう。これら１回目および２回目の変換時
におけるスイッチＳ８はＶＩＮ側に接続される。この２
回目の変換結果は中位ビットラッチ回路１０に保持され
る。次に、スイッチＳ８を演算器２６の出力側に切換
え、エンコーダ４の２回目の結果により演算器２６の出
力を演算する。この演算結果は逐次比較型ＡＤ変換部１
３に入力され、下位ビット変換が行われる。この結果は
前述した一実施例と同様に下位ビットラッチ回路１４に
保持される。要するに、本実施例では並列型ＡＤ変換部
１を２回、演算器２６を３回繰返して使用することによ
り、使用する比較器の数が１７個で実現されるという利
点を有する。
【００１７】図６は図５に示す演算器の回路図である。
図６に示すように、この演算器２６はスイッチＳ１〜Ｓ
７およびＳ９，Ｓ１０と、容量１８〜２２および２７
と、演算増幅器１７とで構成される。この演算増幅器１
７の入出力間にスイッチＳ９および容量１９の直列回路
と、スイッチＳ１０および容量２７の直列回路とを接続
する。この演算器２６における１回目の変換ではスイッ
チＳ３およびＳ９を開放し且つスイッチＳ１０を短絡す
ることにより、入力電圧と同じ電圧が出力に得られる。
また、２回目の変換以降では、スイッチＳ３およびＳ９
を短絡し且つスイッチＳ１０を開放することにより、前
述した一実施例における図３の演算増幅器１１と同等の
動作を行うことができる。
図６に示すように、この演算器２６はスイッチＳ１〜Ｓ
７およびＳ９，Ｓ１０と、容量１８〜２２および２７
と、演算増幅器１７とで構成される。この演算増幅器１
７の入出力間にスイッチＳ９および容量１９の直列回路
と、スイッチＳ１０および容量２７の直列回路とを接続
する。この演算器２６における１回目の変換ではスイッ
チＳ３およびＳ９を開放し且つスイッチＳ１０を短絡す
ることにより、入力電圧と同じ電圧が出力に得られる。
また、２回目の変換以降では、スイッチＳ３およびＳ９
を短絡し且つスイッチＳ１０を開放することにより、前
述した一実施例における図３の演算増幅器１１と同等の
動作を行うことができる。
【００１８】
【発明の効果】以上説明したように、本発明のＡＤ変換
装置は下位のビットの変換にあたり演算器および逐次比
較型ＡＤ変換部を用いることにより、全比較器の数を１
１２個から３１個に減少させることができるので、消費
電力を低減するとともに回路構成を簡単にできるという
効果がある。また、本発明は並列型ＡＤ変換部および演
算器を共用し、繰り返し使用することにより、全比較器
の数を更に１６個に減少させられるので、一層の低減効
果がある。
装置は下位のビットの変換にあたり演算器および逐次比
較型ＡＤ変換部を用いることにより、全比較器の数を１
１２個から３１個に減少させることができるので、消費
電力を低減するとともに回路構成を簡単にできるという
効果がある。また、本発明は並列型ＡＤ変換部および演
算器を共用し、繰り返し使用することにより、全比較器
の数を更に１６個に減少させられるので、一層の低減効
果がある。
【図１】本発明の一実施例を示すＡＤ変換装置の構成図
である。
である。
【図２】図１に示す第１並列型ＡＤ変換部の回路図であ
る。
る。
【図３】図１に示す第１演算器の回路図である。
【図４】図１に示す逐次比較型ＡＤ変換部のブロック図
である。
である。
【図５】本発明の他の実施例を示すＡＤ変換装置の構成
図である。
図である。
【図６】図５に示す演算器の回路図である。
【図７】従来の一例を示す並列型ＡＤ変換装置の構成図
である。
である。
１，６ 並列型ＡＤ変換部 ２，７ 分圧器 ３，８ 並列型比較器 ４，９ エンコーダ ５ 上位ビットラッチ回路 １０ 中位ビットラッチ回路 １１，１２，２６ 演算器 １３ 逐次比較型ＡＤ変換部 １４ 下位ビットラッチ回路 １５ タイミング信号発生回路 １６，２４ 比較器 １７ 演算増幅器 １８〜２２，２７ コンデンサ ２３ ２進重み付け容量アレイ ２５ デジタル制御・逐次比較レジスタ Ｓ１〜Ｓ１０ スイッチ ＶＩＮ アナログ入力 ＶＲ 基準電圧
Claims (3)
- 【請求項１】 それぞれ分圧器，並列型比較器およびエ
ンコーダを備えた第１および第２の並列型アナログ・デ
ジタル変換部と、前記第１および第２の並列型アナログ
・デジタル変換部の出力をそれぞれラッチする第１およ
び第２のラッチ回路と、前記第１の並列型アナログ・デ
ジタル変換部における前記エンコーダの出力結果により
入力信号を演算する第１の演算器と、前記第２の並列型
アナログ・デジタル変換部における前記エンコーダの出
力結果により前記第１の演算器の出力を演算する第２の
演算器と、前記第２の演算器の出力を変換する逐次比較
型アナログ・デジタル変換部と、前記逐次比較型アナロ
グ・デジタル変換部の出力をラッチする第３のラッチ回
路とを有し、前記第１および第２の並列型アナログ・デ
ジタル変換部における前記並列型比較器はそれぞれ前記
入力信号および前記第１の演算器の出力を供給されるこ
とを特徴とするアナログ・デジタル変換装置。 - 【請求項２】 分圧器，並列型比較器およびエンコーダ
を備えた並列型アナログ・デジタル変換部と、前記並列
型アナログ・デジタル変換部の出力をラッチする第１お
よび第２のラッチ回路と、前記並列型アナログ・デジタ
ル変換部の出力結果により入力信号もしくは演算出力を
入力して演算する演算器と、前記演算器の出力を変換す
る逐次比較型アナログ・デジタル変換部と、前記逐次比
較型アナログ・デジタル変換部の出力をラッチする第３
のラッチ回路とを有し、前記並列型アナログ・デジタル
変換部における前記並列型比較器は前記演算器の出力を
供給されることを特徴とするアナログ・デジタル変換装
置。 - 【請求項３】 前記第１，第２の演算器もしくは前記演
算器は、容量とスイッチおよび演算増幅器で構成した請
求項１もしくは請求項２記載のアナログ・デジタル変換
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4427992A JPH05244002A (ja) | 1992-03-02 | 1992-03-02 | アナログ・デジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4427992A JPH05244002A (ja) | 1992-03-02 | 1992-03-02 | アナログ・デジタル変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05244002A true JPH05244002A (ja) | 1993-09-21 |
Family
ID=12687073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4427992A Withdrawn JPH05244002A (ja) | 1992-03-02 | 1992-03-02 | アナログ・デジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05244002A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006121378A (ja) * | 2004-10-21 | 2006-05-11 | Nec Electronics Corp | Ａ／ｄ変換装置 |
| JP4813568B2 (ja) * | 2006-02-02 | 2011-11-09 | ナショナル ユニヴァーシティー オブ シンガポール | アナログ−ディジタル変換器 |
-
1992
- 1992-03-02 JP JP4427992A patent/JPH05244002A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006121378A (ja) * | 2004-10-21 | 2006-05-11 | Nec Electronics Corp | Ａ／ｄ変換装置 |
| JP4526919B2 (ja) * | 2004-10-21 | 2010-08-18 | ルネサスエレクトロニクス株式会社 | Ａ／ｄ変換装置 |
| JP4813568B2 (ja) * | 2006-02-02 | 2011-11-09 | ナショナル ユニヴァーシティー オブ シンガポール | アナログ−ディジタル変換器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |