JPH05315959A - アナログディジタル変換器 - Google Patents
アナログディジタル変換器Info
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- JPH05315959A JPH05315959A JP11628892A JP11628892A JPH05315959A JP H05315959 A JPH05315959 A JP H05315959A JP 11628892 A JP11628892 A JP 11628892A JP 11628892 A JP11628892 A JP 11628892A JP H05315959 A JPH05315959 A JP H05315959A
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Abstract
(57)【要約】
【目的】 直並列型のアナログディジタル変換器におい
て、回路規模、消費電力を削減しさらに変換精度を向上
させ、集積回路化を簡単にする。 【構成】 パイプライン直並列型のアナログディジタル
変換器において、上位側のアナログディジタル変換結果
をアナログ信号に変換するディジタルアナログ変換回路
と、サンプルホールド回路と、入力信号とディジタルア
ナログ変換の出力電圧の差をとり増幅する減算増幅器と
の構成を、図１（ｂ）に示すように容量とスイッチと、
１個の演算増幅器による構成とする。 【効果】 演算増幅器が１個で済み、回路規模、消費電
力を削減できる。さらに、ディジタルアナログ変換方式
を容量列による構成とするため、抵抗列構成よりも高精
度を実現できる。
て、回路規模、消費電力を削減しさらに変換精度を向上
させ、集積回路化を簡単にする。 【構成】 パイプライン直並列型のアナログディジタル
変換器において、上位側のアナログディジタル変換結果
をアナログ信号に変換するディジタルアナログ変換回路
と、サンプルホールド回路と、入力信号とディジタルア
ナログ変換の出力電圧の差をとり増幅する減算増幅器と
の構成を、図１（ｂ）に示すように容量とスイッチと、
１個の演算増幅器による構成とする。 【効果】 演算増幅器が１個で済み、回路規模、消費電
力を削減できる。さらに、ディジタルアナログ変換方式
を容量列による構成とするため、抵抗列構成よりも高精
度を実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、アナログディジタル変
換器に利用され、特に、直並列型のアナログディジタル
変換器に関する。
換器に利用され、特に、直並列型のアナログディジタル
変換器に関する。
【０００２】
【従来の技術】従来の直並列型のアナログディジタル変
換器は、図４に示すように、入力端子８に入力される入
力信号を標本化し保持する第一のサンプルホールド回路
（Ｓ／Ｈ）１と、その標本化された電圧の内上位ｎ１ビ
ットをアナログディジタル変換する第１のアナログディ
ジタル変換回路（Ａ−Ｄ）２と、第１のサンプルホール
ド回路１の出力電圧を再度標本化し保持する第二のサン
プルホールド回路３と、第１のアナログディジタル変換
結果をディジタルアナログ変換するｎ１ビットのディジ
タルアナログ変換回路（Ｄ−Ａ）４と、ディジタルアナ
ログ変換回路４の出力と第２のサンプルホールド回路３
の出力との差をとり減算結果を増幅する減算増幅器５
と、増幅した信号から下位ｎ２ビットをアナログディジ
タル変換する第２のアナログディジタル変換回路６とを
備えている。ここで、第１および第２のアナログディジ
タル変換の結果はｎ＝ｎ１＋ｎ２ビットのデータとして
出力される。
換器は、図４に示すように、入力端子８に入力される入
力信号を標本化し保持する第一のサンプルホールド回路
（Ｓ／Ｈ）１と、その標本化された電圧の内上位ｎ１ビ
ットをアナログディジタル変換する第１のアナログディ
ジタル変換回路（Ａ−Ｄ）２と、第１のサンプルホール
ド回路１の出力電圧を再度標本化し保持する第二のサン
プルホールド回路３と、第１のアナログディジタル変換
結果をディジタルアナログ変換するｎ１ビットのディジ
タルアナログ変換回路（Ｄ−Ａ）４と、ディジタルアナ
ログ変換回路４の出力と第２のサンプルホールド回路３
の出力との差をとり減算結果を増幅する減算増幅器５
と、増幅した信号から下位ｎ２ビットをアナログディジ
タル変換する第２のアナログディジタル変換回路６とを
備えている。ここで、第１および第２のアナログディジ
タル変換の結果はｎ＝ｎ１＋ｎ２ビットのデータとして
出力される。
【０００３】第１および第２のアナログディジタル変換
回路２および６は、例えば、図５に示すような、並列型
アナログディジタル変換回路で構成される。入力端子２
１に入力される入力信号は、基準電圧Ｖｒｅｆ／２およ
び−Ｖｒｅｆ／２が、Ｎ１個（Ｎ１＝２ｎ１）の抵抗列
（２０１〜２０Ｎ1 ）によって分割された電圧を基準電
圧とするＮ１−１個のコンパレータ（２１１〜２１（Ｎ
1 −１））によってディジタル値に変換され、エンコー
ダ２２によってｎ１ビットのデータに変換される。
回路２および６は、例えば、図５に示すような、並列型
アナログディジタル変換回路で構成される。入力端子２
１に入力される入力信号は、基準電圧Ｖｒｅｆ／２およ
び−Ｖｒｅｆ／２が、Ｎ１個（Ｎ１＝２ｎ１）の抵抗列
（２０１〜２０Ｎ1 ）によって分割された電圧を基準電
圧とするＮ１−１個のコンパレータ（２１１〜２１（Ｎ
1 −１））によってディジタル値に変換され、エンコー
ダ２２によってｎ１ビットのデータに変換される。
【０００４】また、ディジタルアナログ変換回路４は、
例えば、図６に示すような、それぞれ基準電圧Ｖｒｅｆ
／２および−Ｖｒｅｆ／２が与えられる基準電圧端子４
３および４４間に接続された抵抗列（４０１〜４０
Ｎ1 ）、スイッチ（４１１〜４１（Ｎ1 −１））、バッ
ファアンプ４１、およびデコーダ４２を含んで構成され
る。
例えば、図６に示すような、それぞれ基準電圧Ｖｒｅｆ
／２および−Ｖｒｅｆ／２が与えられる基準電圧端子４
３および４４間に接続された抵抗列（４０１〜４０
Ｎ1 ）、スイッチ（４１１〜４１（Ｎ1 −１））、バッ
ファアンプ４１、およびデコーダ４２を含んで構成され
る。
【０００５】また、減算増幅器５は、例えば、図７に示
すように、入力端子５６および５７、抵抗５１〜５４、
演算増幅器５５、ならびに出力端子５８を含んで構成さ
れる。
すように、入力端子５６および５７、抵抗５１〜５４、
演算増幅器５５、ならびに出力端子５８を含んで構成さ
れる。
【０００６】
【発明が解決しようとする課題】この従来の直並列型の
アナログディジタル変換器では、ディジタルアナログ変
換回路、減算増幅器、およびサンプルホールド回路の各
々に演算増幅器が必要であり、消費電力および回路規模
が非常に大きくなる課題があった。また、ディジタルア
ナログ変換器として抵抗列による電圧分割を用いるた
め、ディジタルアナログ変換精度が抵抗比で制限され、
８ビット以上の精度を出すのが困難である課題があっ
た。
アナログディジタル変換器では、ディジタルアナログ変
換回路、減算増幅器、およびサンプルホールド回路の各
々に演算増幅器が必要であり、消費電力および回路規模
が非常に大きくなる課題があった。また、ディジタルア
ナログ変換器として抵抗列による電圧分割を用いるた
め、ディジタルアナログ変換精度が抵抗比で制限され、
８ビット以上の精度を出すのが困難である課題があっ
た。
【０００７】これらの課題は、集積回路化の場合に特に
問題となり、早急にその解決が望まれていた。
問題となり、早急にその解決が望まれていた。
【０００８】本発明の目的は、前記の課題を解決するこ
とにより、回路規模および消費電力を削減し、さらに変
換精度を向上させ、集積回路化を容易にした、直並列型
のアナログディジタル変換器を提供することにある。
とにより、回路規模および消費電力を削減し、さらに変
換精度を向上させ、集積回路化を容易にした、直並列型
のアナログディジタル変換器を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、入力信号を標
本化し保持するサンプルホールド回路と、このサンプル
ホールド回路の出力をｎ１（ｎ＝ｎ１＋ｎ２、ｎは２以
上の自然数）ビットのディジタルデータに変換する第１
のアナログディジタル変換回路とを備えた直並列型のア
ナログディジタル変換器において、第１の演算回路を備
え、この第１の演算回路は、前記サンプルホールド回路
の出力を標本化する標本化容量と、前記第１のアナログ
ディジタル変換回路の出力コードに従って電荷を蓄積す
る容量の比が２のべき数であるｎ２個の容量列と、前記
標本化容量および前記容量列の電荷を加算し増幅する積
分容量および演算増幅器とを含み、この第１の演算回路
の出力をｎ２ビットのディジタルデータに変換する第２
のアナログディジタル変換回路を備えたことを特徴とす
る。
本化し保持するサンプルホールド回路と、このサンプル
ホールド回路の出力をｎ１（ｎ＝ｎ１＋ｎ２、ｎは２以
上の自然数）ビットのディジタルデータに変換する第１
のアナログディジタル変換回路とを備えた直並列型のア
ナログディジタル変換器において、第１の演算回路を備
え、この第１の演算回路は、前記サンプルホールド回路
の出力を標本化する標本化容量と、前記第１のアナログ
ディジタル変換回路の出力コードに従って電荷を蓄積す
る容量の比が２のべき数であるｎ２個の容量列と、前記
標本化容量および前記容量列の電荷を加算し増幅する積
分容量および演算増幅器とを含み、この第１の演算回路
の出力をｎ２ビットのディジタルデータに変換する第２
のアナログディジタル変換回路を備えたことを特徴とす
る。
【００１０】また、本発明は、請求項１記載のアナログ
ディジタル変換器において、第Ｍ（Ｍ＝１、２、…、
Ｍ）の演算回路の出力と、第（Ｍ＋１）のアナログディ
ジタル変換回路の出力とを入力し前記第１の演算回路と
同様の演算を行う第（Ｍ＋１）の演算回路と、この第
（Ｍ＋１）の演算回路の出力をｎ（Ｍ＋１）ビットのデ
ィジタルデータに変換する第（Ｍ＋１）のアナログディ
ジタル変換回路とを備えることができる。
ディジタル変換器において、第Ｍ（Ｍ＝１、２、…、
Ｍ）の演算回路の出力と、第（Ｍ＋１）のアナログディ
ジタル変換回路の出力とを入力し前記第１の演算回路と
同様の演算を行う第（Ｍ＋１）の演算回路と、この第
（Ｍ＋１）の演算回路の出力をｎ（Ｍ＋１）ビットのデ
ィジタルデータに変換する第（Ｍ＋１）のアナログディ
ジタル変換回路とを備えることができる。
【００１１】
【作用】演算回路は、上位側のアナログディジタル変換
結果をアナログ信号に変換するディジタルアナログ変換
回路と、サンプルホールド回路と、入力信号とディジタ
ルアナログ変換の出力電圧の差をとり増幅する減算増幅
器とを一体化した構成となっている。
結果をアナログ信号に変換するディジタルアナログ変換
回路と、サンプルホールド回路と、入力信号とディジタ
ルアナログ変換の出力電圧の差をとり増幅する減算増幅
器とを一体化した構成となっている。
【００１２】従って、回路規模および消費電力を削減す
ることが可能となり、集積回路化に好適となる。さら
に、ディジタルアナログ変換を容量列により行うため、
抵抗列によるよりも高精度が得られる。
ることが可能となり、集積回路化に好適となる。さら
に、ディジタルアナログ変換を容量列により行うため、
抵抗列によるよりも高精度が得られる。
【００１３】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】図１（ａ）は本発明の第一実施例を示すブ
ロック構成図、および図１（ｂ）はその演算回路の一例
を示す回路図である。
ロック構成図、および図１（ｂ）はその演算回路の一例
を示す回路図である。
【００１５】本第一実施例は、入力端子８からの入力信
号を標本化し保持する第１のサンプルホールド回路（Ｓ
／Ｈ）１と、このサンプルホールド回路１の出力をｎ１
ビット（ｎ１＝ｎ−ｎ２、ｎは２以上の自然数）のディ
ジタルデータに変換する第１のアナログディジタル変換
回路（Ａ−Ｄ）２とを備えた直並列型のアナログディジ
タル変換器において、本発明の特徴とするところの、サ
ンプルホールド回路１の出力を標本化する標本化容量７
０４と、第１のアナログディジタル変換回路２の出力コ
ードに従って電荷を蓄積する容量の比が２のべき数であ
るｎ２個の容量７１１〜７１ｎ1 からなる容量列と、標
本化容量７０４および容量列の電荷を加算し増幅する積
分容量７０７および演算増幅器７０９とを含む演算回路
７と、この演算回路７の出力をｎ２ビットのディジタル
データに変換する第２のアナログディジタル変換回路
（Ａ−Ｄ）６とを備えている。
号を標本化し保持する第１のサンプルホールド回路（Ｓ
／Ｈ）１と、このサンプルホールド回路１の出力をｎ１
ビット（ｎ１＝ｎ−ｎ２、ｎは２以上の自然数）のディ
ジタルデータに変換する第１のアナログディジタル変換
回路（Ａ−Ｄ）２とを備えた直並列型のアナログディジ
タル変換器において、本発明の特徴とするところの、サ
ンプルホールド回路１の出力を標本化する標本化容量７
０４と、第１のアナログディジタル変換回路２の出力コ
ードに従って電荷を蓄積する容量の比が２のべき数であ
るｎ２個の容量７１１〜７１ｎ1 からなる容量列と、標
本化容量７０４および容量列の電荷を加算し増幅する積
分容量７０７および演算増幅器７０９とを含む演算回路
７と、この演算回路７の出力をｎ２ビットのディジタル
データに変換する第２のアナログディジタル変換回路
（Ａ−Ｄ）６とを備えている。
【００１６】そして、演算回路７は、詳しくは、正転入
力端子が接地電位に出力が出力端子７０１にそれぞれ接
続された演算増幅器７０９と、この演算増幅器７０９の
出力とその反転入力端子間にそれぞれ接続された容量値
がＣである積分容量７０７および第１のスイッチ７０６
と、第１のサンプルホールド回路１の出力が入力される
入力端子７００と演算増幅器７０９の反転入力端子間に
第２および第３のスイッチ７０３および７０５を介して
接続された容量が２n1-1Ｃである標本化容量７０４と、
一端が演算増幅器７０９の反転入力端子に共通接続され
他端がｎ２個のスイッチ７２１〜７２ｎ1 からなるスイ
ッチ列により入力される第１のアナログディジタル変換
回路２の出力コードによって基準電圧入力端子７０８ま
たは接地電位ＧＮＤに接続される各容量の比が２のべき
数としての、Ｃ／２、Ｃ、２Ｃ、…、２n1-1Ｃであるｎ
２個の容量７１１〜７１ｎ1 からなる容量列とを含んで
いる。なお、７０２は第１のアナログディジタル変換回
路２からのディジタル信号の入力端子である。
力端子が接地電位に出力が出力端子７０１にそれぞれ接
続された演算増幅器７０９と、この演算増幅器７０９の
出力とその反転入力端子間にそれぞれ接続された容量値
がＣである積分容量７０７および第１のスイッチ７０６
と、第１のサンプルホールド回路１の出力が入力される
入力端子７００と演算増幅器７０９の反転入力端子間に
第２および第３のスイッチ７０３および７０５を介して
接続された容量が２n1-1Ｃである標本化容量７０４と、
一端が演算増幅器７０９の反転入力端子に共通接続され
他端がｎ２個のスイッチ７２１〜７２ｎ1 からなるスイ
ッチ列により入力される第１のアナログディジタル変換
回路２の出力コードによって基準電圧入力端子７０８ま
たは接地電位ＧＮＤに接続される各容量の比が２のべき
数としての、Ｃ／２、Ｃ、２Ｃ、…、２n1-1Ｃであるｎ
２個の容量７１１〜７１ｎ1 からなる容量列とを含んで
いる。なお、７０２は第１のアナログディジタル変換回
路２からのディジタル信号の入力端子である。
【００１７】次に、本第一実施例の動作について図２に
示すタイムチャートを参照して説明する。入力信号は入
力端子８から第１のサンプルホールド回路１に入力さ
れ、その出力は第１のアナログディジタル変換回路２で
ｎ１ビットのディジタル値に変換される。第１のサンプ
ルホールド回路１の出力と第１のアナログディジタル変
換回路２の出力は演算回路７に入力される。演算回路７
では第１のサンプルホールド回路１の出力を再度標本化
し、また、第１のアナログディジタル変換回路２の出力
をアナログ信号に変換し、各々の差をとって出力する。
第２のアナログディジタル変換回路６では、演算回路７
の出力電圧をｎ２ビットのディジタル値に変換する。
示すタイムチャートを参照して説明する。入力信号は入
力端子８から第１のサンプルホールド回路１に入力さ
れ、その出力は第１のアナログディジタル変換回路２で
ｎ１ビットのディジタル値に変換される。第１のサンプ
ルホールド回路１の出力と第１のアナログディジタル変
換回路２の出力は演算回路７に入力される。演算回路７
では第１のサンプルホールド回路１の出力を再度標本化
し、また、第１のアナログディジタル変換回路２の出力
をアナログ信号に変換し、各々の差をとって出力する。
第２のアナログディジタル変換回路６では、演算回路７
の出力電圧をｎ２ビットのディジタル値に変換する。
【００１８】以上のブロックによって、入力端子８から
入力された入力信号はｎ１＋ｎ２ビットのディジタル値
に変換される。
入力された入力信号はｎ１＋ｎ２ビットのディジタル値
に変換される。
【００１９】演算回路７は、サンプルアンドホールド
と、ディジタルアナログ変換と、減算という三つの機能
を有している。容量列７１１〜７１ｎ1 は、各容量の値
がＣ／２、Ｃ、２Ｃ、…、２n1-1Ｃと２のべき乗の比と
なるようにする。積分容量７０７の容量値はＣ、入力信
号の標本化容量７０４の容量値は２n1-1Ｃとする。図１
（ｂ）において、第１の位相で入力端子７００から入力
さたアナログ信号はスイッチ７０３および７０５を介し
て標本化容量７０４で標本化され、同時に、容量７１１
〜７１ｎ1 の電極は一方が演算増幅器７０９の反転入力
端子に接続され、一方は接地される。また、演算増幅器
７０９の反転入力端子と出力端子間に接続された積分容
量７０７はスイッチ７０６によって短絡されて放電され
る。
と、ディジタルアナログ変換と、減算という三つの機能
を有している。容量列７１１〜７１ｎ1 は、各容量の値
がＣ／２、Ｃ、２Ｃ、…、２n1-1Ｃと２のべき乗の比と
なるようにする。積分容量７０７の容量値はＣ、入力信
号の標本化容量７０４の容量値は２n1-1Ｃとする。図１
（ｂ）において、第１の位相で入力端子７００から入力
さたアナログ信号はスイッチ７０３および７０５を介し
て標本化容量７０４で標本化され、同時に、容量７１１
〜７１ｎ1 の電極は一方が演算増幅器７０９の反転入力
端子に接続され、一方は接地される。また、演算増幅器
７０９の反転入力端子と出力端子間に接続された積分容
量７０７はスイッチ７０６によって短絡されて放電され
る。
【００２０】次に、第２の位相でスイッチ７０３、７０
５および７０６が切り替わり、第１の位相で蓄積された
電荷が極性が反転されて積分容量７０７に転送される。
また、入力端子７０２に入力されるｎ１ビットのディジ
タル値に従ってスイッチ７２１〜７２ｎ1 が基準電圧端
子７０８に接続されて各容量７１１〜７１ｎ1 から電荷
が積分容量７０７に転送される。スイッチ７０６は解放
されて、積分容量７０７には標本化容量７０４と容量列
７１１〜７１ｎ1 から転送された電荷が加算されて蓄積
され、出力端子７０１には積分容量７０７の電荷と容量
値で決まる電圧が出力される。
５および７０６が切り替わり、第１の位相で蓄積された
電荷が極性が反転されて積分容量７０７に転送される。
また、入力端子７０２に入力されるｎ１ビットのディジ
タル値に従ってスイッチ７２１〜７２ｎ1 が基準電圧端
子７０８に接続されて各容量７１１〜７１ｎ1 から電荷
が積分容量７０７に転送される。スイッチ７０６は解放
されて、積分容量７０７には標本化容量７０４と容量列
７１１〜７１ｎ1 から転送された電荷が加算されて蓄積
され、出力端子７０１には積分容量７０７の電荷と容量
値で決まる電圧が出力される。
【００２１】図３は、本発明の第二実施例を示すブロッ
ク構成図である。第一実施例と同じ動作のブロックには
同じ番号をつけてある。本第二実施例では第一実施例に
おいて、演算回路７の出力と第２のアナログディジタル
変換回路６の出力を入力とする演算回路９で再度、サン
プルアンドホールド、ディジタルアナログ変換、減算お
よび増幅を行い、その結果を第３のアナログディジタル
変換回路１０でｎ３ビットのディジタルデータに変換す
る。これによって入力アナログ信号をｎ＝ｎ１＋ｎ２＋
ｎ３ビットのディジタル値に変換し、よりビット数の多
いアナログディジタル変換が実現できる。
ク構成図である。第一実施例と同じ動作のブロックには
同じ番号をつけてある。本第二実施例では第一実施例に
おいて、演算回路７の出力と第２のアナログディジタル
変換回路６の出力を入力とする演算回路９で再度、サン
プルアンドホールド、ディジタルアナログ変換、減算お
よび増幅を行い、その結果を第３のアナログディジタル
変換回路１０でｎ３ビットのディジタルデータに変換す
る。これによって入力アナログ信号をｎ＝ｎ１＋ｎ２＋
ｎ３ビットのディジタル値に変換し、よりビット数の多
いアナログディジタル変換が実現できる。
【００２２】さらに、順次演算回路およびアナログディ
ジタル変換回路を設けることにより、ｎ＝ｎ１＋ｎ２＋
ｎ３＋…＋ｎＭビットに変換可能である。
ジタル変換回路を設けることにより、ｎ＝ｎ１＋ｎ２＋
ｎ３＋…＋ｎＭビットに変換可能である。
【００２３】
【発明の効果】以上説明したように、本発明は、直並列
型のアナログディジタル変換器において、サンプルホー
ルド回路と、ディジタルアナログ変換回路と、減算増幅
器を一体化する構成としたため、演算増幅器１個です
み、構成が簡単となり、回路規模および消費電力を従来
の１／３以下に低減できる効果がある。また、ディジタ
ルアナログ変換回路として容量列による電荷転送を用い
るため、ディジタルアナログ変換精度が抵抗列を用いる
場合と比較して向上する効果がある。
型のアナログディジタル変換器において、サンプルホー
ルド回路と、ディジタルアナログ変換回路と、減算増幅
器を一体化する構成としたため、演算増幅器１個です
み、構成が簡単となり、回路規模および消費電力を従来
の１／３以下に低減できる効果がある。また、ディジタ
ルアナログ変換回路として容量列による電荷転送を用い
るため、ディジタルアナログ変換精度が抵抗列を用いる
場合と比較して向上する効果がある。
【００２４】従って、本発明によれば、占有面積および
消費電力が削減されかつ変換精度の向上した集積回路化
された直並列型のアナログディジタル変換回路を簡単に
得ることができ、その効果は大である。
消費電力が削減されかつ変換精度の向上した集積回路化
された直並列型のアナログディジタル変換回路を簡単に
得ることができ、その効果は大である。
【図１】本発明の第一実施例を示すブロック構成図、お
よびその演算回路の一例の回路図。
よびその演算回路の一例の回路図。
【図２】第一実施例の動作を示すタイムチャート。
【図３】本発明の第二実施例を示すブロック構成図。
【図４】従来例を示すブロック構成図。
【図５】そのアナログディジタル変換回路の回路図。
【図６】そのディジタルアナログ変換回路の回路図。
【図７】その減算増幅器を示す回路図。
１ 第１のサンプルホールド回路（Ｓ／Ｈ） ２ 第１のアナログディジタル変換回路（Ａ−Ｄ） ３ 第２のサンプルホールド回路（Ｓ／Ｈ） ４ ディジタルアナログ変換回路（Ｄ−Ａ） ５ 減算増幅器 ６ 第２のアナログディジタル変換回路（Ａ−Ｄ） ７、９ 演算回路 ８ 入力端子 １０ 第３のアナログディジタル変換回路（Ａ−Ｄ） ２１ 入力端子 ２２ エンコーダ ２３、２４ 基準電圧端子 ２０１〜２０Ｎ1 抵抗 ２１１〜２１（Ｎ1 −１） コンパレータ ４１ 演算増幅器 ４２ デコーダ ４３、４４ 基準電圧端子 ４５ 出力端子 ４０１〜４０Ｎ 抵抗 ４１１〜４１（Ｎ1 −１） スイッチ ５１〜５４ 抵抗 ５５ 演算増幅器 ５６、５７ 入力端子 ５８ 出力端子 ７００、７０２ （演算回路の）入力端子 ７０１ （演算回路の）出力端子 ７０３、７０５、７２１〜７２ｎ1 スイッチ ７０４ 標本化容量 ７０７ 積分容量 ７１１〜７１ｎ1 容量 ７０８ 基準電圧入力端子
Claims (2)
- 【請求項１】 入力信号を標本化し保持するサンプルホ
ールド回路と、 このサンプルホールド回路の出力をｎ１（ｎ＝ｎ１＋ｎ
２、ｎは２以上の自然数）ビットのディジタルデータに
変換する第１のアナログディジタル変換回路とを備えた
直並列型のアナログディジタル変換器において、 第１の演算回路を備え、 この第１の演算回路は、前記サンプルホールド回路の出
力を標本化する標本化容量と、前記第１のアナログディ
ジタル変換回路の出力コードに従って電荷を蓄積する容
量の比が２のべき数であるｎ２個の容量列と、前記標本
化容量および前記容量列の電荷を加算し増幅する積分容
量および演算増幅器とを含み、 この第１の演算回路の出力をｎ２ビットのディジタルデ
ータに変換する第２のアナログディジタル変換回路を備
えたことを特徴とするアナログディジタル変換器。 - 【請求項２】 請求項１記載のアナログディジタル変換
器において、 第Ｍ（Ｍ＝１、２、…、Ｍ）の演算回路の出力と、第
（Ｍ＋１）のアナログディジタル変換回路の出力とを入
力し前記第１の演算回路と同様の演算を行う第（Ｍ＋
１）の演算回路と、 この第（Ｍ＋１）の演算回路の出力をｎ（Ｍ＋１）ビッ
トのディジタルデータに変換する第（Ｍ＋１）のアナロ
グディジタル変換回路とを備えたことを特徴とするアナ
ログディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4116288A JP2990946B2 (ja) | 1992-05-08 | 1992-05-08 | アナログディジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4116288A JP2990946B2 (ja) | 1992-05-08 | 1992-05-08 | アナログディジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05315959A true JPH05315959A (ja) | 1993-11-26 |
| JP2990946B2 JP2990946B2 (ja) | 1999-12-13 |
Family
ID=14683344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4116288A Expired - Lifetime JP2990946B2 (ja) | 1992-05-08 | 1992-05-08 | アナログディジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2990946B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002124877A (ja) * | 2000-10-12 | 2002-04-26 | Hamamatsu Photonics Kk | Ａ／ｄ変換装置および固体撮像装置 |
| US6853324B2 (en) | 2000-09-14 | 2005-02-08 | Sharp Kabushiki Kaisha | Digital-to-analog conversion circuit and image display apparatus using the same |
-
1992
- 1992-05-08 JP JP4116288A patent/JP2990946B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853324B2 (en) | 2000-09-14 | 2005-02-08 | Sharp Kabushiki Kaisha | Digital-to-analog conversion circuit and image display apparatus using the same |
| JP2002124877A (ja) * | 2000-10-12 | 2002-04-26 | Hamamatsu Photonics Kk | Ａ／ｄ変換装置および固体撮像装置 |
| JP4689024B2 (ja) * | 2000-10-12 | 2011-05-25 | 浜松ホトニクス株式会社 | Ａ／ｄ変換装置および固体撮像装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2990946B2 (ja) | 1999-12-13 |
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